3rd Party EDA Synthesis 第三方EDA综合工具

3rd Party Formal Verification 第三方一致性验证

A

Active Parallel (AP) 主动并行配置(AP)

ALM 自适应逻辑模块(ALM) Altera Complete Design Suite Altera完整设计开发包Altera Installer Altera安装工具

Altera License Setup Altera授权设置

AN522 version 2.0 AN522 版本2.0

Analysis & Synthesis 分析与综合

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Assignment Editor 约束编辑器

B

Base Address Register 基址寄存器(BAR)

block diagram 结构框图

Board Design and Layout 板级设计及布板

Board Test, Design and Layout 板级测试，设计及布板boundary-scan description language (BSDL) 边界扫描描述语言

burst length 突发长度

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C

Cache 高速缓存

charge pump 电荷泵

Chip Editor 芯片编辑器

common mode voltage 共模电压

Common Public Radio Interface(CPRI) 通用公共无线接口Comm, Interface & Peripherals 通讯,接口及外设configuration random-access memory(CRAM) 配置数据存储空间/配置RAM Compile 编译

Component 元件/组件/器件Configuration (FPGA) 配置(FPGA)

Cyclone? III automotive grade devices Cyclone? III 汽车级器件

D

Data access 数据访问

data path 数据通路

DCFIFO 异步FIFO（DCFIFO）DDR DDR (外部存储器接口) DDR controller DDR控制器Demonstration Design 示例设计

Design Entry/Planning 设计输入/规划

Design Partition 设计分区

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Digital Signal Processing(DSP) 数字信号处理

DLL 延时锁相环(DLL) down training 下行训练

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DSP Block/Multiplier Block DSP 块/乘法器块

DSP capabilities DSP 功能

dual-purpose pins 多功能复用管脚Dynamic On-Chip Termination (OCT) 动态片内匹配(OCT) Dynamic parallel termination 动态并行匹配Dynamic Reconfiguration 动态重配置

Dynamic series termination 动态串行匹配

E

Error Message 错误信息

Ethernet 以太网

External Memory Interfaces 外部存储器接口(IP)

F

Fast Passive Parallel (FPP) 快速被动并行配置(FPP) Fitter 布局布线器Functional Blocks 功能模块

G

General Architecture (Non I/O) 通用架构(非I/O) generator 生成器

gerber file 光绘文件

Gigabit Transceiver 千兆速率收发器

Global Clock (GCLK) 全局时钟

GUI 图形界面（GUI）

H

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High-Definition Serial Digital Interface(HD-SDI) 高清晰串行数字接口

High functionality/ high performance 高性能

high-speed serial interface (HSSI) 高速串行接口

I

IFF 敌我识别(IFF) implement 实现

incremental compilation 增量式编译

Instruction Set 指令集

In-System/Circuit Programming 在系统编程

Integrated Synthesis 集成综合器

Internal Error 内部错误（Internal Error）Intermediate Frequency(IF) 中频

interpolator 插补器

Interrupt Service Routine 中断服务程序

Interrupts or Reset 中断或复位

IOE I/O单元

IP Spec and Protocol IP 规格及协议

K

known issue 已知问题

L

latch inference warnings 锁存器推断告警

level shifter 电平转换器

license/ licensing 许可

link training 链路训练

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Memory 存储器

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metadata / meta-data 元数据

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N

Nios II IDE Nios II 集成开发环境

O

offset 偏置/偏移量

On-Chip Debug On-Chip 调试

on-chip memory 片内存储器

P

Parallel Flash Loader 并行Flash加载

Parallel Synthesis 并行综合

part per million (ppm) 百万分率

Passive Serial (PS) 被动串行配置(PS)

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PCI Express-to-DDR2 reference design PCI Express到DDR2 SDRAM 参考设计Physical coding sublayer (PCS) 物理编码子层(PCS)

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Physical Synthesis 物理综合

Pin Planning/Management 管脚分配/管理

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Power Analysis/Management 功耗分析及管理

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Q

QII Classic Timing Analysis QII 早期的TAN时序分析器

Quartus II Projects/Revisions Quartus II 工程/版本管理

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Reference Design 参考设计

reference design pack 参考设计包

Root port root 端口

S

SCFIFO 同步FIFO（SCFIFO）Schematic 原理图

Serial Flash Loader (SFL) 串行闪存加载器(SFL) Serial protocol 串行协议

Setup/hold 建立/保持(时间) Setup/hold 建立/保持(时间) Signal Integrity 型号完整性(I/O) slave 从(端/设备)

single-event upset(SEU) 单事件反转

Spread-Spectrum Clocking 扩频时钟

Synthesis & Netlist Viewers 综合/网表检查System Console (Emb) 系统控制台(嵌入式) T

test access port (TAP) 测试访问端口testbench 测试平台/文件/向量timing analyzer 时序分析器

Timing closure 时序收敛Transceiver 收发器

trip point 跳变点/触发点

V

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voltage divider circuit 分压器电路

W

Warning Message 告警信息WYSIWYG(What You See Is What You Get) 所见即所得

Z

Zero Delay Buffer(ZDB) 零延迟缓冲器