可综合的Verilog语法子集总汇
常用的RTL语法结构如下：
☆模块声明：module……endmodule
☆端口声明：input,output,inout（inout的用法比较特殊，需要注意）
☆信号类型：wire,reg,tri等，integer常用语for语句中（reg,wire时最常用的，一般tri和integer 不用）
☆参数定义：parameter
☆运算操作符：各种逻辑操作符、移位操作符、算术操作符大多时可综合的（注：===与！==是不可综合的）
☆比较判断：if……else,case(casex,casez)……default endcase
☆连续赋值：assign,问号表达式（？：）
☆always模块：（敏感表可以为电平、沿信号posedge/negedge；通常和@连用）
☆begin……end（通俗的说，它就是C语言里的“{ }”）
☆任务定义：task……endtask
☆循环语句：for（用的也比较少，但是在一些特定的设计中使用它会起到事半功倍的效果）
☆赋值符号：= 和<= （阻塞和非阻塞赋值，在具体设计中时很有讲究的）
可综合的语法时verilog可用语法里很小的一个子集，用最精简的语句描述最复杂的硬件，这也正是硬件描述语言的本质。对于做RTL级设计来说，掌握好上面这些基本语法是很重要。
相信大家在看了这么多了verilog语法书籍以后一定有点烦了，那么现在我告诉大家一个好消息，对于一个RTL级的设计来说，掌握了上面的语法就已经足够了，无论多么牛逼的工程师，在他的代码
里无非也就是上面一些语法而已。当然了，对于一个能够进行很好的仿真验证的代码，一般还需要在RTL级的设计代码中添加一些延时之类的语句，比如大家一定知道#10的作用，就是延时10个单位时间，这个语句虽然在仿真的时候是实实在在的延时，但是这个语句在综合后是会被忽略的，也就是说在我们综合并且布局布线最后烧进FPGA里，这个#10的延时是不会在硬件上实现的。所以说，上面给出的这些语法才是可以最后在硬件上实现的，其它的语法大多会在综合后被忽略。这么一来大家就要问了，为什么语法书里又要给出这么多的语法呢？呵呵，它们大都是为仿真验证是写testbench 准备的，先点到为止，下集继续！
对于模型（module）的建立，要保证可综合性应该注意：
（1）不使用initial。（被忽略）
（2）不使用#10。（被忽略）
（3）不使用循环次数不确定的循环语句，如forever、while等。
（4）不使用用户自定义原语（UDP元件）。
（5）尽量使用同步方式设计电路。
（6）除非是关键路径的设计，一般不采用调用门级元件来描述设计的方法，建议采用行为语句来完成设计。
（7）用always过程块描述组合逻辑，应在敏感信号列表中列出所有的输入信号。
（8）所有的内部寄存器都应该能够被复位，在使用FPGA实现设计时，应尽量使用器件的全局复位端作为系统总的复位。
（9）对时序逻辑描述和建模，应尽量使用非阻塞赋值方式。对组合逻辑描述和建模，既可以用阻塞赋值，也可以用非阻塞赋值。但在同一个过程块中，最好不要同时用阻塞赋值和非阻塞赋值。（10）不能在一个以上的always过程块中对同一个变量赋值。而对同一个赋值对象不能既使用阻塞式赋值，又使用非阻塞式赋值。
（11）如果不打算把变量推导成锁存器，那么必须在if语句或case语句的所有条件分支中都对变量明确地赋值。
（12）避免混合使用上升沿和下降沿触发的触发器。
（13）同一个变量的赋值不能受多个时钟控制，也不能受两种不同的时钟条件（或者不同的时钟沿）控制。
（14）避免在case语句的分支项中使用x值或z值。
但是在仿真验证程序中，一般VerilogHDL语法都是容许的。
Verilog语法需要注意的一些要点
1．Testbench中时钟和数据比特流的简单设计方法
always clock = ~clock;
always @(posedge clock)
begin
data_in_a = {$radom} % 2; // 产生-1到1之间随机的比特流
data_in_b = 16’b1101_1011_1110_0011; // 产生固定的比特流
$display(“a= %d\n”, a); // 与C语言类似
end
2．Verilog语法中的并行与顺序模块
（1）连续赋值语句、always模块之间、实例模块之间都是并行语句
（2）always模块内部是分情况而定，对于if…else…而言，总是有优先级的顺序的，对于case而言，无优先级，是完全顺序执行的，此外，还要对阻塞语句和非阻塞语句具体分析。
3．Verilog中四种最常见的变量
（1）wire，即线网形变量，它不能存储值，必须受到驱动器或者连续赋值语句的驱动，如果没有驱动，那么它将会是高阻态
（2）reg是数据存储单元的抽象，通过赋值语句可以改变寄存器存储的值，其作用与改变触发器存储的值相当。寄存器变量的初时值为不确定态。在always内部用到的变量必须是reg型的。
（3）prarmeter相当与VHDL中的constant
4．注意区分集中容易混淆的运算符
（1）位运算符，按位操作，~，|，&，^，其输出与输出一样位宽
（2）逻辑运算符，输出0或者1，&&，||，!
（3）缩减运算符，按位递归运算，&，|，!，其输出仅仅是1或者0
5．阻塞语句（blocking）与非阻塞赋值语句（non-blocking）
（1）非连续赋值语句（non-blocking）（b <= a）
在always块结束后才完成赋值操作，并且赋值后b不是立即就改变，在时序逻辑或者既有时序逻辑也有组合逻辑中一定要用这种赋值方式
（2）阻塞语句（blocking）（b = a）
赋值之后，b就立即改变，也就是在赋值语句完成以后，always才结束，在综合时，如果不注意，将产生意想不到的结果
一个非常典型的例子：
always @(clock)
begin
b = a;
c = b;
end
always @(clock)
begin
c = b;
b = a;
end
always @(clock)
begin
b <= a;
c <= b;
end
6．使用if或者是case进行综合时，一定要覆盖所有可能的情况，防止锁存器的综合
7．写testbench一些常见的保留字
$display(“print_word_value = %d”, print_word_value); // 与C语言类似$display(“%h, %o”, 12’b1101_0100_0111); // 结果是0xD47和o6507 $monitoron; // 监控开始
$mointor($time, “rxd = %b”, “txd = %b”, rxd, txd); // 打印当前时刻的监控值$monitoroff;
$finish; // 仿真结束
$readmemb(“数据文件名”, 存储器名); // 把数据读入到当前指定的存储器内rand_data = {random} % 60; // 产生-59到59之间的随机数
8．比较下面代码，分别综合出什么，可能出现什么问题
module dff_en(I_en, I_data, I_clock, O_data);
input I_clock;
input I_en;
input I_data;
output O_data;
reg R_data;
assign O_data = R_data;
always @(I_clock)
begin
if (I_en == 1) R_data <= I_data;
end
endmodule
有以下告警（用synplify综合）
（1）Incomplete sensitivity list - assuming completeness
（2）Referenced variable I_en is not in sensitivity list
（3）Referenced variable I_data is not in sensitivity list
（4）Latch generated from always block for signal
如果改always @(I_clock)为always @(posedge I_clock)就可以避免，并产生一个带使能的DFF 9．下面逻辑有没有问题？
module dff_en(I_reset1, I_reset2, I_data, I_clock, O_data);
input I_clock;
input I_reset1;
input I_reset2;
input I_data;
output O_data;
reg R_data;
assign O_data = R_data;
always @(negedge I_reset1 or posedge I_clock) // 敏感变量I_reset2在时钟
begin
if (I_reset1 == 0) R_data <= 0;
else if (I_reset2 == 0) R_data <= 1;
else R_data <= I_data;
end
endmodule
综合时不会有告警，产生一个带复位和置位的DFF，最好改always @(negedge I_reset1 or posedge I_clock)为always @(negedge I_reset1 or negedge I_reset2 or posedge I_clock)
10．逻辑综合结果是什么？
module mux2s1(I_sel, I_a, I_b, O_c, O_d)
input I_sel, I_a, I_b;
output O_c, O_d;
reg R_c;
reg R_d;
assign O_c = R_c;
assign O_d = R_d;
always @(I_sel, I_a, I_b)
begin
case (I_sel)
1'b0: R_c = I_a; // 综合出latch
1'b1: R_d = I_b; // latch
endcase
end
endmodule
该逻辑将产生锁存器。
11．下面代码综合结果是什么？
module dff_sys(I_clock, I_data, O_data); input I_clock, I_data;
output O_data;
reg R_b, R_c, R_d;
always @(posedge I_clock)
begin
R_c = R_b;
R_b = I_data;
R_d <= R_c;
end
endmodule
module dff_sys(I_clock, I_data, O_data); input I_clock, I_data;
output O_data;
reg R_b, R_c, R_d;
begin
R_c = R_b;
R_d <= R_c;
R_b = I_data;
end
endmodule
两段逻辑都没有任何区别，综合电路如下，这也说明了non-block语句的特点下面逻辑呢？
module dff_sys(I_clock, I_data, O_data);
input I_clock, I_data;
output O_data;
reg R_b, R_c, R_d;
assign O_data = R_d;
always @(posedge I_clock)
begin
R_b = I_data;
R_c = R_b;
R_d <= R_c;
end
endmodule
module dff_sys(I_clock, I_data, O_data);
input I_clock, I_data;
output O_data;
reg R_b, R_c, R_d;
assign O_data = R_d;
begin
R_b <= I_data; R_c <= R_b; R_d <= R_c; end endmodule
verilog基本语法
Verilog基本语法 【逻辑值】 逻辑0 表示低电平，GND 逻辑1 表示高电平，VCC 逻辑X 表示未知电平,可能是高电平，也可能是低电平 逻辑Z 表示高阻态，外部没有激励信号，是一个悬空状态 注：高阻态的实质：电路分析时高阻态可做开路理解。 可以把它看作输出（输入）电阻非常大，对下级电路无任何影响。 若为0、x、z则按照假处理；若为1，按真处理。 【进制】 二进制4'b0101 —4位二进制数0101 十进制数4’d2 —4位十进制数2 十六进制数4’ha —4位十六进制数a Verilog中若不指定位宽，默认32位；若不指定位宽不指定进制，默认32位宽的十进制数。 【标识符】 标识符可以是字母、数字、$和_（下划线）的组合，且开头必须是字母或下划线，区分大小写。不建议大小写混合使用。 【数据类型】 寄存器关键字reg，默认初始值位不定值X； reg[31:0] delay_cnt; //[31:0],指定寄存器位宽32位， reg key_reg; // 默认位宽为1. reg类型数据只能在always和initial语句中被赋值。 线网表示结构实体的物理连线，包括wire和tri类型 参数常量，用parameter定义。 parameter H_SYNC = 11'd41; 【运算符】 [条件操作符] ?: 例，a?b:c //如果a为真就选b，否则选择c。 result=(a>=b)?a:b; [逻辑运算符] ！&& || [位运算符] ~ & | ^（按位异或） a&b; //自动将位宽小的数高位补零至较大数的位宽，然后按位与操作。[移位运算符] << >> 用0填补移出的空位。左移时位宽增加，右移位宽不变。 [位拼接运算符] {} 例，{a,b} //将a和b拼接起来，作为一个新信号,a为高位。 c={a,b[3:0]}; //a、b位宽均为8位，c为8+4=12位。
Verilog语言基础知识
Verilog HDL语言基础知识 先来看两个Verilog HDL程序。 例一个8位全加器的Verilog HDL源代码 module adder8(cout,sum,ina,inb,cin); output[7:0] sum; output cout; input[7:0] ina,inb; input cin; @ assign {cout,sum}=ina+inb+cin; 模块的端口声明了模块的输人和输出口。其格式如下： module 模块名(口1，口2，口3，口4，……)； 2．模块内容 模块内容包括I/O说明，信号类型声明和功能定义。 (1) I/O说明的格式如下: ； 输人口: input端口名1，端口名2，……端口名N; 输出口: output端口名l，端口名2，……端口名N; I/O说明也可以写在端口声明语句里。其格式如下: module module_name(input portl，input port2，…output portl，output port2，…); (2)信号类型声明: 它是说明逻辑描述中所用信号的数据类型及函数声明。如 （ reg[7:0] out; 数字 (1)整数
在Verilog HDL中，整数型常量(即整常数)有以下4种进制表示形式: ◇二进制整数(b或B); ◇十进制整数(d或D); ◇十六进制整数(h或H); ◇八进制整数(o或O)。 ) 完整的数字表达式为: <位宽>'<进制> <数字>， 位宽为对应二迸制数的宽度，如: 8'b nets型变量wire nets型变量指输出始终根据输入的变化而更新其值的变量，它一般指的是硬件电路中的各种物理连接。Verilog HDL中提供了多种nets型变量，具体见表。 这里着重介绍wire型变量。wire是一种常用的nets型变量，wire型数据常用来表示assign语句赋值的组合逻辑信号。Verilog HDL模块中的输入/输出信号类型缺省时自动定义为wire型。Wire型信号可以用作任何方程式的输入，也可以用作assign语句和实例元件的输出,其取值为0,1,x,z。 wire型变量格式如下： & ⑴．定义宽度为1位的变量： wire 数据名1，数据名2，……数据名n； 例如：wire a,b; register型变量reg register型变量对应的是具有状态保持作用的电路元件，如触发器、寄存器等。register
从Verilog到VHDL(上)基本语法
从Verilog 到VHDL（上）基本语法 16 六 从学校里开始,我所接触的就一直是VerilogHDL 而非更老牌的VHDL, 而且后续接触的项目中也多半是Verilog 的用户，坦白的讲，Verilog 的活力也确实更足一些，从 IEEE1800-2005 开始的SystemVerilog 的标准化，将 Verification 和Design 的一体化的尝试，我个人认为，是走在正确的道路上。 所以，我确实想不到，我竟然也要回头学起VHDL 来了，毕竟一些老牌公司，特别是欧洲的公司，往往因为历史原因，仍然在使用VHDL ，看来终究是绕不过去的了正如一个Design Verification 工程师在目前想完全的不和SpecmanE 打交道是很难的一样。 面记载的是两种语言学习过程中的一些体会，而且更多的是从语法角度出发，算是梳理一下思路吧，而且，以前从来 没有接触过VHDL ，当然会存在很多非常初级的东西。 而在本文之后，打算再写一篇简单阐述下结合Cadence 的IUS 工具，使用SystemVerilog 对VHDL 进行验证的基本方
法。 起手式从Verilog 撞进VHDL 的世界，有些东西要先搞清 楚，否则会一头雾水： 1. 大小写敏感：Verilog 是大小写敏感的，VHDL 则非； 2.注释：Verilog 的行注释为// ，块注释为/**/;VHDL 只 支持 行注释–;[1. 这个算是不方便的一个地方了，不过不 基本结构 论是在Vim 还是Emacs 当中，批量做行注释也很容易实现；] VHDL 被认为是要求更严格，更多讲究的语言，相比和 C 类 似的Verilog ，架构上更严谨一些： 1.基本结构：从上往下为 USE 定义区（调用库和包）；Package 定义区（自定义程序包）；Entity定义区（定义电路实体外观，I/O接口的规 格）; [2. Entity 感觉像是 C 的头文件定义之类的东西，而在Verilog 当中，这些其实都是被整合在Module 里头一起完成 了。]Architecture 定义区（描述内部功能）；[3. 同 上，相当于Verilog 的Module 内部实现。]Configuration 定义区（决定那个Architecture 被使用）[4. 这也许就是 之所以要分开 Arch 和Entity 的原因，类似的效果在Verilog 里实现，则
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3.2.1 Verilog HDL程序入门[共2页]
║68 第3章 硬件描述语言Verilog HDL基础 3.2 Verilog HDL程序基本结构 Verilog HDL是一种用于数字逻辑电路设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。Verilog HDL既是一种行为描述的语言，也是一种结构描述的语言。也就是说，既可以用电路的功能描述，也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下5种。 ?系统级（system）：用高级语言结构实现设计模块的外部性能的模型。 ?算法级（algorithm）：用高级语言结构实现设计算法的模型。 ?RTL级（Register Transfer Level）：描述数据在寄存器之间流动和如何处理这些数据的模型。 ?门级（gate-level）：描述逻辑门以及逻辑门之间的连接的模型。 ?开关级（switch-level）：描述器件中三极管和储存节点以及它们之间连接的模型。 一个复杂电路系统的完整Verilog HDL模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。 Verilog HDL行为描述语言作为一种结构化和过程性的语言，其语法结构非常适合于算法级和RTL级的模型设计。这种行为描述语言具有以下功能。 ?可描述顺序执行或并行执行的程序结构。 ?用延迟表达式或事件表达式来明确地控制过程的启动时间。 ?通过命名的事件来触发其他过程里的激活行为或停止行为。 ?提供了条件、if-else、case、循环程序结构。 ?提供了可带参数且非零延续时间的任务（task）程序结构。 ?提供了可定义新的操作符的函数结构（function）。 ?提供了用于建立表达式的算术运算符、逻辑运算符、位运算符。 ? Verilog HDL语言作为一种结构化的语言也非常适合于门级和开关级的模型设计。因其结构化的特点又使它具有以下功能。 —提供了完整的一套组合型原语（primitive）； —提供了双向通路和电阻器件的原语； —可建立MOS器件的电荷分享和电荷衰减动态模型。 Verilog HDL的构造性语句可以精确地建立信号的模型。这是因为在Verilog HDL中，提供了延迟和输出强度的原语来建立精确程度很高的信号模型。信号值可以有不同的强度，可以通过设定宽范围的模糊值来降低不确定条件的影响。 Verilog HDL作为一种高级的硬件描述编程语言，有着类似C语言的风格。其中if语句、case语句等和C语言中的对应语句十分相似。如果读者已经掌握C语言编程的基础，那么学习Verilog HDL并不困难，只要对Verilog HDL某些语句的特殊方面着重理解，并加强上机练习就能很好地掌握它，利用它的强大功能来设计复杂的数字逻辑电路。下面将介绍Verilog
第二章Verilog基本知识
2.1 Verilog HDL的语言要素 Verilog HDL语法来源于C语言基本的语法，其基本此法约定与 C语言类似。 程序的语言要素称为语法，是由符号、数据类型、运算符和表达式构成的，其中符号包括空白符、注释符、和转义标示符、关键字、数值等。 2.1.1 空白符 空白符包括空格符(\b),制表符(\t)、换行符和换页符。空白符使代码看起来结构清晰，阅读起来更方便。在编译过程中，空白符被忽略。 2.1.2 注释符 Verilog HDL语言允许插入注释，标明程序代码功能、修改、版本等信息，以增强程序的可阅读性和帮助管理文档。 Verilog HDL有两种注释方式 1) 单行注释：单行注释以“ // ”开始，Verilog HDL 忽略从此处到行尾的内 容 2) 多行注释：多行注释以“ /* ”开始，到“ */ ”结束，Verilog 忽略 其中的注释内容
在Verilog HDL 中，标识符( Identifier )被用来命令信号名、模块名、参数名等。它可以使任意一组字母、数字、$符号和_符号的组合。应该注意的是，标识符的字符区分大小写，并且第一个字符必须是字母或者下划线 Verilog HDL规定了转义标识符(Escaped Identifie) 采用转义字符可以在一 条标识符中包含任何可打印的字符。转义标识符以“ ”(反斜线)符号开头，以 空白符结尾(空白可以是一个空格、一个制表符或者换行符) 2．1.4 关键字 Verilog HDL语言内部已经使用的词称为关键字或保留字，它是 Verilog HDL语言的内部专用词，是事先定义好的确认符，用来组织语言结构的。需要注意的是，在Verilog HDL中,保留字都是小写的。
有关Verilog 中的一些语法
有关Verilog 中的一些语法 位运算符 1) ~ //取反 2) & //按位与 3) | //按位或 4) ^ //按位异或 5) ^~ //按位同或(异或非) 逻辑运算符 在Verilog HDL语言中存在三种逻辑运算符: 1) &&逻辑与 2) || 逻辑或 3) !逻辑非 等式运算符 在Verilog HDL语言中存在四种等式运算符: 1) == (等于) 2) != (不等于) 3) === (等于) 4) !== (不等于) "=="和"!="又称为逻辑等式运算符。其结果由两个操作数的值决定。由于操作数中某些位可能是不定值x和高阻值z,结果可能为不定值x。
而"==="和"!=="运算符则不同,它在对操作数进行比较时对某些位的不定值x和高阻值z也进行比较,两个操作数必需完全一致，其结果才是1，否则为0。"==="和"!=="运算符常用于case表达式的判别,所以又称为"case等式运算符"。 位移运算符 左移：右边的添0 右移：左边的添0，移除的位舍去 举例： 4’b1001<<1 = 5’b10010; 4’b1001<<2 = 6’b100100; 1<<6 = 32’b1000000; 4’b1001>>1 = 4’b0100; 4’b1001>>4 = 4’b0000; 位拼接运算符 1.{a,b[3:0],w,3’b101}也可以写成为 {a,b[3],b[2],b[1],b[0],w,1’b1,1’b0,1’b1} 2.{4{w}} //这等同于{w,w,w,w} 3.{b,{3{a,b}}} //这等同于{b,a,b,a,b,a,b} 负数: 一个数字可以被定义为负数,只需在位宽表达式前加一个减号,减号必须写在数字定义表达式的最前面。注意减号不可以放在位宽和进制之间也不可以放在进制和具体的数之间。见下例:-8'd5 //这个表达式代表5的补数（用八位二进制数表示) wire型变量通常是用来表示单个门驱动或连续赋值语句驱
Verilog-A 30分钟快速入门教程
Verilog-A 30分钟快速入门教程 进入正题，学了几天的Verilog-A，平台是Agilent ADS，主要参考“Verilog-AMS Language Reference Manual”和ADS的帮助文档。 现在的状态算是入门了，写了个简单的PLL。总结这几天的学习，觉得效率太低，我以前有一定Verilog基础，研一时学过一点VHDL-AMS，学到现在这个状态应该半天就够了；入门的话，30分钟足矣；跟着这个教程走，你会很快了解和熟悉Verilog-A。（前提是有一定的Verilog基础和电路基础） 1、基尔霍夫定律撑起了整个电路学的大厦（当然也可以认为基尔霍夫定律只是麦克斯韦方程的简化版），作为模拟电路描述语言Verilog-A，同样将基尔霍夫定律作为其基本，最重要的两个概念便是流量(Flow)和位(Potential)，在电学里是电流和电压，在力学里可以是力和距离，在热学里可以是功率和温差，等等。 在Verilog-A中，你可以将电阻电容电感等器件用一个方程式来表述，比如I(out) <+ V(out)/R，这样就产生了一个电阻，最后Verilog-A仿真器会用某种算法(迭代是最常见的)将I(out)和V(out)求解出来，然后根据这个解去算下一个时刻的I、V等，当然这仅仅是指时域仿真。 2、下面讲Verilog-A的语法： begin end //相当于C语言的一对大括号，与Verilog同 if ( expression ) true_statement ; [ else false_statement ; ] //与Verilog同 case ( expression ) case_item { case_item } endcase for ( procedural_assignment ; expression; procedural_assignment ) statement //case与for语句都跟Verilog、C语言类似 cross( expr [, dir [, time_tol [, expr_tol ]]] ); //cross用来产生一个event，如： @(cross(V(sample) -2.0, +1.0)) //指sample的电压超过2.0时触发该事件，将会执行后面的语句，+1.0表示正向越过，-1.0则相反 ddt( expr ) //求导，如： I(n1,n2) <+ C * ddt(V(n1, n2)); //表示了一个电容 idt( expr ,[ ic [, assert [, abstol ]]] ) //积分，如： V(out) <+ gain * idt(V(in) ,0) + gain * V(in); //比例积分，式中的0表示积分的初值 transition( expr [, time_delay [, rise_time [, fall_time [, time_tol ]]]] ) //将expr的值delay一下并指定上升下降沿时间，相当于一个传输门
Verilog中的一些语法和技巧
1、. 2、. 3、Reg型的数据类型默认初始值为X。reg型数据可以赋正值也可以赋负值，但 是当一个reg型数据是一个表达式的操作数的时候，他的值被当做无符号数及正值。 4、在数据类型中？和Z均表示高阻态。 5、Reg型只表示被定义的信号将用在“always”模块内，并不是说reg型一定 是寄存器或触发器的输出。虽然reg型信号常常是寄存器或触发器的输出但是并不一定总是这样。 6、Verilog语言中没有多维数组的存在。Memory型数据类型是通过扩展reg型 数据的弟子和范围来生成的。其格式如下reg[n-1:0]存储器名[m-1:0]; 7、在除法和取余的运算中结果的符号和第一个操作数的符号位是相同的。 8、不同长度的数据进行运算：两个长度不同的数据进行位运算时，系统会自动 地将两者按有端对齐，位数少的操作数会在相应的高位用0填满以便连个操作数安慰进行操作。 9、= = =与！= = =和= =与！= =的区别：后者称为逻辑等是运算符，其结果是 2个操作数的值决定的。由于操作书中某些位可能不定值x和高阻态z结果可能是不定值x。而 = = =和！= = =运算符对操作数的比较时对某些位的高阻态z和不定值x也进行比较，两个操作数必须完全一致，其结果才是1，否则是0. 10、非阻塞和阻塞赋值方式：非阻塞赋值方式（如a<=b）上面语句所赋得变 量值不能立即被下面语句所用，（2）快结束后才能完成这次赋值操作 3在编写克综合的时序逻辑模块时这是最常用的赋值方法。阻塞赋值（如a=b）赋值语句执行完后，块才结束 2 b的值在赋值语句完成后立即执行 3在时序逻辑使用中，可能产生意想不到的结果。 11、模块的描述方式：(RTL为寄存器传输级描述) “（1）数据流描述方式：数据流行描述主要用来描述组合功能，具体用“assign”连续赋值语句来实现。分为两种a、显式连续赋值语句;
verilog语法练习
1,八位数据通路控制器 `define ON 1?b1 `define OFF 1?b0 wire controlswitch; wire [7:0] in out; assign out = (controlswitch == `ON) ? in : 8?h00; 2,数据在寄存器中的暂时保存
module reg8(en ,clk, data,rst,out); input en,clk,rst; input [7:0] data; output [7:0] out; reg [7:0] out; always @ (posedge clk) begin if(!rst) out <= 0 else if (en) out <= data; else out <= 8?h00; end endmodule 3,状态机 module fsm(clk,rst,a,k1,k2); input clk,rst,a; output k1,k2; reg k1,k2; reg state; parameteter Idle = 2?b00, Start = 2?b01, Stop = 2?b10, Clear = 2?b11; always @ (posedge clk) begin if (!rst) begin state <= Idle; k2 <= 0; k1 <= 0;
end else case (state) Idle: begin If(a) begin state <= Start; k1 <= 0; end else state <= Idle; end Start : begin If(!a) state <= Stop; else state <= Start; end Stop ：begin If (a) Begin state <= Clear; k2 <= 1; end else state <= Stop; end Clear : begin If (!a) begin state <= Idle; k2 <= 0; k1 <= 1; end else state <= Clear; end endcase endmodule 4,组合逻辑电路设计实例 8位带进位端的加法器的设计实例module adder_8 (cout, sum, a,b,cin); output [7:0] sum; output cout; input [7:0] a;
verilog_经验(适合初学者)
先记下来，後面會有進一步的解說： 1、不使用初始化语句； 2、不使用延时语句； 3、不使用循环次数不确定的语句，如：forever，while等； 4、尽量采用同步方式设计电路； 5、尽量采用行为语句完成设计； 6、always过程块描述组合逻辑，应在敏感信号表中列出所有的输入信号； 7、所有的内部寄存器都应该可以被复位； 8、用户自定义原件（UDP元件）是不能被综合的。 一：基本 Verilog中的变量有线网类型和寄存器类型。线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器，还有可能被优化掉。 二：verilog语句结构到门级的映射 1、连续性赋值：assign 连续性赋值语句逻辑结构上就是将等式右边的驱动左边的结点。因此连续性赋值的目标结点总是综合成由组合逻辑驱动的结点。Assign语句中的延时综合时都将忽视。 2、过程性赋值： 过程性赋值只出现在always语句中。 阻塞赋值和非阻塞赋值就该赋值本身是没有区别的，只是对后面的语句有不同的影响。 建议设计组合逻辑电路时用阻塞赋值，设计时序电路时用非阻塞赋值。 过程性赋值的赋值对象有可能综合成wire, latch,和flip-flop，取决于具体状况。如，时钟控制下的非阻塞赋值综合成flip-flop。 过程性赋值语句中的任何延时在综合时都将忽略。 建议同一个变量单一地使用阻塞或者非阻塞赋值。 3、逻辑操作符： 逻辑操作符对应于硬件中已有的逻辑门，一些操作符不能被综合：===、!==。 4、算术操作符： Verilog中将reg视为无符号数，而integer视为有符号数。因此，进行有符号操作时使用integer,使用无符号操作时使用reg。 5、进位： 通常会将进行运算操作的结果比原操作数扩展一位，用来存放进位或者借位。如： Wire [3:0] A,B; Wire [4:0] C; Assign C=A+B; C的最高位用来存放进位。 6、关系运算符： 关系运算符：<,>,<=,>= 和算术操作符一样，可以进行有符号和无符号运算，取决于数据类型是reg，net还是integer。 7、相等运算符：==，！= 注意：===和！==是不可综合的。 可以进行有符号或无符号操作，取决于数据类型 8、移位运算符： 左移，右移，右边操作数可以是常数或者是变量，二者综合出来的结果不同。 9、部分选择： 部分选择索引必须是常量。 10、BIT选择： BIT选择中的索引可以用变量，这样将综合成多路（复用）器。 11、敏感表：Always过程中，所有被读取的数据，即等号右边的变量都要应放在敏感表中，不然，综合时不能正确
_Verilog_HDL的基本语法
第三章 Verilog HDL的基本语法 前言 Verilog HDL是一种用于数字逻辑电路设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。Verilog HDL既是一种行为描述的语言也是一种结构描述的语言。这也就是说，既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下五种： ?系统级(system):用高级语言结构实现设计模块的外部性能的模型。 ?算法级(algorithm):用高级语言结构实现设计算法的模型。 ?RTL级(Register Transfer Level):描述数据在寄存器之间流动和如何处理这些数据的模型。 ?门级(gate-level):描述逻辑门以及逻辑门之间的连接的模型。 ?开关级(switch-level):描述器件中三极管和储存节点以及它们之间连接的模型。 一个复杂电路系统的完整Verilog HDL模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。 Verilog HDL行为描述语言作为一种结构化和过程性的语言，其语法结构非常适合于算法级和RTL级的模型设计。这种行为描述语言具有以下功能： ?可描述顺序执行或并行执行的程序结构。 ?用延迟表达式或事件表达式来明确地控制过程的启动时间。 ?通过命名的事件来触发其它过程里的激活行为或停止行为。 ?提供了条件、if-else、case、循环程序结构。 ?提供了可带参数且非零延续时间的任务(task)程序结构。 ?提供了可定义新的操作符的函数结构(function)。 ?提供了用于建立表达式的算术运算符、逻辑运算符、位运算符。 ?Verilog HDL语言作为一种结构化的语言也非常适合于门级和开关级的模型设计。因其结构化的特点又使它具有以下功能： -提供了完整的一套组合型原语(primitive); -提供了双向通路和电阻器件的原语; -可建立MOS器件的电荷分享和电荷衰减动态模型。 Verilog HDL的构造性语句可以精确地建立信号的模型。这是因为在Verilog HDL中，提供了延迟和输出强度的原语来建立精确程度很高的信号模型。信号值可以有不同的的强 度，可以通过设定宽范围的模糊值来降低不确定条件的影响。 Verilog HDL作为一种高级的硬件描述编程语言，有着类似C语言的风格。其中有许多语句如：if语句、case语句等和C语言中的对应语句十分相似。如果读者已经掌握C语言编程的基础，那么学习Verilog HDL并不困难，我们只要对Verilog HDL某些语句的特殊方面着重理解，并加强上机练习就能很好地掌握它，利用它的强大功能来设计复杂的数字逻辑电路。下面我们将对Verilog HDL中的基本语法逐一加以介绍。 3.1.简单的Verilog HDL模块 3.1.1.简单的Verilog HDL程序介绍
Verilog HDL 入门教程(华为)
文档中心 文档编号 资源类别： HDL语言版本 1.0 密级 内部公开 共41页 Verilog HDL入门教程(仅供内部使用) 拟制： 批准： 批准： 中研基础 中研基础 日期：
日期： 日期： 2004.8.3 yyyy/mm/dd 版权所有不得复制 Verilog HDL 入门教程绝密请输入文档编号日期 2004.8.3 修订版本 1.00 描述 初稿完成 修订记录 作者
2004-08-16 第2页，共41页版权所有，侵权必究 Verilog HDL 入门教程 绝密请输入文档编号 目录 1 前 言 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5 2 HDL设计方法学简 介 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5 2.1 数字电路设计方 法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5 2.2 硬件描述语 言 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
Verilog语法总结
Verilog语法总结 数电基础 能够存储1位二值信号的基本单元电路统称为触发器。 根据逻辑功能的不同特点，可以将数字电路分成两大类： 组合逻辑电路和时序逻辑电路。 组合逻辑电路中，任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。 时序逻辑电路中，任一时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态。或者说还与以前的输入有关，因此时序逻辑必须具备记忆功能。 组合逻辑电路时序逻辑电路 逻辑值 逻辑0：表示低电平，也就对应我们电路GND； 逻辑1：表示高电平，也就是对应我们电路的 VCC； 逻辑X：表示未知，有可能是高电平，也有可能 是低电平； 逻辑Z：表示高阻态，外部没有激励信号，是一 个悬空状态。 数字进制格式 Verilog数字进制格式包括二进制、八进制、十进
制和十六进制。 一般常用的为二进制、十进制和十六进制。 二进制表示如下：4’b0101 表示4位二进制数字0101 十进制表示如下：4’d2 表示4位十进制数字2（二进制0010） 十六进制表示如下：4’ha 表示4位十六进制数字a（二进制1010） 16’b1001_1010_1010_1001 = 16’h9AA9 第一个表示用几个二进制位可以表示、’为语法、b为二进制，d为十进制，h为16进制，后面则表示要输出输入的字。（括号内为二进制表示，因为最终在计算机中都会变为二进制表示） 标识符 标识符可以是任意一组字母、数字、$符号和_(下划线)符号的组合； 但标识符的第一个字符必须是字母或者下划线； 标识符是区分大小写的； 数据类型 在Verilog 语言中，主要有三大类数据类型：寄存器数据类型、线网数据类型和参数数据类型。 寄存器类型： 寄存器表示一个抽象的数据存储单元，通过赋值语句可以改变寄存器储存的值寄存器数据类型的关键字是reg，reg 类型数据的默认初始值为不定值x reg类型的数据只能在always 语句和initial 语句中被赋值。 如果该过程语句描述的是时序逻辑，即always语句带有时钟信号，则该寄存器变量对应为触发器； 如果该过程语句描述的是组合逻辑，即always语句不带有时钟信号，则该寄存器变量对应为硬件连线； 线网类型： 线网数据类型表示结构实体（例如门）之间的物理连线。线网类型的变量
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