基于VerilogHDL语言的可综合性设计

基于Verilog HDL语言的可综合性设计

1 引言

逻辑综合带来了数字设计行业的革命，有效地提高了生产率，减少了设计周期时间。在手动转换设计的年代，设计过程受到诸多限制，结更容易带来人为的错误。而一个小小的错误就导致整个模块需进行重新设计，设计转换工作占去了整个设计周期的大部分时间，验证工作进行困难，设计技术无法重用等等。而自动逻辑综合工具的出现，突破了上述种种限制，使得设计者从繁琐的转换工作中解脱出来，将更多的时间用于验证和优化，不仅保证了功能的实现，而且有利于提高性能。可见，综合在逻辑设计中具有举足轻重的作用。

2 综合的概念及其过程

2.1 逻辑综合概述

综合就是在给定标准元件库和一定的设计约束条件下，把用语言描述的电路模型转换成门级网表的过程。要完成一次综合过程，必须包含三要素：RTL级描述、约束条件和工艺库。

2.2 RTL级描述

RTL级描述是以规定设计中采用各种寄存器形式为特征，然后在寄存器之间插入组合逻辑，其可以用如图１所示的“寄存器和云图”方式来表示。

图1 RTL级描述

2.3 约束条件

为了控制优化输出和映射工艺要用约束，它为优化和映射试图满足的工艺约束提供了目标，并且它们控制设计的结构实现方式。目前综合工具中可用的约束包括面积、速度、功耗和可测性约束，未来我们或许会看到对封装的约束和对布图的约束等，但是，目前的最普遍的约束是按面积和按时间的约束。

时钟限制条件规定时钟的工作频率，面积限制条件规定该设计将花的最大面积。综合工具将试图用各种可能的规则和算法尽可能地满足这些条件。

2.4 工艺库

按照所希望的逻辑行为功能和有关的约束建立设计的网表时，工艺库持有综合工具必须的全部信息。工艺库含有允许综合进程为建立设计做正确选择的全部信息，工艺库不仅含有ASIC单元的逻辑功能，而且还有该单元的面积、单元输入到输出的定时关系、有关单元扇出的某种限制和对单元所需的定时检查。

2.5 综合过程

逻辑综合工具将RTL级描述转换成门级描述一般有3个步骤：

（1）将RTL级描述转换成未优化的门级布尔描述（通常为原型门，如与门、或门、触发器和锁存器），这一步称为“展平”。

（2）执行优化算法，化简布尔方程，产生一个优化的布尔方程描述，这一步称为“优化”。

（3）按半导体工艺要求，采用相应的工艺库，把优化的布尔描述映射成实际的逻辑电路，这一步称为“设计实现”。

具体的综合过程如图2所示：

图2 综合过程

2.6 综合涉及的两个领域

从代码到门级电路的“翻译”是通过综合工具内部的映射机制实现的，其中涉及的两个领域之间的映射机制如图3所示。

图3 综合涉及的两个领域

因为不同综合工具的映射机制可能不同，所以相同的程序在不同综合工具下可能得到不同的电路。

3 可综合模型的设计

Verilog HDL这种硬件描述语言允许用户在不同的抽象层次上对电路进行建模，这些层次从门级、寄存器传输级、行为级直至算法级。因此，同一个电路就可以有多种不同的描述方式，但不是每一种描述

都是可综合的。图4中使用Verilog HDL以不同的方式描述了同一个电路。某综合系统支持对方式A和方式B的综合，但可能不支持对方式C的综合。而方式D可能根本就不可综合。这一局限给设计者造成了严重障碍，因为设计者不仅需要理解Verilog HDL，而且还必须理解特定综合系统的建模方式，才能编写出可综合的模型。

图4 同样的行为，不同的建模方式

3.1 可综合模型的结构

如果程序只用于仿真，那么几乎所有的语法和编程语句都可以使用。但如果程序是用于硬件实现，那么我们就必须保证程序的可综合性，即所编写的程序能被综合器转化为相应的电路结构。不可综合的HDL 语句在用综合工具综合时将被忽略或者报错。作为设计者，应该对可综合模型的结构有所了解。

虽然不同的综合工具对Verilog HDL语法结构的支持不尽相同，但Verilog HDL中某些典型的结构是很明确地被所有综合工具支持或不支持的。

（1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module，negedge，posedge，operators，output，parameter。

（2）所有综合工具都不支持的结构：time，defparam，$finish，fork，join，initial，delays，UDP，wait。

（3）有些工具支持有些工具不支持的结构：casex，casez，wand，triand，wor，trior，real，disable，forever，arrays，memories，repeat，task，while。

因此，要编写出可综合的模型，应尽量采用所有综合工具都支持的结构来描述，这样才能保证设计的正确性和缩短设计周期。

3.2 建立可综合模型的原则

要保证Verilog HDL赋值语句的可综合性，在建模时应注意以下要点：

（1）不使用初始化语句。

（2）不使用带有延时的描述。

（3）不使用循环次数不确定的循环语句，如forever、while等。

（4）不使用用户自定义原语（UDP元件）。

（5）尽量使用同步方式设计电路。

（6）除非是关键路径的设计，一般不采用调用门级元件来描述设计的方法，建议采用行为语句来完成设计。

（7）用always过程块描述组合逻辑，应在敏感信号列表中列出所有的输入信号。

（8）所有的内部寄存器都应该能够被复位，在使用FPGA实现设计时，应尽量使用器件的全局复位端作为系统总的复位。

（9）对时序逻辑描述和建模，应尽量使用非阻塞赋值方式。对组合逻辑描述和建模，既可以用阻塞赋值，也可以用非阻塞赋值。但在同一个过程块中，最好不要同时用阻塞赋值和非阻塞赋值。

（10）不能在一个以上的always过程块中对同一个变量赋值。而对同一个赋值对象不能既使用阻塞式赋值，又使用非阻塞式赋值。

（11）如果不打算把变量推导成锁存器，那么必须在if语句或case语句的所有条件分支中都对变量明确地赋值。

（12）避免混合使用上升沿和下降沿触发的触发器。

（13）同一个变量的赋值不能受多个时钟控制，也不能受两种不同的时钟条件（或者不同的时钟沿）控制。

（14）避免在case语句的分支项中使用x值或z值。

4 综合结果的验证

对综合后的网表进行功能验证的方法是将在设计模型的仿真过程中使用的那组激励拿来对网表进

行仿真，将仿真结果保存在结果文件中，然后比较两者的仿真结果是否完全相同。

Verilog HDL模型综合成网表后，通过验证来确保综合出的网表的功能与设计初衷一致是很重要的，因为综合系统可能对Verilog HDL代码作了某些与设计初衷不一致的假设或解释。下面介绍一些由于综合时采用了不同的解释而导致功能不一致的情况。

4.1 赋值语句中的延迟

综合系统通常会忽略模型中的延迟，从而导致综合出的网表的仿真结果与设计模型的仿真结果存在相位差，或者在某一时刻的结果与原来设计的完全不一致。如下面的模型：

P = #3 ‘b1；

if（Q）

P = #5 ‘b0；

…

设计者的意图是在Q为真的情况下，P的值先为1，延迟5ns后其值再变为0。而综合系统由于忽略了延迟，当Q为真时，P始终为0，中间不会出现跳变，导致与原设计不符。

4.2 事件表

综合系统在综合时常常会忽略某个always语句的事件表，而按照always语句块中的语句产生相应的硬件。如下面的模型：

always @（Read）

P = Read&Write；

综合出的网表是对Read信号和Write信号都敏感的一个语门，Read和Write中任何一个发生变化，都会执行语句“P = Read&Write”，使P发生变化。而原模型仿真出来的结果则是P只受Read信号的触发，只有Read信号发生变化，才会执行语句“P = Read&Write”。

4.3 锁存器

综合系统推导出锁存器的规则是：

（1）变量在条件语句（if或case语句）中被赋值。

（2）变量未在条件语句的所有分支中都被赋值。

（3）在always语句的多次调用之间需要保存变量值。

必须同时满足以上3个条件，才会将变量推导成锁存器。在设计时应明确是否需要将某一个变量推导成锁存器，如果需要，就必须按照上面3条规则来编写代码。否则就会导致综合前后功能的不一致。

4.4 阻塞与非阻塞

建议在时序逻辑建模时使用非阻塞式赋值。因为对于阻塞式赋值来说，赋值语句的顺序对最后的综合结果有着直接的影响，设计者稍不留意就会使综合结果与设计本意大相径庭。而如果采用非阻塞式赋值，则可以不考虑赋值语句的排列顺序，只需将其连接关系描述清楚即可。如下面的模型：

always @ （posedge clkA） //Label AwA

… = DataOut； //读DataOut的值

always @ （posedge clkA） //Label AwB

DataOut <= …； //采用非阻塞式赋值

如果将上述模型改为阻塞式赋值“DataOut = …”，按照程序中的书写顺序模拟这些always语句，在clkA上升沿处，always语句AwA读取了DataOut的当前值，然后always语句AwB再向DataOut赋新值。如果颠倒了这两条always语句的顺序（或仿真器选择重新排定这两条always语句的执行顺序），那么先执行always语句AwB，导致零时间内将新值赋给DataOut，随后always语句AwA读取的便是更新后的DataOut 值。这看起来是由于always语句都可以执行时，向DataOut的赋值是在零时间内发生并完成的。因此根据先执行哪一条always语句，AwA中读取的DataOut值可能是其原值，也可能是其新值。

使用非阻塞赋值就可以消除这种仿真行为的依赖性，这时，读取DataOut发生在当前时刻，而在当前仿真周期结束时（即所有的变量读取都已完成）才将新值赋给DataOut。这样上述模型的行为不再受always语句执行顺序的影响。因此，在某条always语句内对变量赋值而在该always语句外读取变量，那么赋值语句应是非阻塞式赋值。

5 综合工具使用简介

常见的综合工具有Synopsys公司的FPGA Express和FPGA Compiler II、Synplicity公司的Synplify 以及Mentor Graphics公司的Leonardo Spectrum等，MAX+plusII中也集成了综合器。而我认为比较好的综合工具是Synopsys2003，其中包括了逻辑综合工具、时序分析工具以及仿真工具，功能比较强大，而且使用也比较方便。下面对其使用进行简单的介绍。

Synopsys2003综合工具可以运行在Linux7.2/7.3操作系统中，首先运行dc_shell启动综合环境，然后用read_verilog命令读入所要综合的.v设计文件，用link命令进行链接，用create_clock命令设置时钟速度，最后用compile_ultra进行综合编译（这个过程要花一定的时间，取决于系统设计的规模）。综合结果可以在综合报告中查看，还可以启动pt_shell来进行时序分析。还有其它的综合指令和分析指令，会在综合过程中用到，这里就不一一进行介绍了，设计者可以通过实践去体会掌握。

6 结束语

逻辑综合是逻辑设计流程中一个重要的组成部分，虽然自动化综合工具为我们做了大量的工作，但在进行逻辑描述和建模时，还是要按照可综合的原则去编写代码，否则就会出现综合前后功能不一致的现象，导致反复进行修改代码和验证的重复劳动

VerilogHDL复习题与答案

VerilogHDL硬件描述语言复习 一、 1.VerilogHDL是在哪一年首次被IEEE标准化的？ 答：VerilogHDL是在1995年首次被IEEE标准化的。 2.VerilogHDL支持哪三种基本描述方式？ 答：VerilogHDL可采用三种不同方式或混合方式对设计建模。这些方式包括：行为描述方式—使用过程 化结 构建模；数据流方式—使用连续赋值语句方式建模；结构化方式—使用门和模块实例语句描述 建模 3.VerilogHDL是由哪个公司最先开发的？ 答：VerilogHDL是由GatewayDesignAutomation公司最先开发的 4.VerilogHDL中的两类主要数据类型什么？ 答：线网数据类型和寄存器数据类型。线网类型表示构件间的物理连线，而寄存器类型表示 抽象的数据存储元件。 5.UDP代表什么？ 答：UDP代表用户定义原语 6.写出两个开关级基本门的名称。答： pmosnmos 7.写出两个基本逻辑门的名称。答： andor 8.在数据流描述方式中使用什么语句描述一个设计？ 答：设计的数据流行为使用连续赋值语句进行描述 9.采用结构描述方式描述1位全加器。 答： modulefull_add(a,b,cin,s,co); inputa,b,cin; outputs,co; wireS1,T1,T2,T3; xor X1(S1,a,b), X2(s,S1,cin); and A1(T3,a,b), A2(T2,b,cin), A3(T1,a,cin); or O1(co,T1,T2,T3); endmodule 10.initial语句与always语句的关键区别是什么？ 答：1)initial语句：此语句只执行一次。 2)always语句：此语句总是循环执行,或者说此语句重复执行。 11.采用数据流方式描述2-4译码器。 答： 'timescale1ns/ns moduleDecoder2×4(A,B,EN,Z); inputA,B,EN; output[0:3]Z; 1

Verilog HDL语言的描述语句

第4节Verilog HDL语言的描述语句Verilog HDL 描述语句 2.4.1 结构描述形式 通过实例进行描述的方法，将Verilog HDL预先定义的基本单元实例嵌入到代码中，监控实例的输入。Verilog HDL中定义了26个有关门级的关键字，比较常用的有8个。 在实际工程中，简单的逻辑电路由逻辑门和开关组成，通过门元语可以直观地描述其结构。 基本的门类型关键字如下所述： ?and ?nand ?nor ?or ?xor ?xnor ?buf ?not Verilog HDL支持的基本逻辑部件是由该基本逻辑器件的原语提供的。其调用格式为： 门类型<实例名> (输出，输入1，输入2，……,输入N) 例如，nand na01(na_out, a, b, c ); 表示一个名字为na01的与非门，输出为na_out，输入为a, b, c。 例2-5 一个简单的全加器例子： module ADD(A, B, Cin, Sum, Cout); input A, B, Cin; output Sum, Cout; // 声明变量 wire S1, T1, T2, T3; xor X1 (S1, A, B), X2 (Sum, S1, Cin); and A1 (T3, A, B), A2 (T2, B, Cin), A3 (T1, A, Cin); or O1 (Cout, T1, T2, T3);

endmodule 在这一实例中，模块包含门的实例语句，也就是包含内置门xor、and和or的实例语句。门实例由线网型变量S1、T1、T2和T3互连。由于未指定顺序，门实例语句可以以任何顺序出现。 门级描述本质上也是一种结构网表。在实际中的使用方式为：先使用门逻辑构成常用的触发器、选择器、加法器等模块，再利用已经设计的模块构成更高一层的模块，依次重复几次，便可以构成一些结构复杂的电路。其缺点是：不易管理，难度较大且需要一定的资源积累。 2.4.2 数据流描述形式 数据流型描述一般都采用assign连续赋值语句来实现，主要用于实现组合功能。连续赋值语句右边所有的变量受持续监控，只要这些变量有一个发生变化，整个表达式被重新赋值给左端。这种方法只能用于实现组合逻辑电路。其格式如下： assign L_s = R_s; 例2-6 一个利用数据流描述的移位器 module mlshift2(a, b); input a; output b; assign b = a<<2; endmodule 在上述模块中，只要a的值发生变化，b就会被重新赋值，所赋值为a左移两位后的值。 2.4.3 行为描述形式 行为型描述主要包括过程结构、语句块、时序控制、流控制等4个方面，主要用于时序逻辑功能的实现。 1．过程结构 过程结构采用下面4种过程模块来实现，具有强的通用型和有效性。 ?initial模块 ?always模块 ?任务（task）模块 ?函数（function）模块

Verilog HDL常用的行为仿真描述语句(一)

Verilog HDL常用的行为仿真描述语句（一） 一、循环语句 1、forever语句 forever语句必须写在initial模块中，主要用于产生周期性波形。 2、利用for、while循环语句完成遍历 for、while语句常用于完成遍历测试。当设计代码包含了多个工作模式，那么就需要对各个模式都进行遍历测试。其典型的应用模板如下：[c-sharp:nogutter] view plaincopy? parameter mode_num = 5; initial begin // 各种不同模式的参数配置部分 for(i=0; i<mode_num-1; i=i+1) begin case (i) 0: begin . . end

1: begin . . end . . endcase end // 各种模式共同的测试参数 . . end 3、利用repeat语句来实现有次数控制的事件，其典型示例如下： [c-sharp] view plaincopy? initial begin

// 初始化 in_data = 0; wr = 0; // 利用repeat语句将下面的代码执行10次 repeat(10) begin wr = 1; in_data = in_data + 1; #10; wr = 0; #200; end end 4、用disable实现循环语句的异常处理，其典型示例如下：[c-sharp] view plaincopy? begin : one_branch for(i=0; i<n; i=i+1) begin : two_branch if (a==0) disable one_branch; if (a==b)

veriloghdl的行为语句

Verilog HDL的行为语句 Verilog HDL有许多的行为语句，使其成为结构化和行为性的语言。Verilog HDL语句包括：赋值语句、过程语句、块语句、条件语句、循环语句、编译预处理等，如表5-14 所示。符号“√”表示该语句能够为综合工具所支持，是可综合的。 5.3.1 赋值语句 赋值语句包括持续赋值语句与过程赋值语句。 1. 持续赋值语句assign为持续赋值语句，主要用于对wire 型（连线型）变量赋值。例如：assign c=~(a&b); 在上面的赋值中，a、b、c三个变量皆为wire型变量，a和b 信号的任何变化，都将随时反映到c上来。 2. 过程赋值语句过程赋值语句多用于对reg型变量进行赋值。过程赋值有阻塞赋值和非阻塞赋值两种方式。 a. 非阻塞赋值方式非阻塞赋值符号为“<=”，如：b<=a; 非阻塞赋值在整个过程块结束时才完成赋值操作，即b的值并不是立刻就改变的。 b. 阻塞赋值方式阻塞赋值符号为“=”，如：b=a; 阻塞赋值在该语句结束时就立即完成赋值操作，即b的值在该语句结束时立刻改变。如果在一个块语句中（例如always块语句），有多条阻塞赋值语句，那么在前面的赋值语句没有完成之前，后面的语句就不能被执行，仿佛被阻塞了一样，因此称为阻塞赋值方式。

5.3.2 过程语句VerilogHDL中的多数过程模块都从属于以下2种过程语句：initial及always。在一个模块（module）中，使用initial和always语句的次数是不受限制的。initial语句常用于仿真中的初始化，initial过程块中的语句仅执行一次；always块内的语句则是不断重复执行的。1. initial过程语句initial过程语句使用格式如下：initial begin 语句1; 语句2; | 语句n; end intial语句不带触发条件，initial过程中的块语句沿时间轴只执行一次。initial语句通常用于仿真模块中对激励向量的描述，或用于给寄存器变量赋初值，它是面向模拟仿真的过程语句，通常不能被逻辑综合工具所接受。 2. aIways过程语句always 过程语句使用格式如下：always @ (<敏感信号表达式>) begin //过程赋值//if-else，case，casex，casez选择语句//while，repeat，for循环 //task，function调用end always过程语句通常是带有触发条件的，触发条件写在敏感信号表达式中。只有当触发条件满足敏感信号表达式时，其后的“begin-end”块语句才能被执行。 3. 敏感信号表达式所谓敏感信号表达式又称事件表达式，即当该表达式中变量的值改变时，就会引发块内语句的执行，因此敏感信号表达式中应列出影响块内取值的所有信号。若有两个或两个以上信

VerilogHDL及其Testbench编写方法

Verilog HDL及其Testbench总结 （欢迎批评指正：jackhuan@https://www.sodocs.net/doc/0414815771.html,） 1 Verilog HDL的基本观点 1) 观点1：module内每个基本模块之间是并行运行的。 2) 观点2：每个模块相当于一个连续赋值的过程。 3) 观点3：方程和任务是共享代码的最基本方式。 4) 观点4：同语言可用于生成模拟激励和指定测试的验证约束条件。 5) 观点5：库的概念相当于Visual C++中的DLL概念。 6) 观点6：文件与文件之间的关系可以使用C++中的*.h和*.cpp之关系理解。 2 设计建模的三种方式 1) 行为描述方式。过程化结构，每个结构之间是并行的。 2) 数据流方式。连续赋值语句方式，每个赋值语句之间是并行的，且赋值语 句和结构之间是并行的。 3) 结构化方式。门和模块实例化语句。 3 两者数据类型 1) 线网数据类型wire：表示构件间的物理连线； 2) 寄存器数据类型reg：表示抽象的数据存储元件。 4 几个概念 1) 模块（module）。模块是Verilog HDL的基本描述耽误，用于描述某个设计 的功能或结构及其与其它模块通信的外部端口。一个设计的结构可以使用开关级原语、门级原语和用户定义的原语方式描述；数据流行为使用使用连续赋值语句进行描述；时序行为使用过程结构描述。模块的声明部分和语句可以散布在模块中的任何地方，但变量、寄存器、线网和参数说明必须在使用前出现。 2) 只有寄存器类型数据（reg/integer）能够在initial和always语句中被赋值。 3) 阻塞性和非阻塞性赋值。理解这两个概念在学习verilog HDL中非常重要。 决定了时序的正确与否。阻塞性赋值的概念是在该条赋值语句执行完成后再执行后面的语句，也就是说在执行该语句时，后面的语句是挂起的。而非阻塞性赋值的结果在何时执行是不知道的，但是可以预见在某个时间步内该语句一定能够执行完成，从这个意义上来看，非阻塞性赋值的语句类似于并行语句，稍有处理不当，会引发多驱动源问题。关于多驱动源问题，在我的VHDL总结中有所表述，此处不在费墨。 4) 用户定义原语(UDP)。UDP的定义不依赖于模块定义，因此出现在模块定 义之外，也可以在单独的文本文件中定义UDP。UDP只能有一个输出或一个/多个输入端口。UDP的行为以真值表的形式描述。 5) 并行语句块和顺序语句块。并行语句块中的各语句并行执行。当并行语句 块中的最后动作执行完成是，顺序语句块的语句继续执行。也就是说，并行语句块中的所有语句必须在控制转出语句块之前完成执行。并行语句块