modelsim完美教程

准备事项

1.ModelSim试用版下载

2.范例程序下载(史丹佛大学一门课的期末专题Implememtation of Viterbi

Decoder：constrain length K=3, code rate R=1/2,

register-exchange)

整个project共含7个Verilog程序：system.v (top-level)

|-- clkgen.v

|-- chip_core.v

|-- controller.v

|-- spu.v

|-- acs4.v

|-- acs1.v

(或是另外一个Verilog的简单例子，可以从C:\ SynaptiCAD\ Examples\ TutorialFiles\

VeriLoggerBasicVerilo gSimulation\ add4.v and add4test.v)

(或是另外一个VHDL的简单例子，可以从C:\ Modeltech_5.7e\ examples\ adder.vhd and testadder.vhd)

ModelSim PE /LE /SE 差别在哪?

本篇文章内容主要在教导软件使用，以Verilog程序为范例。假设各位读者已经熟悉Verilog，废话不多说，让我们马上来见识一下ModelSim ...

快速上手四部曲：建立Project、引进HDL Files、Compile、模拟(Simulate/Loading and Run)

1.建立一个新的Project

1-1 第一次执行程序时，可以从[开始] \ [程序集] \ ModelSim SE \ ModelSim；或是执行ModelSim在桌面的快捷方式

在Library标签页中，展开各Library就可以看到其下含的所有Package (for VHDL)，进一步以Edit打开，可检视该Package与Package Body内容

1-2File \ New \ Project ...输入

project name and Location

按OK键后

?指定的路径下会产生一个叫"work"的预设子资料夹，还

有Viterbi.cr.mti、

Viterbi.mpf 两个档案

?主操作画面左边的

Workspace内，在原本的

Library标签外，会出现另

一个Project标签(但此时

里面内容是空的)

?还会蹦出另一个

"Add items

.mpf 文件储存的是此

project的相关数据，下次要开

启此project 就是利用File \

Open \ Project... 开启此.mpf

若要移除之前建立的

project，请从File \ Delete \

Project... 移除

2.载入Project 的HDL source codes

按"Add items to the Project"窗口中的"Add Existing File" (或是从File \ Add to Project \ Existing Files ...)

HDL files摆放的位置，路径名称不能有中文，否则软件会抓不到files

关掉"Add items to the Project"窗口，此时的Project下出现了HDL File，一堆问号表示这些档案都还没compile。

如果要对project新增或移除HDL File：

在Workspace内按鼠标右键，选择Add to Project \ Existing File... (新增)

Remove from Project(移除)

https://www.sodocs.net/doc/0116442740.html,pile

在Project标签页内，选定任一档案，按鼠标右键选择Compile \ Compile All或

是直接按icon

Compile Out-of-Data只重新compile有修改过的档案(比较节省时间，故也较常用)

此刻只做Compile 还没做Simulate，而ModelSim必须要作完Simulate (Loading)后才会把所有档案link起来。如果compiler的结果出现有errors或warnings的讯息，直接在该讯息上双击，即可进一步带出详细的讯息说明。

如果您处理的是VHDL project，那在做Compile前，先在Project标签页内，选定所有档案，按鼠标右键选择"Properties"做如下设定：

4.Simulate (Loading)

切换到Library卷标页，展开"work"目录，其下可以看到此project包含的所有档案，档案前的符号"M"，表示这些档案的性质是"Module"；如果你写的是VHDL程序那档案前所看到的符号会变成"E"(Entity) and "A"(Architecture)。

如果compiler完，work目录底下仍然看不到东西，无法展开，请稍等5~10秒(等程序update最新状态)，或是按鼠标右键选择"Update"重新整理

4-1 直接以鼠标左键双击要Simulate 的档案，或是按鼠标右键选择Simulate。此处选择要Simulate (Loading)的档案不一定要是top-level file，但如果你选的不是top-level file，project中的sub-ciricuit必须一个一个load，比较麻烦。

请注意，这里的"Simulate"并没有真的做仿真，只是把程序"Loading"进来，并将sub-module 彼此间link 起来

Loading 要simulate 的档案的动作，也可以按Simulate icon 来完成

执行以上动作时，如果再附加一个设定步骤：到Options标签页下，核选"Enable source file coverage"，即可在仿真的程序中，附带帮你检查testbench 对于if / case conditional statement的模拟涵盖率。

执行完Simulate (Load)的动作后，程序会自动再跳出两个标签页Sim与Files，此时在Sim下可以看到整个Project的Hierarchy关系

要编辑HDL file，可以从Project(显示档案的状态)或File标签页内双击HDL档案以开启编辑窗口(edit window)。sim标签页内虽然也有列出所有HDL档案，但双击HDL档案开启的是来源窗口(source window)，不能edit。

档案编辑(修改)完成(存盘)后，回到Project标签页内看该档案的状态时，会发现它变成未compile的问号，要重新对它做compile，把目前的Simulate关掉(Simulate \ End Simulation...)，再重新load一次，才能对新的程序做仿真。

若要查看此project架构，必须切换到Sim标签页；不像VeriLogger Pro只要Compiler完，就可以在同一个Project画面下看到整个project structure / hierarchy。Sim 卷标页另外一个有趣的功能是：在Sim 标签页内选定哪一个module，其相对的内容会自动update 于signals、source、edit...等window (如果你有开启这些窗口的话)。

另外，source与edit window两者都可用来查看模拟时的某一个变量值或设定断点，但前者不可编辑。

?Project 卷标页用以显示HDL档案的状态(也可以开启其编辑窗口)

?Library 标签页用以选定要Simulate的档案

?Sim 标签页用以查看project structure与开启某module的来源窗口

?File 卷标页用以开启某HDL档案的编辑窗口

==> 四个功能拆成四个设定页，这是ModelSim 比较耍宝的地方。以下，我们接着要把想观察的讯号引出来，然后"Run" simulation ...

4-2 在Sim标签页内选定top-level file (system.v)，打开signals window：View \ Signals就可以看到top-level file的所有I/O signal。

4-3 在signals window的左半边字段内选定想看的讯号(如orig_bit_s1、y1_s1、y2_s1、decoded_coulmn_s1)，按鼠标右键Add to Wave \ Selected Signals，会跳出另一个"wave window"并把您想观察的讯号都列出来

直接把signals window 的讯号拖曳到wave window 也可以(讯号的排列次序也可以用左键拖曳搬移)。

讯号的排列次序，可以直接用鼠标拖曳调整。

如果要看的是module / sub-module 所有讯号，4-2~4-3步骤可以一次完成：

4-4 切回主窗口，Simulate \ Run \ Run 100ns --> 预设Run

length=100ns (一次跑100ns；可以更改)

Simulate \ Run \ Run-All--> 跑到按"Break" 才暂停

--> 按

"Continue Run" 则继续

Simulate \ Run \ Step --> 单步执行程序(for debugging)

Simulate \ Run \ Restart --> 重新执行模拟

程序执行暂停或是跑到断点时，要查看任一讯号或变量的数值，方法有三种

?从wave window查看

?光标指到source or edit窗口内的该变量，即会显示该变量当时的数值

?View \ Variables

模拟结果如下

如果想要看所有波形的范围：View \ Zoom \ Zoom Full

以鼠标左键在波形显示区域点一下，就会出现黄色的垂直坐标线(cursor, 参阅step 5-4)。

直接在讯号波形上双击，会带出Dataflow window (step 5-3)；如果你是在红色的(unknown)在线双击，还可以进一步的在Dataflow window内选定该unknown signal 的wire，按鼠标右键选择TraceX 协助你debug

如果讯号不想以预设的二进制表示，可以在wave window内选定该讯号名称，按鼠标右键选择Signal Properties...，然后选择表示方法(如十进制表示Decimal)。

5. Dataflow window (for debugging and tracing)

"Dataflow window"可用来检视所设计的电路，其讯号的实际连接情况(Drivers / Receivers)，也就是显示讯号在执行仿真的过程中，经过哪些程序(process)，开启的方法有两个：

直接双击wave window的讯号波形，会自动跳出dataflow window，其中显示该讯号的连接情况；以这种方法带出dataflow window会在

下方同时显示wave viewer，不需要的话可以从View\Show Wave

取消。

从ModelSim主窗口中的View\Dataflow开启窗口，从signals window 将要看的讯号"拖曳"到Dataflow window

5-1 假设我们要看的是orig_del_bit_s1讯号，此时Dataflow window显示如下：

5-2如果想进一步察看此讯号的Receiver，选定其输出联机(red highlight)，按

(expand net to all readers, ie. dow-stream circuit) 就会显示如下结果：(直接以鼠标左键双击red highlighted line也有同样效果)

同理，可以使用查看讯号的Drivers (ie. up-stream circuit)、使用查看讯号的Drivers and Receivers。

(Erase All)：清除dataflow window

5-3从dataflow窗口的View\Show Wave，打开embedded wave viewer 选定dataflow窗口内的组件#ASSIGN#104，此时会看到wave窗口内列出该组件的所有I/O：

(此时如果有打开edit or source window，会自动显示出组件

#ASSIGN#104在原始码的相对位置)

5-4执行模拟3500 ns，结果如下：可以看到此cell的输入触发输出的情况

1.选定想要用cursor测量触发时间点的讯号

2.以鼠标左键在wave显示窗口上点一下，cursor(黄色垂直线含时间坐标)

会自动出现

3.利用"Finder Previous Transition"、"Finder Next Transition"两个

icons，可以让cursor自动贴到trigger edge，以便正确的量测触发

时间点。此功能非常便于寻找讯号的触发/转态点(active point)

如果想将某一个cursor快速显示在wave window内(将显示波形范围移到该处)：

View \ Cursors \ 选择想跳至的cursor

5-5如何step by step追踪output被input触发的情况呢?

1.选定想要追踪被触发情况的讯号

2.按"Trace input net to event" icons

3.自动产生另一个cursor指到前一个触发output的input时间点，多按

几次"Trace input net to event"，会看到如下图所示的情况，两个

cursor之间的时间间距，为白色文字所显示的100 ns。

6.如果只要编辑与Compile HDL file

File \New \ Source \ VHDL or Verilog or Other

或是

File \Add to Project \ New File (或是在Project卷标内，按鼠标右键Add to Project \ New File)

7.储存档案并关闭程序

File \ Save \ ...

Simulate \ End Simulation...

File \ Close \ Project (要先关掉simulation，project才能关掉)

File \ Quit (直接Quit 最快，可以省下上面关闭Simulation、Project的动作)

8.重新开启Project

File \ Open \ Project... (选择.mpf檔)

9.进一步讯息，请参考

Help \ SE PDF Documentation \ Tutorials 在线使用手册

一些值得进一步参阅的功能：creating and viewing datasets、

performance analyzer、code coverage ...

其它用途：(以下这些做法，必须在工作站下执行，PC环境下产生的档案不能用)

?如何用ModelSim产生.vcd檔(Value Change Dump)

在testbench内加入以下这段程序，然后执行ModelSim从compile -> Simulate -> Run -All，关闭ModelSim后，就会在工作目录下看见"file_name.vcd"。

?如何用ModelSim产生.fsdb檔

在testbench内加入以下这段程序，然后执行ModelSim从compile -> Simulate -> Run -All，关闭ModelSim后，就会在工作目录下看见"file_name.fsdb"。

要用ModelSim产生.fsdb的条件是：跑ModelSim的环境下必须有安装Debussy，否则ModelSim会说它看不懂"fsdbDumpfile"这个指令?如何用ModelSim产生.vec檔(vector file)

在testbench内加入以下这段程序，然后执行ModelSim从compile -> Simulate -> Run -All，关闭ModelSim后，就会在工作目录下看见"add4.vec"。

ModelSim使用的一点心得体会

ModelSim使用的一点心得- - 1、至今还没有弄明白为什么要用ModelSim，因为看波形Quartus II自带的工具就可以了啊。 2、我刚刚接触modelsim，我想大多数菜鸟跟我一样，看过如何使用ModelSim的介绍，说句实话，那些介绍写的都太过简单，仿佛大家都不屑写上一些比较“弱智”的步骤，恰恰就是这些看似累赘的步走，难为我好久。 教程上都写道，modelsim的简单使用方法如下：建立库- 影射库到物理目录- 编译代码- 启动仿真。首先建立库就叫我头晕。库的概念用在这儿实在不合适，把我吓坏了，也就没心思看下一步了。在我看来，教程应该这么写： <1> 建立一个目录modelsimStudy。用任何文本编辑器编辑一个简单的例子程序，比如计数器counter.vhd。有clk、ena、reset输入，cnt作为输出。 <2> 打开Modelsim，首先create project，工程名随意取了，比如命名为test，目录设在modelsimStudy下，默认的库work不变（这样就不用管什么建立库之类的东西了）。然后add existing file，把counter.vhd加入当前工程。 <3> 编译这个文件，通过之后，work下面会出现counter这个实体。然后选中它，右键，simulate（左键双击也可）。 <4> ModelSim有很多窗口（新手就怕这个），一开始只要选择view下面的objects 和wave窗口就行了。旧版的signal窗口在6.0的版本改名为Objects（这个我是摸索了好久才发现的，是不是太笨了？）。wave窗口刚打开时是空的，需要在objects窗口的add -> wave -> signals in region。这时，wave上就有clk\ ena \ reset等信号了。 <5> 我们给clk来个输入激励，在object窗口中选中clk，右键选clock，给它定义个时钟。

modelsim完美教程

准备事项 1.ModelSim试用版下载 2.范例程序下载(史丹佛大学一门课的期末专题Implememtation of Viterbi Decoder：constrain length K=3, code rate R=1/2, register-exchange) 整个project共含7个Verilog程序：system.v (top-level) |-- clkgen.v |-- chip_core.v |-- controller.v |-- spu.v |-- acs4.v |-- acs1.v (或是另外一个Verilog的简单例子，可以从C:\ SynaptiCAD\ Examples\ TutorialFiles\ VeriLoggerBasicVerilo gSimulation\ add4.v and add4test.v) (或是另外一个VHDL的简单例子，可以从C:\ Modeltech_5.7e\ examples\ adder.vhd and testadder.vhd) ModelSim PE /LE /SE 差别在哪? 本篇文章内容主要在教导软件使用，以Verilog程序为范例。假设各位读者已经熟悉Verilog，废话不多说，让我们马上来见识一下ModelSim ... 快速上手四部曲：建立Project、引进HDL Files、Compile、模拟(Simulate/Loading and Run) 1.建立一个新的Project 1-1 第一次执行程序时，可以从[开始] \ [程序集] \ ModelSim SE \ ModelSim；或是执行ModelSim在桌面的快捷方式

ModelSim-Altera_6.5仿真入门教程

平台 软件：ModelSim-Altera 6.5e (Quartus II 10.0) Starter Edition 内容 1 设计流程 使用ModelSim仿真的基本流程为： 图1.1 使用ModelSim仿真的基本流程 2 开始 2.1 新建工程 打开ModelSim后，其画面如图2.1所示。

图2.1 ModelSim画面 1. 选择File>New>Preject创建一个新工程。打开的Create Project对话框窗口，可以指定工程的名称、路径和缺省库名称。一般情况下，设定Default Library Name为work。指定的名称用于创建一个位于工程文件夹内的工作库子文件夹。该对话框如图 2.2所示，此外还允许通过选择.ini文件来映射库设置，或者将其直接拷贝至工程中。

图2.2 创建工程的对话框 2. 按照图2.3所示，设置Project Name为LED_FLOW，Project Location为D:/led_flow。 图2.3 输入工程信息 当单击OK按钮后，在主体窗口的下方将出现Project标签，如图2.4所示。 图2.4 Project标签

3. 之后，将出现Add Items to the Project的对话框，如图2.5所示。 图2.5 在工程中，添加新项目 2.2 在工程中，添加新项目 在Add Items to the Project对话框中，包括以下选项： ?Create New File——使用源文件编辑器创建一个新的Verilog、VHDL、TCL或文本文件?Add Existing File——添加一个已存在的文件 ?Create Simulation——创建指定源文件和仿真选项的仿真配置 ?Create New Folder——创建一个新的组织文件夹 1. 单击Create New File。打开图 2.6所示窗口。 图2.6 创建工程文件夹 2. 输入文件名称：LED_FLOW，然后选择文件类型为Verilog。

Quartus ii 10.0教程(包含modelsim仿真)

Quartus ii 10.0教程 说明 本文的部分章节，来源于本人翻译的Terasic DE2-115的英文入门文档。 平台 硬件：艾米电子EP2C8-2010增强版套件 软件：Quartus II 10.0 + ModelSim-Altera 6.5e (Quartus II 10.0) Starter Edition 内容 ?典型的CAD流程 ?开始 ?新建工程 ?录入Verilog设计 ?编译设计 ?引脚分配 ?仿真设计电路 ?编程及配置到FPGA器件 ?测试设计电路 典型的CAD流程 计算机辅助设计（CAD）软件，使得运用可编程逻辑器件实现所需逻辑电路，变得容易。比如现场可编程门阵列（FPGA）。典型的FPGA CAD设计流程如图1所示。

图1 典型的FPGA CAD设计流程 CAD流程包含以下步骤： ?设计输入——所需电路可通过原理图方式或硬件描述语言方式（如Verilog或VHDL）进行设计。 ?综合——输入的设计被综合进入由逻辑元素（LEs，FPGA芯片提供）组成的电路中。 ?功能仿真——综合电路被测试以验证其功能是否正确，次仿真不考虑时序因素。 ?布局布线——CAD Fitter工具决定网表中定义的LEs如何布置成FPGA芯片中的实际LEs。 ?时序分析——分析已布局布线电路中的不同路径的传播延迟，用以指示所需电路的性能。 ?时序仿真——测试已布局布线电路，验证其是否在功能和时序上都正确。 ?编程及配置——设计的电路，通过编程配置开关，被实现到一个物理的FPGA芯片。 配置开关用于配置LEs和建立所需线路连接。 本指南介绍Quartus II软件的基本特征。展示如何使用Verilog硬件描述语言来设计和实现电路。使用GUI来实现Quartus II指令。通过本份指南，读者将学习到： ?新建工程 ?使用Verilog代码录入设计 ?将综合的电路布局到Altera FPGA ?分配电路的输入输出到FPGA上的指定引脚 ?仿真设计电路 ?编程配置艾米电子EP2C8核心板上的FPGA芯片 1. 开始 在Quartus II中设计的每个逻辑电路或子电路，叫做一个工程。软件每次运行一个工程，并将所有信息保存在单一文件夹中。欲开始一个新的逻辑电路设计，第一步就是新建一个文件夹来保存文件。为了保存本指南的设计文件，在D盘新建introtutorial文件夹。指南者运行的范例为一个简单的双路灯控电路。 打开Quartus II软件，将看到类似于图2的画面。该显示画面包括若干窗口，用户可使用鼠标选择，以访问Quartus II软件的相关功能。Quartus II提供的大多数命令都可用菜单形式来访问。例如，在图2中，在File标签下点击左键，可打开如图3所示的菜单。用左键单击Exit可退出Quartus II软件。

ModelSim软件仿真步骤教程

使用ModelSim模擬驗證HDL code 1.在模擬前先準備好我們要模擬的電路檔案(Verilog HDL，TestBench,…) 2. 打開ModelSim，新建一個Project，鍵入Project name 按OK。此處我們的library name 為default library name “work”不必更改。 3.然後再加入我們所要模擬的電路檔案(若尚未準備，可開啟新檔案再將code 鍵入)選Add Existing File，將我們已編輯好的檔案加入。 將我們所需要的檔案加入，按Browse選擇我們所需檔案count.v,

count_test.vt)，按下OK。 再將先前所開啟的增加檔案的視窗關閉，按close。 4.按下compile all。

Compile成功沒有顯示出錯誤訊息, 則開始模擬波形 5.按下Simulation, 選擇檔案所在的Library (work), 點選TestBench的Module Name t_Gap_finder 按OK 6.承接上步驟將會跳出以下視窗，若要將所有訊號加入波型中觀察則選擇在 testbench的module name: count_tst按滑鼠右鍵選擇→ Add → Add to Wave。

7.在波型畫面按下Run All開始模擬 跑完後會跳出下面視窗選擇否則可觀察模擬波形，若按下是則會將ModelSim關閉。

8.觀察波形圖是否與功能符合,若與設計不符則修改設計並重複執行Step 4到 Step 8 Testbench語法 `timescale 1 ps/ 1 ps 前面的1ps代表程式中最小的時間單位 後面的1ps代表運算的精準度

QUARTUSⅡ10波形仿真(ModelSim)入门教程

QUARTUSⅡ10仿真（ModelSim）入门教程平台 软件：ModelSim-Altera 6.5e (Quartus II 10.0) Starter Edition 内容 1 设计流程 使用ModelSim仿真的基本流程为： 图1.1 使用ModelSim仿真的基本流程 2 开始 2.1 新建工程 打开ModelSim后，其画面如图2.1所示。 图2.1 ModelSim画面

1. 选择File>New>Preject创建一个新工程。打开的Create Project对话框窗口，可以指定工程的名称、路径和缺省库名称。一般情况下，设定Default Library Name为work。指定的名称用于创建一个位于工程文件夹内的工作库子文件夹。该对话框如图 2. 2所示，此外还允许通过选择.ini文件来映射库设置，或者将其直接拷贝至工程中。 图2.2 创建工程的对话框 2. 按照图2.3所示，设置Project Name为LED_FLOW，Project Location为D:/led_flow。 图2.3 输入工程信息 当单击OK按钮后，在主体窗口的下方将出现Create Project标签，如图2.4所示。 图2.4 Project标签 3. 之后，将出现Add Items to the Project的对话框，如图2.5所示。 图2.5 在工程中，添加新项目 2.2 在工程中，添加新项目 在Add Items to the Project对话框中，包括以下选项：

?Create New File——使用源文件编辑器创建一个新的Verilog、VHDL、TCL或文本文件 ?Add Existing File——添加一个已存在的文件 ?Create Simulation——创建指定源文件和仿真选项的仿真配置 ?Create New Folder——创建一个新的组织文件夹 1. 单击Create New File。打开图 2.6所示窗口。 图2.6 创建工程文件夹 2. 输入文件名称：LED_FLOW，然后选择文件类型为Verilog。 图2.7 输入工程文件信息 3. 单击OK，关闭本对话框。新的工程文件将会在工程窗口显示。单击Close，以关闭Add Items to the Project。 图2.8 新的设计文件LED_FLOW.v 4. 双击打开LED_FLOW.v文件（注意：若是Verilog文件已经关联了其他的文本编辑器，则双击后在关联的文本编辑器中打开）。 图2.9 LED_FLOW代码输入窗口 在LED_FLOW.v输入下面的测试平台代码：

modelsim新手入门仿真教程

Modelsim新手入门仿真教程 1．打开modelsim软件，新建一个library。 2.library命名 3.新建一个工程。

3.出现下面界面，点击close。 4.新建一个verilog文件 键入主程序。下面以二分之一分频器为例。

文件代码： module half_clk(reset,clk_in,clk_out); input clk_in,reset; output clk_out; reg clk_out; always@(negedge clk_in) begin if(!reset) clk_out=0; else clk_out=~clk_out; end endmodule 编辑完成后，点击保存。

文件名要与module后面的名称相同。 5.再新建一个测试文件，步骤同上面新建的主程序文件，文件名后缀改为.vt 程序代码如下： `timescale 1ns/100ps `define clk_cycle 50 module top; reg clk,reset; wire clk_out; always #`clk_cycle clk=~clk; initial

begin clk=0; reset=1; #10 reset=0; #110 reset=1; #100000 $stop; end half_clk m0( .reset(reset), .clk_in(clk), .clk_out(clk_out)); Endmodule 6.添加文件，编译文件 先右键点击左边空白处，选择add to project→existing File 选择刚刚新建的两个文件。按ctrl键可以同时选择两个，选择打开，下一步点击ok

ModelSim新手使用手册

ModelSim最基本的操作，初次使用ModelSim的同学，可以看看，相互学习。 无论学哪种语言，我都希望有个IDE来帮助我创建一个工程，管理工程里的文件，能够检查我编写代码的语法错误，能够编译运行出现结果，看看和预期的结果有没有出入，对于Verilog语言，我用过Altera的Quartus II，Xilinx的ISE，还有ModelSim（我用的是Altera 官网的ModelSim_Altera），甚至MAXPlus II，不过感觉这软件太老了，建议还是前三者吧。 学Verilog，找一本好书很重要，参考网友的建议，我也买了一本夏宇闻老师的《Verilog 数字系统设计教程》，用Quartus II来编写代码，个人觉得它的界面比ISE和ModelSim友好，我一般用它编写代码综合后自动生成testbench，然后可以直接调用ModelSim仿真，真的很方便，但学着学着，发现夏老师书里的例子很多都是不可综合的，比如那些系统命令，导致很多现象都发现不了，偶然间我直接打开了ModelSim，打开了软件自带的英文文档，步骤是：Help ->PDF Documentation->Tutorial如下所示： 打开文档的一部分目录： 往下读发现其实ModelSim可以直接创建工程，并仿真的。下面以奇偶校验为例叙述其使用过程（当然前提是你在Altera官网下载了ModelSim并正确安装了）。 1.打开软件，新建一个工程，并保存到自定义的目录中（最好别含中文路径） 2.点击Project，弹出窗口问是否关闭当前工程，点击Yes，接着又弹出如下窗口

我个人的习惯是把Project Name和Default Library Name写成一样，自己定义Project Location。又弹出如下窗口： 3.点击Close（我的版本不能Create New File，其实新建好了工程一样可以新建.v文件），然后点击屏幕下方的Project标签： 如果一开始不是如上图所示的界面，那么可以点击如下图所示红色标记的按键变成上图界面：

modelsim-SE-win64-10.1c下载、安装、破解全攻略

本教程包括软件下载、破解文件下载、安装破解方法，助你一次成功。软件安装好了却不能用，想必大家都有过这样的痛苦和无奈。这款软件的破解花了我整整一个下午的时间，期间在网上找了各种方法尝试均以失败告终，差点让我放弃破解而着手去换操作系统。网上的方法多存在着疏漏和差错，所以这也是我写次教程的初衷，希望能帮到大家，少走弯路。本人使用系统声明：win8 64 位专业版过程如下： 1 运行modelsim-win64-10.1c-se.exe，安装软件；软件下载链接：https://www.sodocs.net/doc/0116442740.html,/s/1mgoL67e 破解文件下载：https://www.sodocs.net/doc/0116442740.html,/s/1c0zlrRa（好请点赞，多谢支持）注意事项：安装路径可自行设置，但不要出现汉字，（本例：D:\modeltech64_10.1c） 2 安装过程中一直选择yes 即可，最后reboot（重启）询问选Yes、No 似乎都可以，我在安装的过程中选择的是No，即我没有重启系统； 3 将解压的破解文件（MentorKG.exe 和patch_dll.bat）复制到安装目录下的win6 4 文件夹中。（本例：D:\modeltech64_10.1c\win64 文件夹中）； 4 进入安装目录下的win64 文件夹找到mgls.dll mgls64.dll 两个文件，去掉只读属性； 5 运行patch_dll.bat，稍等一段时间后即可生成一个TXT 文本，将其另存为LICENSE.TXT，另存路径选择你安装目录的win64 文件夹下；（本例：D:\modeltech64_10.1c\win64 文件夹中） 6 恢复mgls.dll 和mgls64.dll 两个文件的只读属性； 7 环境变量设置：win8 中是这样的这台电脑》右键选择【属性】》【高级系统设置】》【环境变量】点击【新建】打开编辑对话框，【变量名】命名为MGLS_LICENSE_FILE ，【变量值】为你LICENSE.TXT 的文件路径，（本例变量值D:\modeltech64_10.1c\win64\LICENSE.TXT）在win8 环境变量页面有用户变量和系统变量两个环境变量，我是选择两个都设置了。破解完毕，祝你成功！

modelsim详细使用教程(一看就会)

Modelsim详细使用方法 很多的modelsim教程中都讲得很丰富，但忽视了对整个仿真过程的清晰解读，而且都是拿counter范例举例子，有些小白就不会迁移了。这里我们着眼于能顺利的跑通一个自己写的程序，一步一步的讲解，如果你是一个初学者，这再适合你不过了，虽然貌似字写得比较多，那是因为写得相当的详细，一看就会啦O(∩_∩)O~ 一、建立工程 1、在建立工程（project）前，先建立一个工作库（library），一般将这个library命名为 work。尤其是第一次运行modelsim时，是没有这个“work”的。但我们的project 一般都是在这个work下面工作的，所以有必要先建立这个work。 File→new→library 点击library后会弹出一个对话框，问是否要创建work，点击OK。就能看见work.

2、如果在library中有work，就不必执行上一步骤了，直接新建工程。 File→new→project 会弹出 在Project Name中写入工程的名字，这里我们写一个二分频器，所以命名half_clk,然后点击OK。 会出现

由于我们是要仿一个自己写的程序，所以这里我们选择Create New File。 在File Name中写入文件名（这里的file name和刚刚建立的project name可以一致也可以不一致）。注意Add file as type 要选择成Verilog（默认的是VHDL），然后OK。 发现屏幕中间的那个对话框没有自己消失，我们需要手动关闭它，点close。 并且在project中出现了一个half_clk.V的文件，这个就是我们刚刚新建的那个file。 这样工程就建立完毕了。 二、写代码： 1、写主程序：双击half_clk.v文件会出现程序编辑区，在这个区间里写好自己 的程序，这里我们写一个简单的二分频的代码： module half_clk_dai( clk_in, rst, clk_out ); input clk_in; input rst;

modelsim使用教程6.0

Modelsim 6.0 使用教程 1. Modelsim简介 Modelsim仿真工具是Model公司开发的。它支持Verilog、VHDL以及他们的混合仿真，它可以将整个程序分步执行，使设计者直接看到他的程序下一步要执行的语句，而且在程序执行的任何步骤任何时刻都可以查看任意变量的当前值，可以在Dataflow窗口查看某一单元或模块的输入输出的连续变化等，比quartus自带的仿真器功能强大的多，是目前业界最通用的仿真器之一。 对于初学者，modelsim自带的教程是一个很好的选择，在Help->SE PDF Documentation->Tutorial里面.它从简单到复杂、从低级到高级详细地讲述了modelsim的各项功能的使用，简单易懂。但是它也有缺点，就是它里面所有事例的初期准备工作都已经放在example文件夹里，直接将它们添加到modelsim就可以用，它假设使用者对当前操作的前期准备工作都已经很熟悉，所以初学者往往不知道如何做当前操作的前期准备。 2.安装 同许多其他软件一样，Modelsim SE同样需要合法的License,通常我们用Kengen产生license.dat。 ⑴．解压安装工具包开始安装，安装时选择Full product安装。当出现Install Hardware Security Key Driver时选择否。当出现Add Modelsim To Path选 择是。出现Modelsim License Wizard时选择Close。 ⑵．在C盘根目录新建一个文件夹flexlm，用Keygen产生一个License.dat,然后 复制到该文件夹下。 ⑶．修改系统的环境变量。右键点击桌面我的电脑图标，属性->高级->环境变量-> （系统变量）新建。按下图所示内容填写，变量值内如果已经有别的路径了， 请用“；”将其与要填的路径分开。LM_LICENSE_FILE = c:\flexlm\license.dat

Modelsim的仿真教程

ModelSim的仿真 １．仿真的分类 仿真过程是正确实现设计的关键环节，用来验证设计者的设计思想是否正确，及在设计实现过程中各种分布参数引入后，其设计的功能是否依然正确无误。仿真主要分为功能仿真和时序仿真。功能仿真是在设计输入后进行；时序仿真是在逻辑综合后或布局布线后进行。1）. 功能仿真( 前仿真) 功能仿真是指在一个设计中，在设计实现前对所创建的逻辑进行的验证其功能是否正确的过程。布局布线以前的仿真都称作功能仿真，它包括综合前仿真（Pre-Synthesis Simulation ）和综合后仿真（Post-Synthesis Simulation ）。综合前仿真主要针对基于原理框图的设计; 综合后仿真既适合原理图设计, 也适合基于HDL 语言的设计。 2）. 时序仿真（后仿真） 时序仿真使用布局布线后器件给出的模块和连线的延时信息，在最坏的情况下对电路的行为作出实际地估价。时序仿真使用的仿真器和功能仿真使用的仿真器是相同的，所需的流程和激励也是相同的；惟一的差别是为时序仿真加载到仿真器的设计包括基于实际布局布线设计的最坏情况的布局布线延时，并且在仿真结果波形图中，时序仿真后的信号加载了时延，而功能仿真没有。 后仿真也称为时序仿真或者布局布线后仿真，是指电路已经映射到特定的工艺环境以后，综合考虑电路的路径延迟与门延迟的影响，验证电路能否在一定时序条件下满足设计构想的过程，是否存在时序违规。其输入文件为从布局布线结果中抽象出来的门级网表、Testbench 和扩展名为SDO 或SDF 的标准时延文件。SDO 或SDF 的标准时延文件不仅包含门延迟，还包括实际布线延迟，能较好地反映芯片的实际工作情况。一般来说后仿真是必选的，检查设计时序与实际的FPGA 运行情况是否一致，确保设计的可靠性和稳定性。２．仿真的作用 １）．设计出能工作的电路：因此功能仿真不是一个孤立的过程，其和综合、时序分析等形成一个反馈工作过程，只有这个过程收敛，各个环节才有意义。而孤立的功能仿真通过是没有意义的，如果在时序分析过程中发现时序不满足需要更改代码，则功能仿真必须从新进行。因此正确的工作流程是：

modelsim使用入门(VHDL_

modelsim使用实例（VHDL） 标签： modelsim仿真testbench FPGA 看了几天的modelsim以及如何在quartusII中调用，浏览了N个网页，尝试了N次，......终于初步完成。下面是入门部分介绍。 modelsim是专业的仿真软件，仿真运行速度比同类的其他仿真软件都要快很多。Quartus 自己都不再做仿真器了，普遍使用modelsim，自有其缘由。 这里用的是modelsim-altera(6.6d)版本，与quartus II 11.0搭配。据说Altera公司推出的Quartus软件不同版本对应不同的modelsim，相互之间不兼容。某些功能齐全的modelsim版本可以进行两种语言的混合编程， modelsim-altera只能支持一种语言进行编程（VHDL或者Verilog选其一）。 1、新建工程 打开modelsim-->file-->new-->project 新建工程，输入工程名，文件存放路径后（不可直接放在某盘下，必须放入文件夹中），进入下一步。 在主体窗口下方出现project标签。见下图。

2、新建文件 --create new file：输入名称div10，选择语言VHDL --关闭对话框 新的工程文件将会在工程窗口出现。 3、写入源程序（VHDL） 双击div10.vhd，打开文本编辑器。 实例代码如下（一个十分频的VHDL源代码）：library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity div10 is --实体要与工程名相同 port(clk :in std_logic;

ModelSim 简明操作指南

第一章介绍 本指南是为ModelSim5.5f版本编写的，该版本运行于UNIX和Microsoft Windows 95/98/Me/NT/2000的操作系统环境中。本指南覆盖了VHDL和Verilog 模拟仿真，但是你在学习过程中会发现对于单纯的HDL设计工作而言，它是一个很有用的参考。ModelSim具备强大的模拟仿真功能，在设计、编译、仿真、测试、调试开发过程中，有一整套工具供你使用，而且操作起来极其灵活，可以通过菜单、快捷键和命令行的方式进行工作。ModelSim的窗口管理界面让用户使用起来很方面，它能很好的与操作系统环境协调工作。ModelSim的一个很显著的特点就是它具备命令行的操作方式，类似于一个shell有很多操作指令供你使用，给人的感觉就像是工作在Unix环境下，这种命令行操作方式是基于Tcl/Tk 的，其功能相当强大，这需要在以后的实际应用中慢慢体会。 ModelSim的功能侧重于编译、仿真，不能指定编译的器件，不具有编程下载能力。不象Synplify和MAX+PLUS II可以在编译前选择器件。而且ModelSim 在时序仿真时无法编辑输入波形，不象MAX+PLUS II可以自行设置输入波形，仿真后自动产生输出波形，而是需要在源文件中就确定输入，如编写测试台程序来完成初始化、模块输入的工作，或者通过外部宏文件提供激励。这样才可以看到仿真模块的时序波形图。另外对于Synplify来说，也只具有编译能力，但是比MAX+PLUS II可编译的verilog的内容要多，所以常常可以现在Synplify下编译，生成编译文件再送到MAX+PLUS II中使用。 ModelSim还具有分析代码的能力，可以看出不同的代码段消耗资源的情况，从而可以对代码进行改善，以提高其效率。 第二章ModelSim的主要结构ModelSim的主窗口(Main window)包括菜单栏、工具栏、工作区和命令行操作区。 在工作区可以显示Project Tab、Library Tab、Sim Tab(显示Load Design、Hierarchical Structure)；在命令行操作区，可以用命令提示符的方式进行编译、仿真设计，同时打开其他窗口。 在菜单栏View下可以打开，source window、list window、wave window、

modelsim仿真教程

本教程使用软件的下载链接如下： https://www.sodocs.net/doc/0116442740.html,/download/quartus_modelsim_setup.zip Molelsim仿真使用教程 ——利用quartus生成网表文件Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件，接下来以一个简单的例子介绍modelsim的基本使用方法。 第一步：建立工程，该过程与quartus使用的教程大部分是一样的，区别如下： 在simluation选项中选择MoselSim-Altera作为仿真工具，fomat中的选项根据编程语言进行选择，本教程以VHDL为例。 第三方的仿真工具 所以在此选择

第二步：新建文件： 新建一个源文件，保存为led.vhd library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity led is port(led_out : out std_logic_vector(7 downto 0); clk : in std_logic; rst_n : in std_logic ); end led; architecture behavior of led is signal light : std_logic_vector (7 downto 0); begin process(clk,rst_n) begin if(rst_n = '0')then light <= "00000010"; elsif(clk'event and clk ='1' )then if(light = "10000000") then light <= "00000001"; else light <= light(6 downto 0)& '0'; end if; end if; end process; led_out <= light; end behavior; 新建一个testbench 文件，保存为testbench.vhd（testbench是电路的激励文件，在后面章节会详细介绍，这里仅仅作为软件的演示不具体介绍testbench的设计过程）： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.numeric_std.all; entity testbench is end testbench; architecture behavior of testbench is

modelsim简单教程

ModelSim SE简明操作指南批处理模式仿真必须运行在DOS或UNIX提示符下。 1．生成一个新目录，设置成当前工作目录。拷贝..\examples\counter.vhd到该目录下。 2．生成一个新的设计库：vlib work 3．映射库：vmap work work 4．编译源文件：vcom counter.vhd 5．使用宏文件为计数器提供激励。拷贝..\example\stim.do文件到当前工作目录中。 6．生成批处理文件，内容为： add list –decimal * do stim.do write list counter.lst 7．执行下面的命令，运行批处理模式仿真： vsim –do yourfile –wlf saved.wlf counter "在名为“counter”的设计单元调用vsim仿真器 "通过-wlf这个可选项通知仿真器在名为saved.wlf的日志文件中保存仿真结果 "运行yourfile指定：值以十进制的方式列示出来；执行名为stim.do的激励；并将结果写到名为counter.lst的文件中。缺省的设计名为counter。 8．浏览仿真结果vsim –view saved.wlf 9．打开一些窗口view signals list wave 10．在窗口中放置信号add wave * add list * 11．运用Variables windows实验保存的仿真结果。完成了结束仿真： quit –f 有关批处理和命令行模式更多的信息，请参阅ModelSim User’s Manual。第七课Executing Commands at startup 本课与第六课所介绍的工作于相同的目录，也是以命令行方式操作。 1．这里将用到宏文件（DO）提供启动信息。拷贝..\examples\startup.do到当前工作目录。 2．拷贝modeltech目录下的modelsim.ini文件到当前工作目录。然后编辑该文件，指定一个在设计导入之后被执行的命令。用notepad打开ini文件，取消下属语句的注释，它位于文件的[vsim]部分：(修改后保存) Startup=do startup.do 3．浏览这个DO文件，可以发现它用了一个预定义变量$entity来为不同的设计在启动时作不同的事情。 4．键入以下指令指定将被仿真的顶级设计单元，开始仿真：vsim counter 注意到没有显示对话框仿真器就导入了设计单元。对于一再地仿真同一个设计单元，这样做是很便捷的。还可以注意到所有的窗口都打开了，这是因为命令view *包括在启动宏里面。 5．结束ModelSim，执行quit –f命令。 6．在其他例子中是不需要startup.do文件的，所以用文本编辑器注释掉modelsim.ini 文件中的Startup这一行。第八课Finding names and values Finding items by name in tree windows 你可以使用各个窗口（List,Process,Signal,Source,Structure,Variables,and Wave window）中的查找对话框找寻你需要的HDL条目。Edit\FindSearching for item values in the List and Wave windows

ModelsimSE仿真步骤(优选.)

WILDSC ModelsimSE仿真教程 Verilog & VHDL 孙玉阳 2014/6/3 对于ModelsimSE仿真设置网上很难找到详细教程，在此写一篇基于Verilog 和VHDL的ModelsimSE的仿真设置教程，以期缩短大家ModelsimSE学习时间，由于时间仓促，不足之处还请见谅。

目录 1 ModelsimSE仿真——Verilog HDL (2) 1.1 建立资源库 (2) 1.1.1 建立资源库的目的 (2) 1.1.2 建立资源库前准备 (2) 1.1.3 建立资源库的步骤 (3) 1.2 功能仿真 (11) 1.2.1 建立ModelsimSE工程 (11) 1.2.2 添加Quartus工程文件 (12) 1.2.3 编译 (14) 1.2.4 仿真 (18) 1.3 时序仿真 (21) 2 ModelsimSE仿真——VHDL (25) 2.1 建立资源库 (25) 2.1.1 建立资源库的目的 (25) 2.1.2 建立资源库前准备 (25) 2.1.3 建立资源库的步骤 (26) 2.2 功能仿真 (33) 2.2.1 建立ModelsimSE工程 (33) 2.2.2 添加Quartus工程文件 (34) 2.2.3 编译 (37) 2.2.4 仿真 (40) 2.3 时序仿真 (44)

1ModelsimSE仿真——Verilog HDL 1.1建立资源库 1.1.1建立资源库的目的 Quartus Verilog工程文件里面在使用Primitives、Megafunction、LPM等Quartus自带模块时，会调用Quartus本身自带的一些库文件，但是ModelsimSE在仿真Quartus Verilog工程文件时不会自动去调用Quartus的库文件，同时ModelsimSE也不自带与Primitives、Megafunction、LPM相关的库文件。所以在仿真Primitives、Megafunction、LPM等模块时，必须在ModelsimSE里建立与其对应的资源库，否则无法仿真。 1.1.2建立资源库前准备 （备注：若需要后仿真（时序仿真）则进行这一步骤，若只进行前仿真（功能仿真）则跳过此步骤）： 打开待仿真的quartus工程，点击菜单Assignments->Settings，打开如下窗口 将以下红色部分设置好，先点击apply，然后点击OK即可

ModelSim简明使用教程

ModelSim6.1入门教程 因为本人在初学Verilog 编程语言时，觉得很难上手的是使用ModelSim ，所以今天和大家交流一下，好了，闲话不多说了，我们开始吧！ 1，打开ModelSim 的画面如下： 标准的windows 界面，最上面是菜单栏，以及菜单栏的一些快捷方式。左边是工作空间，里面显示的是一些库文件。右边是编辑区，最下面是交互区，可以通过命令完成所有的操作。我们在此只讲一些基本的命令输入，以完成仿真。 2 ，建立工程，如图所示： 单击Project 之后，画面如下：菜单快捷栏 工作空间栏编辑栏 仿真交互栏

在图中Project Name中输入AND_2，这也是我们建立的第一个工程，路径选择如下图所示，默认库名我们用默认的work。 这一步完成之后，点击ok，如下图：

单击ok后，如下图： 其实应该没有右边的那个Creat Project File选择框，只有左边的Add items to the Project，呵呵，在此偷懒了。单击Add items to the Project中的Creat New File（如果你已经写好了代码，可以通过点击Add Existing Flie添加），如下图： 在File Name中输入AND_2，在Add file as type选项中选择Verilog，其他的使用默认即可。单击ok。

在工作空间中添加了名为AND_2的文件，如图。状态是“？”，说明没有通过编译。其实咱还没开始写代码呢！好了，现在开始正式写代码了。双击图中AND_2文件那一行的任何地方，就会打开右边的编辑区，和其他IDE工具一样，使用编辑器，输入如下代码：module AND_2(clk,rst,A,B,C); input clk,rst,A,B; output C; reg C; always@(posedge clk or negedge rst) if(!rst) C<=1'b0; else C<=A&B; Endmodule 输入完成后，单击保存。 注意：模块名和工程名一定要一样，否则编译不能通过。 3，编译，如下图： 右键单击图中AND_2文件那一行的任意地方，弹出选项如图所示，选择Compile选项的Compile All，如下图所示：

modelsim 10仿真教程

Modelsim仿真教程 一、前期准备 1、正确安装好modelsim和quartus软件。我用的平台的版本是Modelsim SE10.1 和Quartus II10.1。 2、在ModelSim中加入Quartus提供的仿真库 在ModelSim中进行仿真需要加入Quartus提供的仿真库，原因是下面三个方面： ·Quartus不支持Testbench； ·调用了megafunction或者lpm库之类的Altera的函数； ·时序仿真要在Modelsim下做仿真。 下面以Altera器件为例，介绍如何在ModelSim中加入Altera的仿真库，Quartus II 软件中自带有Altera的仿真库，只要把它拿到ModelSim中去编译一下就可以了，具体步骤如下： （1）.设置仿真库路径 打开ModelSim安装目录(我用的是ModelSim SE10.1版本，安装在C:\modeltech_10.1 目录下)，新建文件夹altera，我们就在该目录下存放预编译的各种Altera库。 启动ModelSim SE，在主窗口执行【File】/【Change Directory】命令将路径转到altera 文件夹。

（2）.新建库 Quartus II中提供的仿真库文件存放的路径是....\altera\10.1sp1\quartus\eda\sim_lib，每个库文件提供了两种形式：.v(Verilog)格式和.vhd(VHDL)格式两种，根据你所用的语言选择使用。用于编译资源库的文件有220model.v，220model.vhd，220pack.vhd，altera_mf.v，altera_mf.vhd，altera_mf_components.vhd，altera_primitives.v，altera_primitives.vhd， altera_primitives_components.vhd文件。网上的很多教程都是把这些文件一起编译，这样适用于Verilog和VHDL混合仿真，但如果只用一种语言，如Verilog则完全没必要全部编译。下面以该目录下的altera_mf.v为例介绍建立预编译库的方法。 注：ModelSim中仿真库可以分为两大类：第一类是工作库(working)，默认值为“work”目录，work目录中包含当前工程下所有被编译的设计单元，编译前必须建立一个work库，并且每个编译有且仅有一个work库；第二类是资源库(resource)，存储能被当前编译引用的设计单元，在编译期间允许有多个resource库，这节所讲的都是添加altera资源库。 在主窗口中选择【File】/【New】/【Library】命令，新建一个名为altera_mf的库。 （3）.编译库 方便起见在altera文件夹下新建目录src，把用于编译资源库的文件复制到src文件夹中。 在主菜单中选【Compile】/【Compile】命令，弹出Compile Source Files对话框，library 中选择你刚才建立的库名altera_mf，查找范围你选择altera_mf.v文件，刚才你已经把它复制到了...\altera\src目录下。执行编译命令。