AD9522-1BCPZ;AD9522-1BCPZ-REEL7;AD9522-1PCBZ;中文规格书,Datasheet资料

12 LVDS/24 CMOS Output Clock Generator

with Integrated 2.4 GHz VCO

AD9522-1 Rev. 0

Information furnished by Analog Devices is believed to be accurate and reliable. However, no

responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. T rademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 https://www.sodocs.net/doc/111745677.html, Fax: 781.461.3113 ?2008 Analog Devices, Inc. All rights reserved.

FEATURES

Low phase noise, phase-locked loop (PLL)

On-chip VCO tunes from 2.27 GHz to 2.65 GHz

Supports external 3.3 V/5 V VCO/VCXO to 2.4 GHz

1 differential or

2 single-ended reference inputs Accepts CMOS, LVPECL, or LVDS references to 250 MHz Accepts 16.62 MHz to 33.

3 MHz crystal for reference input Optional reference clock doubler

Reference monitoring capability

Auto and manual reference switchover/holdover modes, with selectable revertive/nonrevertive switching Glitch-free switchover between references

Automatic recovery from holdover

Digital or analog lock detect, selectable

Optional zero delay operation

Twelve 800 MHz LVDS outputs divided into 4 groups

Each group of 3 has a 1-to-32 divider with phase delay Additive broadband jitter as low as 242 fs rms

Channel-to-channel skew grouped outputs < 60 ps

Each LVDS output can be configured as 2 CMOS outputs

(for f OUT ≤ 250 MHz)

Automatic synchronization of all outputs on power-up Manual synchronization of outputs as needed

SPI- and I2C-compatible serial control port

64-lead LFCSP

Nonvolatile EEPROM stores configuration settings APPLICATIONS

Low jitter, low phase noise clock distribution

Clock generation and translation for SONET, 10Ge, 10G FC, and other 10 Gbps protocols

Forward error correction (G.710)

Clocking high speed ADCs, DACs, DDSs, DDCs, DUCs, MxFEs High performance wireless transceivers

ATE and high performance instrumentation

Broadband infrastructures

GENERAL DESCRIPTION

The AD9522-11 provides a multioutput clock distribution function with subpicosecond jitter performance, along with an on-chip PLL and VCO. The on-chip VCO tunes from 2.27 GHz to 2.65 GHz. An external 3.3 V/5 V VCO/VCXO of up to 2.4 GHz can also be used.

FUNCTIONAL BLOCK DIAGRAM

7

2

2

-

1

Figure 1.

The AD9522 serial interface supports both SPI and I2C? ports. An in-package EEPROM can be programmed through the serial interface and store user-defined register settings for power-up and chip reset.

The AD9522 features 12 LVDS outputs in four groups. Any of the 800 MHz LVDS outputs can be reconfigured as two

250 MHz CMOS outputs.

Each group of outputs has a divider that allows both the divide ratio (from 1 to 32) and the phase (coarse delay) to be set. The AD9522 is available in a 64-lead LFCSP and can be operated from a single 3.3 V supply. The external VCO can have an operating voltage up to 5.5 V.

The AD9522 is specified for operation over the standard industrial range of ?40°C to +85°C.

The AD9520-1 is an equivalent part to the AD9522-1 featuring LVPECL/CMOS drivers instead of LVDS/CMOS drivers.

1 The AD952

2 is used throughout this data sheet to refer to all the members of the AD9522 family. However, when AD9522-1 is used, it is referring to that specific member of the AD9522 family.

AD9522-1

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TABLE OF CONTENTS

Features .............................................................................................. 1 Applications ....................................................................................... 1 General Description ......................................................................... 1 Functional Block Diagram .............................................................. 1 Revision History ............................................................................... 3 Specifications ..................................................................................... 4 Power Supply Requirements ....................................................... 4 PLL Characteristics ...................................................................... 4 Clock Inputs .................................................................................. 7 Clock Outputs ............................................................................... 7 Timing Characteristics ................................................................ 8 Timing Diagrams ..................................................................... 8 Clock Output Additive Phase Noise (Distribution Only;

VCO Divider Not Used) .............................................................. 9 Clock Output Absolute Phase Noise (Internal VCO Used) .. 10 Clock Output Absolute Time Jitter (Clock Generation

Using Internal VCO) .................................................................. 10 Clock Output Absolute Time Jitter (Clock Cleanup

Using Internal VCO) .................................................................. 10 Clock Output Absolute Time Jitter (Clock Generation

Using External VCXO) .............................................................. 11 Clock Output Additive Time Jitter (VCO

Divider Not Used) ...................................................................... 11 Clock Output Additive Time Jitter (VCO Divider Used) ..... 12 Serial Control Port—SPI Mode ................................................ 12 Serial Control Port—I2C Mode ................................................ 13 PD , SYNC , and RESET Pins ..................................................... 14 Serial Port Setup Pins: SP1, SP0 ............................................... 14 LD, STATUS, and REFMON Pins ............................................ 14 Power Dissipation ....................................................................... 15 Absolute Maximum Ratings .......................................................... 16 Thermal Resistance .................................................................... 16 ESD Caution ................................................................................ 16 Pin Configuration and Function Descriptions ........................... 17 Typical Performance Characteristics ........................................... 20 Terminology .................................................................................... 25 Detailed Block Diagram ................................................................ 26 Theory of Operation . (27)

Operational Configurations ...................................................... 27 Mode 0: Internal VCO and Clock Distribution ................. 27 Mode 1: Clock Distribution or

External VCO < 1600 MHz .................................................. 29 Mode 2: High Frequency Clock Distribution—

CLK or External VCO > 1600 MHz .................................... 31 Phase-Locked Loop (PLL) .................................................... 33 Configuration of the PLL ...................................................... 33 Phase Frequency Detector (PFD) ........................................ 33 Charge Pump (CP) ................................................................. 34 On-Chip VCO ........................................................................ 34 PLL External Loop Filter ....................................................... 34 PLL Reference Inputs ............................................................. 34 Reference Switchover ............................................................. 35 Reference Divider R ............................................................... 35 VCO/VCXO Feedback Divider N: P , A, B, R ..................... 35 Digital Lock Detect (DLD) ................................................... 37 Analog Lock Detect (ALD) ................................................... 37 Current Source Digital Lock Detect (CSDLD) .................. 37 External VCXO/VCO Clock Input (CLK/CLK ) ................ 38 Holdover .................................................................................. 38 External/Manual Holdover Mode ........................................ 38 Automatic/Internal Holdover Mode .................................... 38 Frequency Status Monitors ................................................... 40 VCO Calibration .................................................................... 41 Zero Delay Operation ................................................................ 42 Internal Zero Delay Mode ..................................................... 42 External Zero Delay Mode .................................................... 42 Clock Distribution ..................................................................... 43 Operation Modes ................................................................... 43 Clock Frequency Division ..................................................... 44 VCO Divider ........................................................................... 44 Channel Dividers ................................................................... 44 Synchronizing the Outputs—SYNC Function ................... 46 LVDS Output Drivers ............................................................ 47 CMOS Output Drivers . (48)

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Reset Modes (48)

Power-On Reset ....................................................................... 48 Hardware Reset via the RESET Pin ...................................... 48 Soft Reset via the Serial Port.................................................. 48 Soft Reset to Settings in EEPROM when EEPROM Pin = 0 via

the Serial Port (48)

Power-Down Modes ................................................................... 48 Chip Power-Down via PD ..................................................... 48 PLL Power-Down .................................................................... 49 Distribution Power-Down ..................................................... 49 Individual Clock Output Power-Down ................................ 49 Individual Clock Channel Power-Down ............................. 49 Serial Control Port .......................................................................... 50 SPI/I2C Port Selection ................................................................ 50 I2C Serial Port Operation ........................................................... 50 I 2C Bus Characteristics ........................................................... 50 Data Transfer Process ............................................................. 51 Data Transfer Format ............................................................. 52 I2C Serial Port Timing ............................................................ 52 SPI Serial Port Operation ........................................................... 53 Pin Descriptions ...................................................................... 53 SPI Mode Operation ............................................................... 53 Communication Cycle—Instruction Plus Data .................. 53 Write ......................................................................................... 53 Read .......................................................................................... 53 SPI Instruction Word (16 Bits) .................................................. 54 SPI MSB/LSB First Transfers ..................................................... 54 EEPROM Operations ..................................................................... 57 Writing to the EEPROM ............................................................ 57 Reading from the EEPROM ...................................................... 57 Programming the EEPROM Buffer Segment.......................... 58 Register Section Definition Group ....................................... 58 IO_UPDATE (Operational Code 0x80) .............................. 58 End-of-Data (Operational Code 0xFF) ............................... 58 Pseudo-End-of-Data (Operational Code 0xFE) ................. 58 Thermal Performance ..................................................................... 60 Register Map .................................................................................... 61 Register Map Descriptions ............................................................. 66 Applications Information ............................................................... 80 Frequency Planning Using the AD9522 .................................. 80 Using the AD9522 Outputs for ADC Clock Applications .... 80 LVDS Clock Distribution ........................................................... 80 CMOS Clock Distribution ......................................................... 81 Outline Dimensions ........................................................................ 82 Ordering Guide (82)

REVISION HISTORY

11/08—Revision 0: Initial Version

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SPECIFICATIONS

Typical (typ) is given for VS = 3.3 V ± 5%; VS ≤ VCP ≤ 5.25 V; T A = 25°C; RSET = 4.12 kΩ; CPRSET = 5.1 kΩ, unless otherwise noted. Minimum (min) and maximum (max) values are given over full VS and T A (?40°C to +85°C) variation.

POWER SUPPLY REQUIREMENTS

Table 1.

Parameter Min Typ Max Unit Test Conditions/Comments VS 3.135 3.3 3.465 V 3.3 V ± 5% VCP VS 5.25 V This is nominally 3.3 V to 5.0 V ± 5% RSET Pin Resistor 4.12 kΩ Sets internal biasing currents; connect to ground CPRSET Pin Resistor 5.1 kΩ Sets internal CP current range, nominally 4.8 mA (CP_lsb = 600 μA);

actual current can be calculated by CP_lsb = 3.06/CPRSET; connect to ground

BYPASS Pin Capacitor 220 nF Bypass for internal LDO regulator; necessary for LDO stability; connect to ground

PLL CHARACTERISTICS

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Parameter Min Typ Max Unit Test Conditions/Comments Crystal Oscillator Crystal Resonator Frequency Range 16.62 33.33 MHz Maximum Crystal Motional Resistance 30 Ω PHASE/FREQUENCY DETECTOR (PFD) PFD Input Frequency 100 MHz Antibacklash pulse width = 1.3 ns, 2.9 ns 45 MHz Antibacklash pulse width = 6.0 ns Reference Input Clock Doubler Frequency 0.004 50 MHz Antibacklash pulse width = 1.3 ns, 2.9 ns Antibacklash Pulse Width 1.3 ns 0x017[1:0] = 01b 2.9 ns 0x017[1:0] = 00b; 0x017[1:0] = 11b 6.0 ns 0x017[1:0] = 10b CHARGE PUMP (CP) I CP Sink/Source Programmable High Value 4.8 mA With CPRSET = 5.1 kΩ; higher I CP is possible by

changing CPRSET

Low Value 0.6 mA With CPRSET = 5.1 kΩ; lower I CP is possible by

changing CPRSET

Absolute Accuracy 2.5 % Charge pump voltage set to V CP /2 CPRSET Range 2.7 10 kΩ I CP High Impedance Mode Leakage 1 nA Sink-and-Source Current Matching 1 % 0.5 V < V CP < VCP ? 0.5 V; V CP is the voltage on the CP (charge

pump) pin; VCP is the voltage on the VCP power supply pin

I CP vs. V CP 1.5 % 0.5 V < V CP < VCP ? 0.5 V I CP vs. Temperature 2 % V CP = VCP/2 V PRESCALER (PART OF N DIVIDER) Prescaler Input Frequency P = 1 FD 300 MHz P = 2 FD 600 MHz P = 3 FD 900 MHz P = 2 DM (2/3) 600 MHz P = 4 DM (4/5) 1000 MHz P = 8 DM (8/9) 2400 MHz P = 16 DM (16/17) 3000 MHz P = 32 DM (32/33) 3000 MHz Prescaler Output Frequency 300 MHz A, B counter input frequency (prescaler input frequency

divided by P)

PLL N DIVIDER DELAY Register 0x019[2:0]; see Table 52 000 Off 001 385 ps 010 504 ps 011 623 ps 100 743 ps 101 866 ps 110 989 ps 111 1112 ps PLL R DIVIDER DELAY Register 0x019[5:3]; see Table 52 000 Off 001 365 ps 010 486 ps 011 608 ps 100 730 ps 101 852 ps 110 976 ps 111 1101 ps

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1 The REFIN and REFIN self-bias points are offset slightly to avoid chatter on an open input condition.

2 For reliable operation of the digital lock detect, the period of the PFD frequency must be greater than the unlock-after-lock time.

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AD9522-1 CLOCK INPUTS

1 Below about 1 MHz, the input should be dc-coupled. Care should be taken to match V CM.

CLOCK OUTPUTS

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TIMING CHARACTERISTICS

Table 5.

Parameter

Min Typ Max Unit Test Conditions/Comments

LVDS OUTPUT RISE/FALL TIMES Termination = 100 Ω across differential pair Output Rise Time, t RP 150 350 ps 20% to 80%, measured differentially Output Fall Time, t FP

150 350 ps

80% to 20%, measured differentially PROPAGATION DELAY, t LVDS , CLK-TO-LVDS OUTPUT

For All Divide Values 1866 2313 2812 ps High frequency clock distribution configuration

1808 2245 2740 ps Clock distribution configuration Variation with Temperature 1 ps/°C

OUTPUT SKEW, LVDS OUTPUTS 1

Termination = 100 Ω across differential pair LVDS Outputs That Share the Same Divider 7 60 ps LVDS Outputs on Different Dividers 19 162 ps All LVDS Outputs Across Multiple Parts 432 ps

CMOS OUTPUT RISE/FALL TIMES

Termination = open

Output Rise Time, t RC 625 835 ps 20% to 80%; C LOAD = 10 pF Output Fall Time, t FC

625 800 ps 80% to 20%; C LOAD = 10 pF

PROPAGATION DELAY, t CMOS , CLK-TO-CMOS OUTPUT

Clock distribution configuration For All Divide Values

1913 2400 2950 ps Variation with Temperature 2 ps/°C OUTPUT SKEW, CMOS OUTPUTS 1

CMOS Outputs That Share the Same Divider 10 55 ps All CMOS Outputs on Different Dividers 27 230 ps All CMOS Outputs Across Multiple Parts 500 ps

OUTPUT SKEW, LVDS-TO-CMOS OUTPUT 1

All settings identical; different logic type Outputs That Share the Same Divider ?31 +152 +495 ps LVDS to CMOS on the same part Outputs That Are on Different Dividers

?193 +160 +495 ps LVDS to CMOS on the same part

1

The output skew is the difference between any two similar delay paths while operating at the same voltage and temperature.

Timing Diagrams

CLK

07220-060

Figure 2. CLK/CLK to Clock Output Timing, DIV = 1

07220-061

Figure 3. LVDS Timing, Differential

07220-063

Figure 4. CMOS Timing, Single-Ended, 10 pF Load

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CLOCK OUTPUT ADDITIVE PHASE NOISE (DISTRIBUTION ONLY; VCO DIVIDER NOT USED)

Table 6.

Parameter Min Typ Max Unit Test Conditions/Comments CLK-TO-LVDS ADDITIVE PHASE NOISE Distribution section only; does not include PLL and VCO CLK = 1.6 GHz, Output = 800 MHz Input slew rate > 1 V/ns Divider = 2 @ 10 Hz Offset ?100 dBc/Hz @ 100 Hz Offset ?110 dBc/Hz @ 1 kHz Offset ?117 dBc/Hz @ 10 kHz Offset ?126 dBc/Hz @ 100 kHz Offset ?134 dBc/Hz @ 1 MHz Offset ?137 dBc/Hz @ 10 MHz Offset ?147 dBc/Hz @ 100 MHz Offset ?148 dBc/Hz CLK = 1 GHz, Output = 200 MHz Input slew rate > 1 V/ns Divider = 5 @ 10 Hz Offset ?111 dBc/Hz @ 100 Hz Offset ?123 dBc/Hz @ 1 kHz Offset ?132 dBc/Hz @ 10 kHz Offset ?141 dBc/Hz @ 100 kHz Offset ?146 dBc/Hz @ 1 MHz Offset ?150 dBc/Hz >10 MHz Offset ?156 dBc/Hz CLK-TO-CMOS ADDITIVE PHASE NOISE Distribution section only; does not include PLL and VCO CLK = 1 GHz, Output = 500 MHz Input slew rate > 1 V/ns Divider = 2 @ 10 Hz Offset ?102 dBc/Hz @ 100 Hz Offset ?114 dBc/Hz @ 1 kHz Offset ?122 dBc/Hz @ 10 kHz Offset ?129 dBc/Hz @ 100 kHz Offset ?135 dBc/Hz @ 1 MHz Offset ?140 dBc/Hz >10 MHz Offset ?150 dBc/Hz CLK = 1 GHz, Output = 50 MHz Input slew rate > 1 V/ns Divider = 20 @ 10 Hz Offset ?125 dBc/Hz @ 100 Hz Offset ?136 dBc/Hz @ 1 kHz Offset ?144 dBc/Hz @ 10 kHz Offset ?152 dBc/Hz @ 100 kHz Offset ?157 dBc/Hz @ 1 MHz Offset ?160 dBc/Hz >10 MHz Offset ?164 dBc/Hz

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CLOCK OUTPUT ABSOLUTE PHASE NOISE (INTERNAL VCO USED)

Table 7.

Parameter Min Typ Max Unit Test Conditions/Comments LVDS ABSOLUTE PHASE NOISE Internal VCO; VCO divider = 4; LVDS output and for

loop bandwidths < 1 kHz

VCO = 2650 MHz; Output = 662.5 MHz @ 1 kHz Offset ?59 dBc/Hz @ 10 kHz Offset ?90 dBc/Hz @ 100 kHz Offset ?116 dBc/Hz @ 1 MHz Offset ?134 dBc/Hz @ 10 MHz Offset ?147 dBc/Hz @ 40 MHz Offset ?150 dBc/Hz VCO = 2460 MHz; Output = 615 MHz @ 1 kHz Offset ?62 dBc/Hz @ 10 kHz Offset ?92 dBc/Hz @ 100 kHz Offset ?118 dBc/Hz @ 1 MHz Offset ?136 dBc/Hz @ 10 MHz Offset ?149 dBc/Hz @ 40 MHz Offset ?151 dBc/Hz VCO = 2270 MHz; Output = 567.5 MHz @ 1 kHz Offset ?65 dBc/Hz @ 10 kHz Offset ?95 dBc/Hz @ 100 kHz Offset ?121 dBc/Hz @ 1 MHz Offset ?138 dBc/Hz @ 10 MHz Offset ?149 dBc/Hz @ 40 MHz Offset ?151 dBc/Hz

CLOCK OUTPUT ABSOLUTE TIME JITTER (CLOCK GENERATION USING INTERNAL VCO)

Table 8.

Parameter Min Typ Max Unit Test Conditions/Comments LVDS OUTPUT ABSOLUTE TIME JITTER Application example based on a typical

setup where the reference source is clean, so a wider PLL loop bandwidth is used; reference = 15.36 MHz; R DIV = 1

VCO = 2458 MHz; LVDS = 245.76 MHz; PLL LBW = 55 kHz 158 fs rms Integration BW = 200 kHz to 10 MHz 323 fs rms Integration BW = 12 kHz to 20 MHz VCO = 2458 MHz; LVDS = 122.88 MHz; PLL LBW = 55 kHz 162 fs rms Integration BW = 200 kHz to 10 MHz 323 fs rms Integration BW = 12 kHz to 20 MHz VCO = 2458 MHz; LVDS = 61.44 MHz; PLL LBW = 55 kHz 210 fs rms Integration BW = 200 kHz to 10 MHz 371 fs rms Integration BW = 12 kHz to 20 MHz

CLOCK OUTPUT ABSOLUTE TIME JITTER (CLOCK CLEANUP USING INTERNAL VCO)

Table 9.

Parameter

Min Typ Max Unit Test Conditions/Comments LVDS OUTPUT ABSOLUTE TIME JITTER

Application example based on a typical

setup where the reference source is jittery, so a narrower PLL loop bandwidth is used; reference = 19.44 MHz; R DIV = 162

VCO = 2333 MHz; LVDS = 155.52 MHz; PLL LBW = 1.8 kHz

491 fs rms Integration BW = 12 kHz to 20 MHz VCO = 2458 MHz; LVDS = 122.88 MHz; PLL LBW = 1.8 kHz

554 fs rms Integration BW = 12 kHz to 20 MHz

分销商库存信息:

ANALOG-DEVICES

AD9522-1BCPZ AD9522-1BCPZ-REEL7AD9522-1/PCBZ

综合布线题目汇总

单元一认识综合布线工程 1、填空题 （1）综合布线系统就就是用数据与通信电缆、光缆、各种软电缆及有关连接硬件构成的通用布线系统,它能支持语音、数据、影像与其她控制信息技术的标准应用系统。 （2）综合布线系统就是集成网络系统的基础,它能满足数据,语音及视频图像等的传输要求,就是智能大厦的实现基础。 （3）在GB 50311-2007《综合布线系统工程设计规范》国家标准中规定,在智能建筑工程设计中宜将综合布线系统分为基本型、增强型、综合型三种常用形式。 （4）综合布线系统包括7个子系统,分别就是工作区子系统,水平子系统,垂直子系统,管理间子系统,设备间子系统与建筑群子系统,进线间子系统。 （5）在工作区子系统中,从RJ45插座到计算机等终端设备间的跳线一般采用双绞线电缆,长度不宜超过5米。 （6）安装在墙上或柱上的信息插座应距离地面30厘米以上。 （7）水平子系统主要由信息插座,配线架,跳线等组成。 （8）水平子系统通常由 4 对非屏蔽双绞线组成,如果有磁场干扰时可用屏蔽双绞线。 （9）垂直子系统负责连接管理间子系统到设备间子系统,实现主配线架与中间配线架的连接。（10）管理间子系统就是连接垂直子系统与水平干线子系统的设备,其配线对数由管理的信息点数来决定。 2.选择题(部分为多选题) （1）GB50311-2007《综合布线系统工程设计规范》中,将综合布线系统分为几个子系统。( C ) Ａ 5 Ｂ 6 Ｃ 7 Ｄ 8 （2）工作区子系统又称为服务区子系统,它就是由跳线与信息插座所连接的设备组成。其中信息插座包括以下哪些类型？( ABC ) A墙面型 B地面型 C桌面型 D吸顶型 （3）常用的网络终端设备包括哪些? ( ABD ) A计算机 B电话机与传真机 C汽车 D 报警探头与摄像机 （4）设备间入口门采用外开双扇门,门宽一般不应小于多少米？(B ) A 2米 B 1、5米 C 1米 D 0、9米 （5）在网络综合布线工程中,大量使用网络配线架,常用标准配线架有哪些？( BD ) A 18口配线架 B 24口配线架 C 40口配线架 D 48口配线架 （6）为了减少电磁干扰,信息插座与电源插座的距离应大于多少毫米？(C ) A 100毫米 B 150毫米 C 200毫米 D 500毫米 （7）按照GB 50311国家标准规定,铜缆双绞线电缆的信道长度不超过多少米？( C ) A 50米 B 90米 C 100米 D 150米 （8）按照GB 50311国家标准规定,水平双绞线电缆最长不宜超过多少米？(B ) A 50米 B 90米 C 100米 D 150米 （9）总工程师办公室有下列哪些信息化需求？(ABC ) A 语音 B数据 C 视频 D 用餐。 （10）在水平子系统的设计中,一般要遵循以下哪些原则？(ABC ) A 性价比最高原则 B 预埋管原则 C水平缆线最短原则 D 使用光缆原则 3、思考题 （1）在工作区子系统的设计中,一般要遵循哪些原则？ （2）水平子系统中双绞线电缆的长度为什么要限制在90米以内？ （3）管理间子系统的布线设计原则有哪些？ （4）GB 50311-2007《综合布线系统工程设计规范》国家标准第7、0、9条为强制性条文, 必须严格执行。请问该条就是如何规定的？为什么这样规定？ （5）请绘制出设备间子系统的原理图。

hfss中文教程 390-413 微波端口

rf 微波|射频|仿真|通信|电子|EMC|天线|雷达|数值 ---- 专业微波工程师社区: https://www.sodocs.net/doc/111745677.html, HFSS FULL BOOK v10中文翻译版568页(原801页) (分节 水印 免费 发布版) 微波仿真论坛 --组织翻译 有史以来最全最强的 HFSS 中文教程 感谢所有参与翻译,校对,整理的会员 版权申明: 此翻译稿版权为微波仿真论坛(https://www.sodocs.net/doc/111745677.html,)所有. 分节版可以转载. 严禁转载568页完整版. 推荐: EDA问题集合(收藏版) 之HFSS问题收藏集合 https://www.sodocs.net/doc/111745677.html,/hfss.html Q: 分节版内容有删减吗? A:没有,只是把完整版分开按章节发布,免费下载.带水印但不影响基本阅读. Q: 完整版有什么优势? A:完整版会不断更新,修正,并加上心得注解.无水印.阅读更方便. Q: 本书结构? A: 前200页为使用介绍.接下来为实例(天线,器件,EMC,SI等).最后100页为基础综述 Q: 完整版在哪里下载? A: 微波仿真论坛( https://www.sodocs.net/doc/111745677.html,/read.php?tid=5454 ) Q: 有纸质版吗? A:有.与完整版一样,喜欢纸质版的请联系站长邮寄rfeda@https://www.sodocs.net/doc/111745677.html, 无特别需求请用电子版 Q: 还有其它翻译吗?A:有专门协助团队之翻译小组.除HFSS外,还组织了ADS,FEKO的翻译.还有正在筹划中的任务! Q: 翻译工程量有多大?A:论坛40位热心会员,120天初译,60天校对.30天整理成稿.感谢他们的付出! Q: https://www.sodocs.net/doc/111745677.html,只讨论仿真吗? A:以仿真为主.微波综合社区. 论坛正在高速发展.涉及面会越来越广! 现涉及 微波|射频|仿真|通信|电子|EMC|天线|雷达|数值|高校|求职|招聘 Q: https://www.sodocs.net/doc/111745677.html,特色? A: 以技术交流为主,注重贴子质量,严禁灌水; 资料注重原创; 各个版块有专门协助团队快速解决会员问题; https://www.sodocs.net/doc/111745677.html, --- 等待你的加入 RF https://www.sodocs.net/doc/111745677.html, rf---射频(Radio Frequency)

综合布线总结

第一单元智能建筑和综合布线 （1）智能建筑的定义：将结构、系统、服务、运营、及相关关系全面综合并达到最优化组合，以获得高效率、高性能与高舒适性的大楼或建筑。智能建筑有三部分构成：建筑自动化或楼宇自动化（Building automation，BA）、通信自动化（communication automation，CA）和办公自动化（office automation，ＯＡ）。（2）综合布线系统（ＧＣＳ）是智能建筑得以实现的高速公路，综合布线是衡量智能化建筑的智能化程度的重要标志。 （3）建筑与建筑群综合布线系统（Premises Distribution system , PDS）,经我国国家标准GB/T 50311—2000命名的综合布线系统（Generic Cabling System , GCS）. （4）综合布线的特点：①兼容性，所谓兼容性是指其设备或程序可以用在多种系统中的特性、②开放性：对于传统的布线方式，用户选定了某种设备，也就选定了与之相适应的布线方式和传输介质。③灵活性：在综合布线系统中，由于所有信息系统皆采用相同的传输介质和物理星状拓扑结构，因此所有的信息通道都是通用的。④可靠性：综合布线系统采用高品质的材料和组合压接的方式构成一套高标准的信息通道。⑤先进性：综合布线系统通常采用光缆与双绞线电缆混合布线方式，这种方式能够十分合理地构成一套完整的布线系统。⑥经济性：衡量一个建筑产品的经济性，应该从两个方面加以考虑，即初期投资和性能/价格比。 （5）综合布线系统一般采用分层星状拓扑结构。 （6）综合布线系统工程宜按下列七个部分进行设计：①工作区②配线子系统③干线子系统④建筑群子系统⑤设备间⑥进线间⑦管理 第二单元，网络传输介质与连接器件 （1）按美国线缆标准（American Wire Gauge ，AWG），双绞线的绝缘铜导线线芯大小有22、24和26等规格，常用的5类和超5类非屏蔽双绞线是24AWG，直径约为0.51mm，规格数字越大，导线越细。加上绝缘层的铜导线直径约为 0.92mm。典型的加上塑料外部护套的超5类非屏蔽双绞线电缆直径约为5.3mm。 （2）UTP非屏蔽双绞线电缆的优点为：①无屏蔽外套，直径小，节省所占用的空间②质量小、易弯曲、易安装③将串扰减至最小或加以消除④具有阻燃性。 （3）5类D级电缆最高频率带宽为100MHz，传输速率为100Mbps（可达100Mbps），主要应用与语音、100Mbps的快速以太网，最大网段长为100m，采用RJ链接器，用于数据通信的5类产品已淡出市场。㈠超5类双绞线---CAT 5e：超5类/D级双绞线（Enhanced CAT 5）或称为“5类增强型”、“增强型5类”，简称5e类。 （4）T568A：白绿—绿、白橙—蓝、白蓝—橙、白棕—棕。 T568B：白橙—橙、白绿—蓝、白蓝—绿、白棕—棕。 （5）光纤有一下几个优点：①光纤通信的频带很宽，理论可达30亿兆赫【兹】②电磁绝缘性能好。③衰减较小，在较大范围内基本上是一个常数值④需要增设光中继器的间隔距离较大，因此整个通道中中继器的数目可以减少，降低成本 ⑤重量轻，体积小，适用的环境温度范围宽，使用寿命长。⑥光纤通信不带电，使用安全，可用于易燃易爆场所。⑦ 抗化学腐蚀能力强，适用于一些特殊环境下的布线。㈡光纤也存在着一些缺点：如质地脆，机械强度低；切断和连接中技术要求较高等。 （6）光纤的分类⑴按材料成分可分为：玻璃光纤、胶套硅光纤和塑料光纤⑵按传输模式可分为：单模光纤和多模光纤。（7）光缆的分类：①按敷设方式分有架空光缆、管道光缆、铠装地理光缆、水底光缆和海底光缆等。②按光缆结构分有束管式光缆，层绞式光缆，紧抱式光缆，带式光缆，非金属光缆和可分支光缆等。③按用途分有长途通信用光缆，短途室外光缆、室内光缆和混合光缆等。 第三单元产品选型` （1）满足功能需求 （2）结合环境实际 （3）选用同一品牌的产品 （4）符合相关标准 （5）技术性与经济性相结合 第四单元综合布线系统设计 （1）信息模块材料预算方式如下：m=n+n*3% 式中的：m---信息模块的总需求量；n---信息点的总量；n*3%-----裕量

网络综合布线总结报告

网络综合布线技术竞赛项目竣工总结报告 一、项目名称： 网络综合布线技术竞赛项目。 二、设计施工依据： GB50311-2007《综合布线系统工程设计规范》 GB50312-2007《综合布线系统工程验收规范》 三、项目概括： 利用大赛组委会提供的1套网络综合实训装置、2套网络配线实训装置等综合布线实训器材。通过安装模拟三层墙的工作区子系统、水平布线子系统、管理间子系统、垂直子系统的安装，管理间与设备间的连接，设备间的建筑群的连接，以及线缆的端接与测试。完全模拟了工程实际的TO→CD的情况，完成项目的设计、安装、调试、竣工资料编写。 四、施工步骤： 1.项目组分工 项目组工三人，一人主要负责设计项目，同时完成复杂永久链路的端接；一人负责模拟墙线管与线槽的安装；另一人负责管理间、设备间、建筑群子系统配线架的安装与线缆的端接。 2．施工过程： 根据项目要求完成施工图、系统图、信息点点数统计表、端口对应表等设计内容，完成竣工资料编写。 完成工作区子系统的信息点18个底盒、25个信息模块安装与端接；水平系统的线管与线槽的安装，线缆的敷设；完成管理间、设备间、建筑群子系统的机柜配线架的安装与线缆端接的任务。并进行万县的制作、复杂永久链路的端接、模块端接和线缆测试。 五、收获与体会： 在技术方面我们通过对项目的实施，加深了对GB50311-2007《综合布线系统工程设计规范》、GB50312-2007《综合布线系统工程验收规范》的学习与理解。 在思想品质方面，通过团队配合与协作，增强了组织管理、协调、表达沟通的能力，培养了吃苦耐劳、克服困难的意志品质。 总之，通过本项目的实施，增强了我们实践经验和动手能力，为我们将来“零”距离就业做好了充分的准备。

综合布线总结与心得

综合布线总结与心得 这次关于综合布线的实训持续了两周多，从最初的方案设计，到后来的综合布线，小组成员相互合作，最终完成了这次实训。虽然我们小组没有中标，但在实训的过程中每个人都做好了自己的工作，也让我学到了很多新的知识。 综合布线是一种模块化的、灵活性极高的建筑物内或建筑群之间的信息传输通道。它既能使语音、数据、图像设备和交换设备与其它信息管理系统彼此相连，也能使这些设备与外部相连接。它还包括建筑物外部网络或电信线路的连接点与应用系统设备之间的所有线缆及相关的连接部件。综合布线系统由不同系列和规格的部件组成，其中包括：传输介质、相关连接硬件（如配线架、连接器、插座、插头、适配器）以及电气保护设备等。这些部件可用来构建各种子系统，它们都有各自的具体用途。 综合布线系统大致可以分为七个部分，分别是：工作区;配线子系统;干线子系统;建筑群子系统;设备间;进线间与管理。 实际上布线工作中要遵循一定的规律，此规律不仅体现于结构化布线工程实施所要遵循的相关规范和标准，还需要符合在工程中摸索出来的许多经验和教训。综合布线作为已经成熟的行业，在经历了大量实践的基础上积累了许多可以借鉴的实用经验。布线过程管理混乱、工艺落后、技术陈旧，都会给施工单位本身带来工程质量、成本和进度上的不足。使用先进规范的施工操作规程是企业取得效益和立足市场的必由之路。 一、工程应用综合布线工程一般步骤为：调研—方案设计—土建施工—技术安装—信息点测试—文档整理—维护。 （1）调研：主要任务是询问客户网络需求，现场勘察建筑，根据建筑平面图等资料

去结算线材的用量，信息插座的数目和机柜定位、数量，做出综合布线调研报告； （2）布线方案设计：根据前期勘察数据做出布线材料预算表、工程进度安排表； （3）土建施工：协调施工队与业主进行职责商谈，提出布线许可，主要是钻孔、走线、信息插座定位、机柜定位、做线标识；（4）技术安装：主要是打信息模块，打配线架、机柜内部安装；（5）信息点测试：一般测试，采用12点测试仪，单人可以进行，效率较高，主要测试通断情况，可打印出详细的测试报告； （6）文档管理：最终要提供交给客户的峻工报告（材料实际用量表、测试报告、楼层（楼群）配线表，为日后维护提供数据依据； （7）维护：当线路出现故障时，快速进行响应。 二、技术 1、PVC管槽施工过程时，一定要把线先划好，如果不预先画划好线直接施工很容易造成PVC走线不水平或垂直，虽然这样前期工作花时间较多，但方便以后PVC装钉。 2、打室外通到室内墙孔时，要注意先量好准确的位置，然后才分别从两边钻孔，先用小钻定位，再用中钻打通，再改大钻加大孔径，这样可避免打裂墙面。 3、拉线。这一环节十分重要，如果决策或测量有误，将造成不可挽回的损失。 4、打信息模块时，有一点非常要注意：由于特殊原因，打模块时外皮离模块大约要有1CM，因为这类模块较长，不照上面做的话，装好的模块那防尘板会难移动，失去弹性，所以都要这样做才能确保模块安装的合理。 三、经验

综合布线题目汇总

综合布线题目汇总 Prepared on 22 November 2020

单元一认识综合布线工程 1.填空题 （1）综合布线系统就是用数据和通信电缆、光缆、各种软电缆及有关连接硬件构成的通用布线系统，它能支持语音、数据、影像和其他控制信息技术的标准应用系统。 （2）综合布线系统是集成网络系统的基础，它能满足数据，语音及视频图像等的传输要求，是智能大厦的实现基础。 （3）在GB 50311-2007《综合布线系统工程设计规范》国家标准中规定，在智能建筑工程设计中宜将综合布线系统分为基本型、增强型、综合型三种常用形式。 （4）综合布线系统包括7个子系统，分别是工作区子系统，水平子系统，垂直子系统，管理间子系统，设备间子系统和建筑群子系统，进线间子系统。 （5）在工作区子系统中，从RJ45插座到计算机等终端设备间的跳线一般采用双绞线电缆，长度不宜超过5米。 （6）安装在墙上或柱上的信息插座应距离地面30厘米以上。 （7）水平子系统主要由信息插座，配线架，跳线等组成。 （8）水平子系统通常由 4 对非屏蔽双绞线组成，如果有磁场干扰时可用屏蔽双绞线。 （9）垂直子系统负责连接管理间子系统到设备间子系统，实现主配线架与中间配线架的连接。 （10）管理间子系统是连接垂直子系统和水平干线子系统的设备，其配线对数由管理的信息点数来决定。2．选择题（部分为多选题） （1）GB50311-2007《综合布线系统工程设计规范》中，将综合布线系统分为几个子系统。（ C ） Ａ 5 Ｂ 6 Ｃ 7 Ｄ 8 （2）工作区子系统又称为服务区子系统,它是由跳线与信息插座所连接的设备组成。其 中信息插座包括以下哪些类型（ ABC ） A墙面型 B地面型 C桌面型 D吸顶型 （3）常用的网络终端设备包括哪些（ ABD ） A计算机 B电话机和传真机 C汽车 D 报警探头和摄像机 （4）设备间入口门采用外开双扇门，门宽一般不应小于多少米（B ） A 2米 B 1.5米 C 1米 D 0.9米 （5）在网络综合布线工程中，大量使用网络配线架，常用标准配线架有哪些（ BD ） A 18口配线架 B 24口配线架 C 40口配线架 D 48口配线架 （6）为了减少电磁干扰，信息插座与电源插座的距离应大于多少毫米（C ） A 100毫米 B 150毫米 C 200毫米 D 500毫米 （7）按照GB 50311国家标准规定，铜缆双绞线电缆的信道长度不超过多少米（ C ） A 50米 B 90米 C 100米 D 150米 （8）按照GB 50311国家标准规定，水平双绞线电缆最长不宜超过多少米（B ） A 50米 B 90米 C 100米 D 150米 （9）总工程师办公室有下列哪些信息化需求（ABC ） A 语音 B数据 C 视频 D 用餐。 （10）在水平子系统的设计中，一般要遵循以下哪些原则（ABC ） A 性价比最高原则 B 预埋管原则 C水平缆线最短原则 D 使用光缆原则 3. 思考题 （1）在工作区子系统的设计中，一般要遵循哪些原则 （2）水平子系统中双绞线电缆的长度为什么要限制在90米以内 （3）管理间子系统的布线设计原则有哪些 （4）GB 50311-2007《综合布线系统工程设计规范》国家标准第7.0.9条为强制性条文， 必须严格执行。请问该条是如何规定的为什么这样规定 （5）请绘制出设备间子系统的原理图。

综合布线总结与心得

综合布线总结与心得 综合布线是一种模块化的、灵活性极高的建筑物内或建筑群之间的信息传输通道。它既能使语音、数据、图像设备和交换设备与其它信息管理系统彼此相连，也能使这些设备与外部相连接。它还包括建筑物外部网络或电信线路的连接点与应用系统设备之间的所有线缆及相关的连接部件。综合布线系统由不同系列和规格的部件组成，其中包括：传输介质、相关连接硬件（如配线架、连接器、插座、插头、适配器）以及电气保护设备等。这些部件可用来构建各种子系统，它们都有各自的具体用途。 综合布线系统大致可以分为七个部分，分别是：工作区；配线子系统；干线子系统；建筑群子系统；设备间；进线间与管理。 实际上布线工作中要遵循一定的规律，此规律不仅体现于结构化布线工程实施所要遵循的相关规范和标准，还需要符合在工程中摸索出来的许多经验和教训。综合布线作为已经成熟的行业，在经历了大量实践的基础上积累了许多可以借鉴的实用经验。布线过程管理混乱、工艺落后、技术陈旧，都会给施工单位本身带来工程质量、成本和进度上的不足。使用先进规范的施工操作规程是企业取得效益和立足市场的必由之路。 一、工程应用综合布线工程一般步骤为：调研—方案设计—土建施工—技术安装—信息点测试—文档整理—维护。 （1）调研：主要任务是询问客户网络需求，现场勘察建筑，根据建筑平面图等资料去结算线材的用量，信息插座的数目和机柜定位、数量，做出综合布线调研报告； （2）布线方案设计：根据前期勘察数据做出布线材料预算表、工程进度安排表； （3）土建施工：协调施工队与业主进行职责商谈，提出布线许可，主要是钻孔、走线、信息插座定位、机柜定位、做线标识； （4）技术安装：主要是打信息模块，打配线架、机柜内部安装； （5）信息点测试：一般测试，采用12点测试仪，单人可以进行，效率较高，主要测试通断情况，可打印出详细的测试报告； （6）文档管理：最终要提供交给客户的峻工报告（材料实际用量表、测试报告、楼层（楼群）配线表，为日后维护提供数据依据； （7）维护：当线路出现故障时，快速进行响应。 二、技术 1、PVC管槽施工过程时，一定要把线先划好，如果不预先画划好线直接施工很容易造成PVC 走线不水平或垂直，虽然这样前期工作花时间较多，但方便以后PVC装钉。 2、打室外通到室内墙孔时，要注意先量好准确的位置，然后才分别从两边钻孔，先用小钻定位，再用中钻打通，再改大钻加大孔径，这样可避免打裂墙面。 3、拉线。这一环节十分重要，如果决策或测量有误，将造成不可挽回的损失。 4、打信息模块时，有一点非常要注意：由于特殊原因，打模块时外皮离模块大约要有1CM，因为这类模块较长，不照上面做的话，装好的模块那防尘板会难移动，失去弹性，所以都要这样做才能确保模块安装的合理。

HFSS基础入门

第3章 HFSS工作界面 工作界面也称为用户界面，是HFSS软件使用者的工作环境；了解、熟悉这个工作环境是掌握HFSS 软件的第一步。本章将对HFSS的工作环境做一个全面的介绍，通过本章的讲解，希望能够帮助读者迅速熟悉HFSS的工作环境，了解HFSS的工作界面组成、各个工作窗口的主要功能以及HFSS主菜单中每项操作命令对应的功能，为掌握HFSS的设计操作做好充分的准备。 在本章，读者可以学到以下内容。 ;HFSS工作界面的组成。 ;HFSS工作界面中各个子窗口的作用。 ;HFSS主菜单栏所有操作命令对应的功能。 ;工具栏快捷按钮的添加和删除以及重新排列。 ;什么是工程树，什么是操作历史树。 ;三维模型窗口中栅格和坐标系的显示设置。 3.1 HFSS工作界面 HFSS工作界面采用了标准Windows的菜单与风格。打开HFSS后，可以看到其典型的工作界面，如图3.1所示，整个工作界面由菜单栏、工具栏、工程管理窗口、属性窗口、三维模型窗口、信息管理窗口、进程窗口和状态栏组成。 图3.1 HFSS工作界面

3.1.1 主菜单栏 主菜单栏位于HFSS工作界面的最上方，包含File、Edit、View、Project、Draw、Modeler、HFSS、Tools、Window和Help共10个菜单，这些菜单包含了HFSS的所有操作命令。下面就来简要介绍每个菜单命令的主要功能。 1．File菜单 File菜单用于管理HFSS工程设计文件，包括工程文件的新建、打开、保存以及打印等操作。File 下拉菜单包含的所有操作命令如图3.2所示。 2．Edit菜单 Edit菜单主要用于编辑和修改HFSS中三维模型的操作，Edit下拉菜单包含的所有操作命令如图3.3所示。 图3.2 File下拉菜单图3.3 Edit下拉菜单 其中，下拉菜单中部分操作命令的功能说明如下。 Copy Image：把三维模型窗口中的模型以图形的形式复制到剪贴板。 Arrange：模型的移动操作，包括平移（Move）、旋转（Rotate）、镜像移动（Mirror）和偏移操作（Offset）。 Duplicate：模型的复制操作，包括平移复制（Around Line）、沿坐标轴复制（Around Axis）和镜像复制（Mirror）。 Scale：缩放操作，对选中的模型，可以通过设置x、y、z轴的缩放因子使得该模型沿x、y、z轴进行伸缩。 Properties：显示选中模型的属性对话框。 3．View菜单 View菜单主要包含两部分功能操作，一是用于显示或隐藏工作界面中的子窗口，二是用于更改 ? 30 ?

网络综合布线 实 训 总 结 报 告

岗前实训报告2012/2013学年第1学期 网络综合布线 实训总结报告 姓名：张兴睿 班级：网络1001 指导教师：袁德利于桂宾实训时间：2012.9.23~2012.10.12 承德石油高等专科学校 计算机与信息工程系

目录 前言 1．实训的主要内容和知识点 1.1网络综合布线知识介绍 结构化布线系统由工作区子系统、配线(水平)子系统、干线(垂直)子系统、设备间子系统、管理子系统、建筑群子系统六个子系统组成。 1.建筑群子系统(CAMPUS SUBSYSTEM)。 2.设备子系统(EQUIPMENT SUBSYSTEM) 3.垂直干线子系统(RISER BACKBONE SUBSYSTEM)。 4.管理子系统(ADMINISTRATION SUBSYSTEM)。 5.水平布线子系统(HORIZONTAL SUBSYSTEM)。 6.工作区子系统(WORK AREA SUBSYSTEM)。 各子系统所实现的功能如下： 1.工作区子系统由配线（水平）布线系统的信息插座延伸到工作站终端设备处的连接电缆及 适配器组成，每个工作区根据用户要求，设置一个电话机接口和1至2个计算机终端接口。 2.配线（水平）子系统由工作区用的信息插座，每层配线设备至信息插座的配线电缆、楼层 配线设备和跳线等组成。 3.干线（垂直）子系统由设备间的配线设备和跳线，以及设备间至各楼层配线间的连接电缆 组成。 4.设备间子系统由综合布线系统的建筑物进线设备，电话、数据、计算机等各种主机设备及 其保安配线设备等组成。 5.管理子系统设置在每层配线设备的房间内，是由交接间的配线设备，输入/输出设备等组 成。 6.建筑群子系统由二个及以上建筑物的电话、数据、电视系统组成一个建筑群子系统，它 是室外设备与室内网络设备的接口，它终结进入建筑物的铜缆和/或光缆，提供避雷及电源超荷保护等。 1.2综合布线工具 剥线钳：用来剥网线保护套管 打线钳：把双绞线打到配线架上 压线钳：把水晶头与正确的线序进行压合 网络测线仪：测试网线的联通性 配线架：将多组双绞线进行组合 理线架：理线 1.3相关国家标准文件的介绍： GB50311-2007综合布线系统工程设计规范； GB50312-2007综合布线系统工程验收规范；

网络综合布线的总结

1、建筑群布线有几种方法？比较它们的优缺点？ 答：建筑群布线有架空，直埋，和地下管道三种方法优缺点比较： 架空：架空布线法通常只用于有现成电缆杆，而且线缆的走线方式不是主要考虑因素的场合。虽然成本不高，但是影响美观，而且保密性、安全性也差。 直埋：直埋布线方法可以保持建筑物在原貌，直埋布线法优于架空布线法 地下管道：由于管道是用耐腐蚀性的材料做成的，所以这种方法给谨慎提供了最好的机械保护，使受损而维修的机会减少到最低程度，并且能保持建筑物的原貌。 2、工程监理的依据有哪些？其实施步骤有哪些？ 答：依据：1，国家及行业标准；2，国家、地方法规及相关文件 步骤： 1) 施工准备阶段监理 2) 施工阶段的监理，施工前的环境检查；对施工前承包单位的器材检查给予确认；设备安装的随工检查；电缆和光缆的布放随工检查及隐蔽工程签证；电缆和光缆终端的随工检查；工程总验收 3) 保修阶段的监理 3、简述配线子系统的设计要点。 4、简述综合布线工程施工应该遵循的基本要求。 1，新建或扩建的建筑物的综合布线工程的安装施工，某些综合布线工程除了数据通信外，还有语音、有线电视、监控系统等，因此，施工前必须按照相关国家标准和行业标准的要求组织施工 2，综合布线中所得到的缆线、布线部件应符合国家通信行业标准 3，必须制定一套规范的组织机构、保障施工的顺利进行 4，必须加强施工质量管理 5，施工过程中，要按照同意的管理标识，对线缆、配线架、信息插座等进行标记 5、简述在布线施工前应该进行哪些准备工作? 施工后应该进行哪些收尾工作? 6、答：施工前的准备： 1，熟悉工程设计和施工图纸 2，编制施工方案 3，施工场地的准备 4，高工工具的准备 5，环境检查 6，器材检查 施工后的收尾工作： 1验收内容；2竣工技术文档；3竣工验收 6、综合布线工程的竣工文档包含哪些文件？ 五、综合布线系统的基本含义是什么？与传统布线相比，具有哪些特点？为什么要实现综合布线？综合布系统划分成几个子系统？各子系统由哪些具体组成？（10分） 答：综合布线系统是由许多部件组成的，主要有传输介质、线路管理硬件、连接器、插座、插头、适配器、传输电子线路、电气保护设施等，并由这些部件来构造各种子系统。理想的布线系统表现为：支持语音应用、数据传输、影像影视、而且最终能支持综合型的应用 特点：结构清晰便于管理；材料同意、先进、适应今后的发展；灵活性强，适应各种工作的要求；节约费用，提高系统的可靠性。 原因：提高综合布线工程的性价比，方便管理，方便扩展，系统具有很高的灵活性。 综合布线系统分为6个子系统：工作区子系统，管理间子系统，水平干线子系统，垂直干线子系统，楼宇间子系统，设备间子系统 1、请简单介绍综合布线系统的组成和各子系统的功能。 1. 建筑群子系统 2. 设备子系统 3. 垂直干线子系统 4. 管理子系统 5. 水平布线子系统 6. 工作区子系统各子系统所实现的功能如下：

综合布线系统总结

一、什么叫综合布线系统 其实了解它，从名称上下手就简单了。 1、它是一个布线系统； 2、它是综合的。 体现在哪呢？一方面是线缆的综合，它把双绞线、大对数电缆、光缆等综合连接在一起组成了一个连接传输平台。那传输的是什么呢？第二方面是数据的综合，它用于传输电话、计算机、会议、监控等的语音、数据、影像及其它信息。把不同的信号综合到一套标准的布线中。 二、综合布线的组成 1、工作区子系统： 概念：从信息插座到用户终端设备之间。 组成：工作区的信息模块（UTP/FTP）、面板、跳线 2、水平干线子系统： 概念：从工作区的信息插座上到楼层配线间之间。 组成：水平连接双绞线（超五类/六类/屏蔽/非屏蔽、PVC管、金属管、桥架、直线槽等）、水平光缆。 3、管理间子系统——楼层间配线间： 概念：用来连接垂直干线子系统和水平干线子系统， 组成：配线架、交换机和机柜组成。 4、垂直干线子系统:

概念：将主设备与各楼层配线间系统连接起来。 组成：光纤（单模/多模）、大对数电缆。 5、设备间子系统——中心机房： 概念：就是存放主设备的房间。 组成：电缆、连接器、交换机、配线架等。 6、建筑群子系统 概念：它是将一个建筑物中的电缆延伸到另一个建筑物的通信设备和装置。 组成：通常是由光缆和相应设备组成。 其实从它的组成上我们就可以看见，设备间和配线间的组成类似，他们可以实现相同的功能。所以现在常常会在现实施工中把二者合二为一，组成一个弱电间。 三、传输介质 1、双绞线：其实就是绞合在一起的对线，使外界电磁信号对它的干扰相互抵消。它可以有一对、二对、三对……。 （1）按有没有屏蔽层分为屏蔽双绞线(STP)与非屏蔽双绞线(UTP)。屏蔽双绞线在双绞线与外层绝缘封套之间有一个金属屏蔽层。屏蔽层防止信息被窃听，也可阻止外部电磁干扰的进入，多用于需要被保密的设施。非屏蔽双绞线（UTP）是一种数据传输线，由四对不同颜色的传输线所组成，广泛用于以太网路和电话线中。

综合布线工程总结

综合布线工程总结 我们网络专业两个班在5号楼A栋进行网络布线工程的施工.这次以实际的网络布线工程来完成实训的内容.这种工程项目教学方式更利于我们对实际工程的操作,更有利于我们顺利接手以后走向社会的工作,它将不仅是对我们专业技能的一个锻炼,也一个培养我们管理,组织,沟通,协调等能力的好机会,大家都紧紧把握好这次机会,以饱满的精神面貌投入到工程中去.非常感谢学校提供这么好的一个工程实践的机会给我们.也非常感谢在工程中指导我们的余明辉老师,王甘泉老师,陈长辉老师和唯康通信公司的陈经理,余工程师,黄工程师 为期两个星期的综合布线工程在上个星期已经完满的结束,在这两个星期里面我们学到了很多在课本上学不到的知识,也遇到了很多在学习的过程中遇不到的问题.通过两个星期的"实训",我明白了这样的一个道理-综合布线工程不只是需要书本上的知识,更需要实践,更涉及到一个团队的合作与管理.作为一个小队的工地主任,我对我们的工程做一个施工总结,总结这两个星期的经验及教训,从中得到了一些启示. 我们整个布线系统集成的工作流程主要实包括3个阶段: 1, 网络线路的敷设(包括线槽的安装,电缆和光缆的敷设). 2,房间信息点的安装与端接. 3,工程的测试与验收. 在布线的过程中,我依照老师的规定,配合项目经理,完成项目经理安排的任务.定期向项目经理汇报工作进展情况,征求要求与意见. 安排本任务小组成员的分配实施工作. 解决工程实施过程中出现的不可预测,妨碍进度的因素,承担完成所接受任务的责任.同时积极的做好工程参与人员的协调和沟通,与任务小组负责人协同完成工程安排的任务.在工程完工之后,我们依据学校罗列出的验收标准,内容,指标,操作规程进行验收.此项工作的主要目的是检查已经完成施工的网络是否存在网络断点或接触不良等故障,做到及时发现问题及时加以处理,确保工程的安装质量.对于验收过程中出现的问题,工程参与人员应力争现场解决,并及时通报项目经理. 对于验收过程出现的问题,我们大家尽力负责安排人员解决,不能解决的或需第三方支持的应及时上报部门负责人.在通过验收后,我们将验收报告交给学校的主要负责部门归档. 通过对这次布线工程的设计和施工,我得出以下经验: 要更好的做好一个布线工程,更出色更快的完成任务我们以后要加紧以下几个方面的学习. (一) 精通综合布线系统规范 要想成为综合布线系统的布线工程师,那就必须精通综合布线系统方面的专业知识.掌握综合布线系统涉及到系统规范,产品类别,项目设计,工程投标,材料计算,施工图纸,施工安装,故障排除,项目管理,性能测试,布线标识管理等多个方面,其中的综合布线系统规范是其它各个方面的基础.因此对综合布线系统规范的制定组织,发展,历史,内容,最新的进展必需清楚的掌握. (二) 具有丰富的布线工程实践经验,并要善于总结 如果只有理论知识,而没有实践经验,自己会感觉没有底气,害怕遇到问题,云里雾里的.理论必须和实践相结合,这话一点也不错.何况综合布线系统是一门工程性很强的学问.没有实践就难以圆满回答带实践中遇到的问题 (三) 精通计算机网络知识,并有实践经验 综合布线系统是数据,语音,视频传输的物理基础,其中尤以计算机网络在其上面的应用最为广泛.因此正确树立布线和网络的关系观念,对于排除网络故障可以起到事半功倍的效果.先查布线系统,进行无源的认证测试;再查网络设备的状态,最后查网络的应用. (四) 了解线缆和连接件的制造流程和工艺 计算机网络的基础是综合布线系统;综合布线系统的基础是线缆和连接件.因此线缆和连接件的性能将直接影响布线系统工程的性能,最终影响计算机网络的传输性能.我希望学校应该提

综合布线重点总结

第一章绪论 综合布线系统（generic cabling system） （1）是一种由缆线及相关续接设备组成信息传输系统，以一套单一配线系统综合通信网络、信息网络及控制网络，可使相互间的信号实现共通。 （2）建筑物或建筑群内的线路标准化、简单化，是一套标准的集成化分布式布线系统。（3）是用数据和通信电缆、光缆、各种软电缆及有关连接硬件构成的通用布线系统，能支持语音数据影像和其他控制信息技术的标准应用系统。 （4）集成网络系统的基础满足数据、语音、图像传输要求智能大厦的基础 布线：能支持信息电子设备相连的各种缆线、跳线、接插软线、连接器件组成的系统 主体：建筑群建筑物内信息传输介质 传输介质：双绞线、大对数双绞线、光缆 优势： （1）要求布线系统的结构和当前连接的设备位置无关 （2）星型拓扑结构（区别于传统总线拓扑） （3）电话点和数据点可互换 功能： （1）能形成具有通用性和稳定性的信息传输媒介系统 （2）允许灵活配置信息网络拓扑结构 （3）可支撑语音、数据、图像、多媒体信息传输 特点： 标准化结构模块化开放性可扩展性可靠性经济性 第二章传输介质 1、传输媒介 （1）导向传输介质：某种类型的电缆（绝缘导体、加固元件、护套组成铜质非屏蔽对绞线缆、屏蔽对绞电缆、同轴电缆）光缆（光纤） （2）非导向传输介质：卫星无线电波红外线 2、对绞线缆分类（是否有金属屏蔽层） 非屏蔽对绞电缆UTP 屏蔽对绞电缆STP（屏蔽优点：抗干扰性强、保密性好、不易被窃听） 网孔屏蔽对绞线ScTP （1）UTP：使用最高 优点：线对外无屏蔽层，电缆直径小，节省空间；质量小，易弯曲，较具灵活性，易安装；串扰影响小；具有阻燃性；价格低。 （2）STP：保证电磁兼容性EMC。对电磁干扰有较强抵抗能力 分类：FTP铝箔屏蔽对绞线缆 SFTP铝箔、铜网 SSTP独立双层 （3）ScTP 以成本、性能和安装难易程度衡量，介于UTP 、STP之间 3、对绞线缆的分类按电气传输特性 （1）100Ω非屏蔽电缆 1）7类对绞电缆PIMF >600MHz <1.2GHz 支持数据、多媒体、宽带视频如CATV应用 安全性极高、线对分别屏蔽、降低射频干扰、不需昂贵电子设备减低噪声 与RJ45不兼容

网络综合布线知识汇总

网络综合布线知识汇总 1、现代世界科技发展的一个主要标志是4C技术，即Computer（计算机）技术、Control(控制)技术、Communication(通信)技术和现代图形显示技术（CRT或液晶）。 2、智能建筑是多学科跨行业的系统技术与工程，它是现代高新技术的结晶，是建筑艺术与信息技术相结合的产物。 3、智能建筑主要由系统集成中心、综合布线系统、楼宇自动化系统、办公自动化系统和通信自动化系统5个部分组成。 4、3A智能建筑：建筑物自动化（BuildingAutomation，BA）、通信自动化（CommunicationAutomation，CA）、办公自动化（OfficeAutomation，OA）。 5、5A：提出防火自动化（FireAutomation，FA）、实现管理自动化（MaintenanceAutomation，MA）、建筑物自动化（BuildingAutomation，BA）、通信自动化（CommunicationAutomation，CA）、办公自动化（OfficeAutomation，OA）。 6、综合布线的特点：兼容性、开放性、灵活性、可靠性、先进性和经济性。 7、综合布线系统的拓扑结构一般采用分层星型结构。 8、6个子系统：工作区子系统、配线（水平）子系统、干线（垂直）子系统、设备间子系统、管理区子系统、建筑群子系统。 9、双绞线可分为非屏蔽双绞线（UTP）和屏蔽双绞线（STP） 10、屏蔽双绞线电缆（STP）又分为STP和STP-A两种 11、双绞线的最大传输距离为 100m。如果要加大传输距离，在两段双绞线之间可安装中继器，最多可安装4个中继器。如安装4个中继器连接5个网段，则最大传输距离可达500m。 12、EIA/TIA的布线标准中规定了两种双绞线的线序568A与568B。

综合布线题目汇总

单元一认识综合布线工程 1.填空题 （1）综合布线系统就是用数据和通信电缆、光缆、各种软电缆及有关连接硬件构成的通用布线系统，它能支持语音、数据、影像和其他控制信息技术的标准应用系统。 （2）综合布线系统是集成网络系统的基础，它能满足数据，语音及视频图像等的传输要求，是智能大厦的实现基础。 （3）在GB50311-2007《综合布线系统工程设计规范》国家标准中规定，在智能建筑工程设计中宜将综合布线系统分为基本型、增强型、综合型三种常用形式。 （4）综合布线系统包括7个子系统，分别是工作区子系统，水平子系统，垂直子系统，管理间子系统，设备间子系统和建筑群子系统，进线间子系统。 （5）在工作区子系统中，从RJ45插座到计算机等终端设备间的跳线一般采用双绞线电缆，长度不宜超过5米。 （6）安装在墙上或柱上的信息插座应距离地面30厘米以上。 （7）水平子系统主要由信息插座，配线架，跳线等组成。 （8）水平子系统通常由4对非屏蔽双绞线组成，如果有磁场干扰时可用屏蔽双绞线。 （9）垂直子系统负责连接管理间子系统到设备间子系统，实现主配线架与中间配线架的连接。（10）管理间子系统是连接垂直子系统和水平干线子系统的设备，其配线对数由管理的信息点数来决定。 2．选择题（部分为多选题） （1）GB50311-2007《综合布线系统工程设计规范》中，将综合布线系统分为几个子系统。（ C ） Ａ 5 Ｂ 6 Ｃ 7 Ｄ 8 （2）工作区子系统又称为服务区子系统,它是由跳线与信息插座所连接的设备组成。其中信息插座包括以下哪些类型？（ ABC ） A墙面型 B地面型 C桌面型 D吸顶型 （3）常用的网络终端设备包括哪些? （ ABD） A计算机 B电话机和传真机 C汽车 D 报警探头和摄像机 （4）设备间入口门采用外开双扇门，门宽一般不应小于多少米？（B） A 2米 B 1.5米 C 1米 D 0.9米 （5）在网络综合布线工程中，大量使用网络配线架，常用标准配线架有哪些？（ BD） A 18口配线架 B 24口配线架 C 40口配线架 D 48口配线架 （6）为了减少电磁干扰，信息插座与电源插座的距离应大于多少毫米？（C） A 100毫米 B 150毫米 C 200毫米 D 500毫米 （7）按照GB 50311国家标准规定，铜缆双绞线电缆的信道长度不超过多少米？（ C） A 50米 B 90米 C 100米 D 150米 （8）按照GB 50311国家标准规定，水平双绞线电缆最长不宜超过多少米？（B） A 50米 B 90米 C 100米 D 150米 （9）总工程师办公室有下列哪些信息化需求？（ABC ） A 语音 B数据 C 视频 D 用餐。 （10）在水平子系统的设计中，一般要遵循以下哪些原则？（ABC ） A 性价比最高原则 B 预埋管原则 C水平缆线最短原则 D 使用光缆原则 3. 思考题 （1）在工作区子系统的设计中，一般要遵循哪些原则？ （2）水平子系统中双绞线电缆的长度为什么要限制在90米以内？ （3）管理间子系统的布线设计原则有哪些？ （4）GB 50311-2007《综合布线系统工程设计规范》国家标准第7.0.9条为强制性条文， 必须严格执行。请问该条是如何规定的？为什么这样规定？ （5）请绘制出设备间子系统的原理图。

综合布线总结与心得

综合布线总结与心得 这次关于综合布线得实训持续了两周多,从最初得方案设计,到后来得综合布线,小组成员相互合作,最终完成了这次实训。虽然我们小组没有中标,但在实训得过程中每个人都做好了自己得工作,也让我学到了很多新得知识。 综合布线就是一种模块化得、灵活性极高得建筑物内或建筑群之间得信息传输通道。它既能使语音、数据、图像设备与交换设备与其它信息管理系统彼此相连,也能使这些设备与外部相连接。它还包括建筑物外部网络或电信线路得连接点与应用系统设备之间得所有线缆及相关得连接部件、综合布线系统由不同系列与规格得部件组成,其中包括:传输介质、相关连接硬件(如配线架、连接器、插座、插头、适配器)以及电气保护设备等。这些部件可用来构建各种子系统,它们都有各自得具体用途。 综合布线系统大致可以分为七个部分,分别就是:工作区;配线子系统;干线子系统;建筑群子系统;设备间;进线间与管理。 实际上布线工作中要遵循一定得规律,此规律不仅体现于结构化布线工程实施所要遵循得相关规范与标准,还需要符合在工程中摸索出来得许多经验与教训、综合布线作为已经成熟得行业,在经历了大量实践得基础上积累了许多可以借鉴得实用经验。布线过程管理混乱、工艺落后、技术陈旧,都会给施工单位本身带来工程质量、成本与进度上得不足、使用先进规范得施工操作规程就是企业取得效益与立足市场得必由之路。

一、工程应用综合布线工程一般步骤为:调研—方案设计-土建施工—技术安装—信息点测试—文档整理-维护、 (1)调研:主要任务就是询问客户网络需求,现场勘察建筑,根据建筑平面图等资料去结算线材得用量,信息插座得数目与机柜定位、数量,做出综合布线调研报告; (2)布线方案设计:根据前期勘察数据做出布线材料预算表、工程进度安排表; (３)土建施工:协调施工队与业主进行职责商谈,提出布线许可,主要就是钻孔、走线、信息插座定位、机柜定位、做线标识;(4)技术安装:主要就是打信息模块,打配线架、机柜内部安装; (５)信息点测试:一般测试,采用１2点测试仪,单人可以进行,效率较高,主要测试通断情况,可打印出详细得测试报告; (6)文档管理:最终要提供交给客户得峻工报告(材料实际用量表、测试报告、楼层(楼群)配线表, 为日后维护提供数据依据; (７)维护:当线路出现故障时,快速进行响应。 二、技术 1、PVC管槽施工过程时,一定要把线先划好,如果不预先画划好线直接施工很容易造成PVC走线不水平或垂直,虽然这样前期工作花时间较多,但方便以后ＰVC装钉。 2、打室外通到室内墙孔时,要注意先量好准确得位置,然后才分别从两边钻孔,先用小钻定位,再用中钻打通,再改大钻加大孔径,这样可避免打裂墙面。