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数字集成电路设计

数字集成电路设计_笔记归纳..

第三章、器件 一、超深亚微米工艺条件下MOS 管主要二阶效应: 1、速度饱和效应:主要出现在短沟道NMOS 管,PMOS 速度饱和效应不显著。主要原因是 TH G S V V -太大。在沟道电场强度不高时载流子速度正比于电场强度(μξν=) ,即载流子迁移率是常数。但在电场强度很高时载流子的速度将由于散射效应而趋于饱和,不再随电场 强度的增加而线性增加。此时近似表达式为:μξυ=(c ξξ<),c s a t μξυυ==(c ξξ≥) ,出现饱和速度时的漏源电压D SAT V 是一个常数。线性区的电流公式不变,但一旦达到DSAT V ,电流即可饱和,此时DS I 与GS V 成线性关系(不再是低压时的平方关系)。 2、Latch-up 效应:由于单阱工艺的NPNP 结构,可能会出现VDD 到VSS 的短路大电流。 正反馈机制:PNP 微正向导通,射集电流反馈入NPN 的基极,电流放大后又反馈到PNP 的基极,再次放大加剧导通。 克服的方法:1、减少阱/衬底的寄生电阻,从而减少馈入基极的电流,于是削弱了正反馈。 2、保护环。 3、短沟道效应:在沟道较长时,沟道耗尽区主要来自MOS 场效应,而当沟道较短时,漏衬结(反偏)、源衬结的耗尽区将不可忽略,即栅下的一部分区域已被耗尽,只需要一个较小的阈值电压就足以引起强反型。所以短沟时VT 随L 的减小而减小。 此外,提高漏源电压可以得到类似的效应,短沟时VT 随VDS 增加而减小,因为这增加了反偏漏衬结耗尽区的宽度。这一效应被称为漏端感应源端势垒降低。

4、漏端感应源端势垒降低(DIBL): VDS增加会使源端势垒下降,沟道长度缩短会使源端势垒下降。VDS很大时反偏漏衬结击穿,漏源穿通,将不受栅压控制。 5、亚阈值效应(弱反型导通):当电压低于阈值电压时MOS管已部分导通。不存在导电沟道时源(n+)体(p)漏(n+)三端实际上形成了一个寄生的双极性晶体管。一般希望该效应越小越好,尤其在依靠电荷在电容上存储的动态电路,因为其工作会受亚阈值漏电的严重影响。 绝缘体上硅(SOI) 6、沟长调制:长沟器件:沟道夹断饱和;短沟器件:载流子速度饱和。 7、热载流子效应:由于器件发展过程中,电压降低的幅度不及器件尺寸,导致电场强度提高,使得电子速度增加。漏端强电场一方面引起高能热电子与晶格碰撞产生电子空穴对,从而形成衬底电流,另一方面使电子隧穿到栅氧中,形成栅电流并改变阈值电压。 影响:1、使器件参数变差,引起长期的可靠性问题,可能导致器件失效。2、衬底电流会引入噪声、Latch-up、和动态节点漏电。 解决:LDD(轻掺杂漏):在漏源区和沟道间加一段电阻率较高的轻掺杂n-区。缺点是使器件跨导和IDS减小。 8、体效应:衬底偏置体效应、衬底电流感应体效应(衬底电流在衬底电阻上的压降造成衬偏电压)。 二、MOSFET器件模型 1、目的、意义:减少设计时间和制造成本。 2、要求:精确;有物理基础;可扩展性,能预测不同尺寸器件性能;高效率性,减少迭代次数和模拟时间 3、结构电阻:沟道等效电阻、寄生电阻 4、结构电容: 三、特征尺寸缩小 目的:1、尺寸更小;2、速度更快;3、功耗更低;4、成本更低、 方式: 1、恒场律(全比例缩小),理想模型,尺寸和电压按统一比例缩小。 优点:提高了集成密度 未改善:功率密度。 问题:1、电流密度增加;2、VTH小使得抗干扰能力差;3、电源电压标准改变带来不便;4、漏源耗尽层宽度不按比例缩小。 2、恒压律,目前最普遍,仅尺寸缩小,电压保持不变。 优点:1、电源电压不变;2、提高了集成密度 问题:1、电流密度、功率密度极大增加;2、功耗增加;3、沟道电场增加,将产生热载流子效应、速度饱和效应等负面效应;4、衬底浓度的增加使PN结寄生电容增加,速度下降。 3、一般化缩小,对今天最实用,尺寸和电压按不同比例缩小。 限制因素:长期使用的可靠性、载流子的极限速度、功耗。

#《数字集成电路设计》复习提纲

《数字集成电路设计》复习提纲(1-7章) 2011-12 1. 数字集成电路的成本包括哪几部分? ● NRE (non-recurrent engineering) costs 固定成本 ● design time and effort, mask generation ● one-time cost factor ● Recurrent costs 重复性费用或可变成本 ● silicon processing, packaging, test ● proportional to volume ● proportional to chip area 2. 数字门的传播延时是如何定义的? 一个门的传播延时tp 定义了它对输入端信号变化的响应有多快。 3. 集成电路的设计规则(design rule)有什么作用? ? Interface between designer and process engineer ? Guidelines for constructing process masks ? Unit dimension: Minimum line width ? scalable design rules: lambda parameter (可伸缩设计规则,其不足:只能在有限 的尺寸范围内进行。) ? absolute dimensions (micron rules,用绝对尺寸来表示。) 4. 什么是MOS 晶体管的体效应? 5. 写出一个NMOS 晶体管处于截止区、线性区、饱和区的判断条件,以及各工作区的源漏电流表达式(考虑短沟效应即沟道长度调制效应,不考虑速度饱和效应) 注:NMOS 晶体管的栅、源、漏、衬底分别用G 、S 、D 、B 表示。 6. MOS 晶体管的本征电容有哪些来源? 7. 对于一个CMOS 反相器的电压传输特性,请标出A 、B 、C 三点处NMOS 管和PMOS 管各自处于什么工作区? V DD 8. 在CMOS 反相器中,NMOS 管的平均导通电阻为R eqn ,PMOS 管的平均导通电阻为R eqp ,请写出该反相器的总传播延时定义。 9. 减小一个数字门的延迟的方法有哪些?列出三种,并解释可能存在的弊端。 ? Keep capacitances small (减小CL ) ? Increase transistor sizes(增加W/L) ? watch out for self-loading! (会增加CL ) ? Increase VDD (????) V out V in 0.5 11.522.5

集成电路设计基础复习

1、解释基本概念:集成电路,集成度,特征尺寸 参考答案: A、集成电路(IC:integrated circuit)是指通过一系列特定的加工工艺,将晶体管、二极管等有源器件和电阻、电容等无源器件,按照一定的电路互连,“集成”在一块半导体晶片(如硅或砷化镓)上,封装在一个外壳内,执行特定电路或系统功能的集成块。 B、集成度是指在每个芯片中包含的元器件的数目。 C、特征尺寸是代表工艺光刻条件所能达到的最小栅长(L)尺寸。 2、写出下列英文缩写的全称:IC,MOS,VLSI,SOC,DRC,ERC,LVS,LPE 参考答案: IC:integrated circuit;MOS:metal oxide semiconductor;VLSI:very large scale integration;SOC:system on chip;DRC:design rule check;ERC:electrical rule check;LVS:layout versus schematic;LPE:layout parameter extraction 3、试述集成电路的几种主要分类方法 参考答案: 集成电路的分类方法大致有五种:器件结构类型、集成规模、使用的基片材料、电路功能以及应用领域。根据器件的结构类型,通常将其分为双极集成电路、MOS集成电路和Bi-MOS 集成电路。按集成规模可分为:小规模集成电路、中规模集成电路、大规模集成电路、超大规模集成电路、特大规模集成电路和巨大规模集成电路。按基片结构形式,可分为单片集成电路和混合集成电路两大类。按电路的功能将其分为数字集成电路、模拟集成电路和数模混合集成电路。按应用领域划分,集成电路又可分为标准通用集成电路和专用集成电路。 4、试述“自顶向下”集成电路设计步骤。 参考答案: “自顶向下”的设计步骤中,设计者首先需要进行行为设计以确定芯片的功能;其次进行结构设计;接着是把各子单元转换成逻辑图或电路图;最后将电路图转换成版图,并经各种验证后以标准版图数据格式输出。 5、比较标准单元法和门阵列法的差异。 参考答案:

用集成电路设计数字模拟电路芯片

设计目的: 1.掌握CMOS反相器和两级CMOS运算放大器的电路图基本原理。 2.熟练掌握并运用tanner作图软件。 3. 基本能根据仿真图对电路进行基本分析 一.CMOS反相器 1.工作原理 1).基本电路结构 2).开启电压|UTP|=UTN,且小于VDD。当uI= UIL=0V时,VTN截止,VTP导通, uO = UOH≈VDD当uI =UIH = VDD ,VTN导 通,VTP截止,uO =UOL≈0V 3.)工作特点 VTP和VTN总是一管导通而另一管截止,流过 VTP和VTN的静态电流极小(纳安数量级),因而 CMOS反相器的静态功耗极小。这是CMOS电路最 突出的优点之一。 2.用Tanner仿真 1)cmos反相器电路图

2)反相器 瞬时分析 生成t-spice文件如下: 进行仿真: 仿真状态窗口:

仿真结果报告文件:

3)反 相器 瞬时 分析 在 W-Ed it中 观看 仿真 结果 4)反相 器直流 分析在 W-Edit 中观看 仿真结 果 3.用Tanner画CMOS反相器版图

二.两级CMOS运算放大器设计 设计原理分析: 单级有源负载差动放大器的增益一般可达几十到几百倍左右。但作为运算放大器,这个增益是不够的,因此还需要多级级联。下面我们来分析两级CMOS运算放大器。 两级CMOS运算放大器的基本电路图如下:

V 9 V 3U r I D3 I D1 V 1 V 4U i I D4I D2V 2 V 5 U DD ?à??213¥C c A U o I SS V 8 V 7 V 6 U SS 图一 电路图 下面我们根据题设指标,tanner 下进行仿真,并进行分析: 已知: K N=μn C ox=25 μA /V2, K P=μpCox=12.5 μA /V2, Cc=5 pF ,功耗Pm ≤10 mW ,U DD=9 V , λN=0.01 V-1,λP=0.015 V-2,U TH=1V 。 要求:Aud>5000,单位增益带宽GB=3MHz ,压摆率SR=2V/us 。 1. 根据总功率Pm=10mW ,Udd=9V ,可求出允许总电流I=Pm/Udd=1100uA 2. 根据压摆率SR=2V/us,算出第一级偏置电流Iss. SR=Io1(max)/Cc ,Io1=Id4-Id2=Id1-Id2,Id1最大值为Iss,Id2最小值为0,故Io1(max)=Iss 。Iss=SR*Cc=10uA 。 区Iss=100uA,Id1q=Id2=50uA.

数字集成电路知识点整理

Digital IC:数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统 第一章引论 1、数字IC芯片制造步骤 设计:前端设计(行为设计、体系结构设计、结构设计)、后端设计(逻辑设计、电路设计、版图设计) 制版:根据版图制作加工用的光刻版 制造:划片:将圆片切割成一个一个的管芯(划片槽) 封装:用金丝把管芯的压焊块(pad)与管壳的引脚相连 测试:测试芯片的工作情况 2、数字IC的设计方法 分层设计思想:每个层次都由下一个层次的若干个模块组成,自顶向下每个层次、每个模块分别进行建模与验证 SoC设计方法:IP模块(硬核(Hardcore)、软核(Softcore)、固核(Firmcore))与设计复用Foundry(代工)、Fabless(芯片设计)、Chipless(IP设计)“三足鼎立”——SoC发展的模式 3、数字IC的质量评价标准(重点:成本、延时、功耗,还有能量啦可靠性啦驱动能力啦之类的) NRE (Non-Recurrent Engineering) 成本 设计时间和投入,掩膜生产,样品生产 一次性成本 Recurrent 成本 工艺制造(silicon processing),封装(packaging),测试(test) 正比于产量 一阶RC网路传播延时:正比于此电路下拉电阻和负载电容所形成的时间常数 功耗:emmmm自己算 4、EDA设计流程 IP设计系统设计(SystemC)模块设计(verilog) 综合 版图设计(.ICC) 电路级设计(.v 基本不可读)综合过程中用到的文件类型(都是synopsys): 可以相互转化 .db(不可读).lib(可读) 加了功耗信息

数字ic设计实验报告

数字集成电路设计 实验报告 实验名称二输入与非门的设计 一.实验目的 a)学习掌握版图设计过程中所需要的仿真软件

b)初步熟悉使用Linux系统 二.实验设备与软件 PC机,RedHat,Candence 三.实验过程 Ⅰ电路原理图设计 1.打开虚拟机VMware Workstation,进入Linux操作系统RedHat。 2.数据准备,将相应的数据文件拷贝至工作环境下,准备开始实验。 3.创建设计库,在设计库里建立一个schematic view,命名为,然后进入电路 图的编辑界面。 4.电路设计 设计一个二输入与非门,插入元器件,选择PDK库(xxxx35dg_XxXx)中的nmos_3p3、 pmos_3p3等器件。形成如下电路图,然后check and save,如下图。 图1.二输入与非门的电路图 5.制作二输入与非门的外观symbol Design->Create Cellview -> From Cellview,在弹出的界面,按ok后出现symbol Generation options,选择端口排放顺序和外观,然后按ok出现symbol编辑界面。按照需 要编辑成想要的符号外观,如下图。保存退出。

图2.与非门外观 6.建立仿真电路图 方法和前面的“建立schemtic view”的方法一样,但在调用单元时除了调用analogL 库中的电压源、(正弦)信号源等之外,将之前完成的二输入与非门调用到电路图中,如下图。 图3.仿真电路图 然后设置激励源电压输出信号为高电平为3.5v,低电平为0的方波信号。 7.启动仿真环境 在ADE中设置仿真器、仿真数据存放路径和工艺库,设置好后选择好要检测的信号在电路中的节点,添加到输出栏中,运行仿真得到仿真结果图。

数字集成电路设计实验报告

哈尔滨理工大学数字集成电路设计实验报告 学院:应用科学学院 专业班级:电科12 - 1班 学号:32 姓名:周龙 指导教师:刘倩 2015年5月20日

实验一、反相器版图设计 1.实验目的 1)、熟悉mos晶体管版图结构及绘制步骤; 2)、熟悉反相器版图结构及版图仿真; 2. 实验内容 1)绘制PMOS布局图; 2)绘制NMOS布局图; 3)绘制反相器布局图并仿真; 3. 实验步骤 1、绘制PMOS布局图: (1) 绘制N Well图层;(2) 绘制Active图层; (3) 绘制P Select图层; (4) 绘制Poly图层; (5) 绘制Active Contact图层;(6) 绘制Metal1图层; (7) 设计规则检查;(8) 检查错误; (9) 修改错误; (10)截面观察; 2、绘制NMOS布局图: (1) 新增NMOS组件;(2) 编辑NMOS组件;(3) 设计导览; 3、绘制反相器布局图: (1) 取代设定;(2) 编辑组件;(3) 坐标设定;(4) 复制组件;(5) 引用nmos组件;(6) 引用pmos组件;(7) 设计规则检查;(8) 新增PMOS基板节点组件;(9) 编辑PMOS基板节点组件;(10) 新增NMOS基板接触点; (11) 编辑NMOS基板节点组件;(12) 引用Basecontactp组件;(13) 引用Basecontactn 组件;(14) 连接闸极Poly;(15) 连接汲极;(16) 绘制电源线;(17) 标出Vdd 与GND节点;(18) 连接电源与接触点;(19) 加入输入端口;(20) 加入输出端口;(21) 更改组件名称;(22) 将布局图转化成T-Spice文件;(23) T-Spice 模拟; 4. 实验结果 nmos版图

集成电路设计基础 课后答案

班级:通信二班姓名:赵庆超学号:20071201297 7,版图设计中整体布局有哪些注意事项? 答:1版图设计最基本满足版图设计准则,以提高电路的匹配性能,抗干扰性能和高频工作性能。 2 整体力求层次化设计,即按功能将版图划分为若干子单元,每个子单元又可能包含若干子单元,从最小的子单元进行设计,这些子单元又被调用完成较大单元的设计,这种方法大大减少了设计和修改的工作量,且结构严谨,层次清晰。 3 图形应尽量简洁,避免不必要的多边形,对连接在一起的同一层应尽量合并,这不仅可减小版图的数据存储量,而且版图一模了然。 4 在构思版图结构时,除要考虑版图所占的面积,输入和输出的合理分布,较小不必要的寄生效应外,还应力求版图与电路原理框图保持一致(必要时修改框图画法),并力求版图美观大方。 8,版图设计中元件布局布线方面有哪些注意事项? 答:1 各不同布线层的性能各不相同,晶体管等效电阻应大大高于布线电阻。高速电路,电荷的分配效应会引起很多问题。 2 随器件尺寸的减小,线宽和线间距也在减小,多层布线层之间的介质层也在变薄,这将大大增加布线电阻和分布电阻。 3 电源线和地线应尽可能的避免用扩散区和多晶硅布线,特别是通过

较大电流的那部分电源线和地线。因此集成电路的版图设计电源线和地线多采用梳状布线,避免交叉,或者用多层金属工艺,提高设计布线的灵活性。 4 禁止在一条铝布线的长信号霞平行走过另一条用多晶硅或者扩散区布线的长信号线。因为长距离平行布线的两条信号线之间存在着较大的分布电容,一条信号线会在另一条信号线上产生较大的噪声,使电路不能正常工作。、 5 压点离开芯片内部图形的距离不应少于20um,以避免芯片键和时,因应力而造成电路损坏。

数字集成电路设计与分析

问答: Point out design objects in the figure such as :design, cell, reference, port, pin, net, then write a command to set 5 to net A Design: top Reference: ADD DFF Cell: U1 U2 Port: A B clk sum Pin: A B D Q Net: A B SIN Set_load 5 [get_nets A] why do we not choose to operate all our digital circuits at these low supply voltages? 答:1)不加区分地降低电源电压虽然对减少能耗能正面影响,但它绝对会使门的延时加大 2)一旦电源电压和本征电压(阈值电压)变得可比拟,DC特性对器件参数(如晶体管 阈值)的变化就变得越来越敏感 3)降低电源电压意味着减少信号摆幅。虽然这通常可以帮助减少系统的内部噪声(如串扰引起的噪声),但它也使设计对并不减少的外部噪声源更加敏感) 问道题: 1.CMOS静态电路中,上拉网络为什么用PMOS,下拉网络为什么用NMOS管 2.什么是亚阈值电流,当减少VT时,V GS =0时的亚阈值电流是增加还是减少? 3.什么是速度饱和效应 4.CMOS电压越低,功耗就越少?是不是数字电路电源电压越低越好,为什么? 5.如何减少门的传输延迟? P203 6.CMOS电路中有哪些类型的功耗? 7.什么是衬垫偏置效应。 8.gate-to-channel capacitance C GC,包括哪些部分 VirSim有哪几类窗口 3-6. Given the data in Table 0.1 for a short channel NMOS transistor with V DSAT = 0.6 V and k′=100 μA/V2, calculate V T0, γ, λ, 2|φf|, and W / L:

IC设计基础笔试集锦

IC设计基础(流程、工艺、版图、器件)笔试集锦 1、我们公司的产品是集成电路,请描述一下你对集成电路的认识,列举一些与集成电路 相关的内容(如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA 等的概念)。(仕兰微面试题目) 什么是MCU? MCU(Micro Controller Unit),又称单片微型计算机(Single Chip Microcomputer),简称单片机,是指随着大规模集成电路的出现及其发展,将计算机的CPU、RAM、ROM、定时数器和多种I/O接口集成在一片芯片上,形成芯片级的计算机。 MCU的分类 MCU按其存储器类型可分为MASK(掩模)ROM、OTP(一次性可编程)ROM、FLASH ROM等类型。MASK ROM的MCU价格便宜,但程序在出厂时已经固化,适合程序固定不变的应用场合;FALSH ROM的MCU程序可以反复擦写,灵活性很强,但价格较高,适合对价格不敏感的应用场合或做开发用途;OTP ROM的MCU价格介于前两者之间,同时又拥有一次性可编程能力,适合既要求一定灵活性,又要求低成本的应用场合,尤其是功能不断翻新、需要迅速量产的电子产品。 RISC为Reduced Instruction Set Computing的缩写,中文翻译为精简执令运算集,好处是CPU核心 很容易就能提升效能且消耗功率低,但程式撰写较为复杂;常见的RISC处理器如Mac的Power PC 系列。 CISC就是Complex Instruction Set Computing的缩写,中文翻译为复杂指令运算集,它只是CPU分类的一种,好处是CPU所提供能用的指令较多、程式撰写容易,常见80X86相容的CPU即是此类。 DSP有两个意思,既可以指数字信号处理这门理论,此时它是Digital Signal Processing的缩写;也可以是Digital Signal Processor的缩写,表示数字信号处理器,有时也缩写为DSPs,以示与理论的区别。 2、FPGA和ASIC的概念,他们的区别。(未知) 答案:FPGA是可编程ASIC。 ASIC:专用集成电路,它是面向专门用途的电路,专门为一个用户设计和制造的。根据一 个用户的特定要求,能以低研制成本,短、交货周期供货的全定制,半定制集成电路。与 门阵列等其它ASIC(Application Specific IC)相比,它们又具有设计开发周期短、设计 制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点 3、什么叫做OTP片、掩膜片,两者的区别何在?(仕兰微面试题目)otp是一次可编程(one time programme),掩膜就是mcu出厂的时候程序已经固化到里面去了,不能在写程序进去!( 4、你知道的集成电路设计的表达方式有哪几种?(仕兰微面试题目) 5、描述你对集成电路设计流程的认识。(仕兰微面试题目) 6、简述FPGA等可编程逻辑器件设计流程。(仕兰微面试题目) 7、IC设计前端到后端的流程和eda工具。(未知) 8、从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.(未知) 9、Asic的design flow。(威盛VIA 2003.11.06 上海笔试试题) 10、写出asic前期设计的流程和相应的工具。(威盛) 11、集成电路前段设计流程,写出相关的工具。(扬智电子笔试) 先介绍下IC开发流程: 1.)代码输入(design input) 用vhdl或者是verilog语言来完成器件的功能描述,生成hdl代码 语言输入工具:SUMMIT VISUALHDL MENTOR RENIOR 图形输入: composer(cadence); viewlogic (viewdraw) 2.)电路仿真(circuit simulation) 将vhd代码进行先前逻辑仿真,验证功能描述是否正确 数字电路仿真工具: Verolog:CADENCE Verolig-XL SYNOPSYS VCS MENTOR Modle-sim VHDL : CADENCE NC-vhdl SYNOPSYS VSS MENTOR Modle-sim 模拟电路仿真工具: AVANTI HSpice pspice,spectre micro microwave: eesoft : hp 3.)逻辑综合(synthesis tools) 逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路;将初级仿真 中所没有考虑的门沿(gates delay)反标到生成的门级网表中,返回电路仿真阶段进行再 仿真。最终仿真结果生成的网表称为物理网表。 12、请简述一下设计后端的整个流程?(仕兰微面试题目) 13、是否接触过自动布局布线?请说出一两种工具软件。自动布局布线需要哪些基本元 素?(仕兰微面试题目) 14、描述你对集成电路工艺的认识。(仕兰微面试题目)

集成电路设计基础复习要点

集成电路设计基础复习要点 第一章集成电路设计概述 1、哪一年在哪儿发明了晶体管?发明人哪一年获得了诺贝尔奖? 2、世界上第一片集成电路是哪一年在哪儿制造出来的?发明人哪一 年为此获得诺贝尔奖? 3、什么是晶圆?晶圆的材料是什么? 4、晶圆的度量单位是什么?当前主流晶圆尺寸是多少?目前最大晶 圆尺寸是多少? 5、摩尔是哪个公司的创始人?什么是摩尔定律? 6、什么是SoC?英文全拼是什么? 7、说出Foundry、Fabless和Chipless的中文含义。 8、什么是集成电路的一体化(IDM)实现模式? 9、什么是集成电路的无生产线(Fabless)设计模式? 10、目前集成电路技术发展的一个重要特征是什么? 11、一个工艺设计文件(PDK)包含哪些内容? 12、什么叫“流片”? 13、什么叫多项目晶圆(MPW) ?MPW英文全拼是什么? 14、集成电路设计需要哪些知识范围? 15、著名的集成电路分析程序是什么?有哪些著名公司开发了集成电 路设计工具?

16、SSI、MSI、LSI、VLSI、ULDI的中文含义是什么?英文全拼是 什么?每个对应产品芯片上大约有多少晶体管数目? 17、国内近几年成立的集成电路代工厂家或转向为代工的厂家主要有 哪些? 18、境外主要代工厂家和主导工艺有哪些? 第二章集成电路材料、结构与理论 1、电子系统特别是微电子系统应用的材料有哪些? 2、常用的半导体材料有哪些? 3、半导体材料得到广泛应用的原因是什么? 4、为什么市场上90%的IC产品都是基于Si工艺的? 5、砷化镓(GaAs) 和其它III/V族化合物器件的主要特点是什么? 6、GaAs晶体管最高工作频率f T可达多少?最快的Si晶体管能达到多 少? 7、GaAs集成电路主要有几种有源器件? 8、为什么说InP适合做发光器件和OEIC? 9、IC系统中常用的几种绝缘材料是什么? 10、什么是欧姆接触和肖特基接触? 11、多晶硅有什么特点? 12、什么是材料系统?

集成电路设计基础复习

1. 在P 衬底硅片上设计的PMOS 管可以分为n+层、SiO 2层、多晶硅层、金属层和N 井层。 2. 在集成电路设计中,制造厂商所给的工艺中有R □为它成为(方块电阻)。 3. MOS 管元件参数中的C ox 是栅极单位面积所具有的(电容值)。 4. 对于NMOS 而言,工作在饱和区中,其漏电流I D 等于(21()2D P ox GS TH W I C V V L μ= -),不能使用β或K 来表示。 5. 对于PMOS 而言,工作在饱和区中,其漏电流I D 等于 (21(||)2D P ox SG TH W I C V V L μ=--),不能使用β或K 来表示。 6. 对于工作在饱和区的NMOS 而言,其g m 等于(2D m GS TH I g V V =-),只能有I D 和过 驱动电压表示。 7. 对于工作在饱和区的NMOS 而言,其g m 等于(m g =),只能有I D 、W 、L 以及工艺参数表示。 8. 根据MOS 管特征曲线划分的四个工作区域,可以作为MOS 电阻的区域为(深度三极管区)。 9. 根据MOS 管特征曲线划分的四个工作区域中,可以作为电流源的区域为(饱和区)。 10. 对于NMOS 而言,导电沟道形成,但没有产生夹断的外部条件为(V DS 小于V GS -V TH )。 11. 差动信号的优点,能(有效抑制共模噪声),增大输出电压摆幅,偏置电路更简单和输出线性度更高。 12. 分析MOS 共栅放大电路,其电流增益约等于(1)。 13. 差动信号的优点,能有效抑制共模噪声,增大输出电压摆幅,偏置电路更简单和(输出线性度更高)。 14. 共源共栅电流镜如下图所示,当V X 电压源由大变小的过程中,M2和M3管,(M3)先退出饱和区。

数字集成电路设计流程

《ic设计流程与使用工具介绍》 我认为IC设计流程按照功能和应用场合不同大致可以划分为三个部分进行介绍,分别是数字IC、模拟IC和FPGA。这三者之间既有相同点又有相异点。在进行设计时,所使用的软件工具也有相同和不同的。 1、数字Asic设计流程前端到后端使用工具 通用型数字Asic(从上到下) 在验证算法时一般使用C语言或者verilog来对系统算法进行建模,使用行为级描述来对算法功能的正确与否进行仿真。一般比较常用的方法是使用C语言在Matlab软件环境下进行算法验证。 算法验证完成之后,需要进行的工作就是将算法转化为对应的行为级或者寄存器传输级描述,并且对其进行功能仿真验证。在该阶段可以使用的工具有很多,常用的有Active—HDL、Mentor的Modelsim 系列软件和QuestaSim系列(前者使用三个核进行仿真,后者使用一个核,因此后者可以对不同语言环境下的描述进行混合仿真)。 完成功能仿真之后需要进行的工作就是根据foundry提供的标准数字单元工艺库,对前面得到的表述一定功能的代码进行综合,得到代码对应的由标准单元库中的门电路组成的实际电路映射。在综合的过程中,要根据设计规范来制定各种约束以使综合得到的电路映射能够满足设计的要求,同时也要注意综合报告中所给出的违反约束的各个信息,并且利用这些信息来修改代码或者算法。在综合的过程中使用的工具最主要是Synopsys的DC和PC。 做完综合之后,利用综合得到的实际电路映射、时序约束与foundry提供的与版图有关的工艺库就可以进行自动布局布线的操做了。此时常用的软件有Synopsys的ASTRO和Cadence的Se工具。 自动布局布线完成后就可以根据产生的版图文件信息提取寄生参数来进行包含寄生参数与互联延迟的后仿真了。一般常用的寄生参数提取工具有A V ANTI的STAR-RC和Cadence的DRECULA或Diva,两者都需要将自动布局布线得到的版图和工艺库文件导入软件中进行寄生参数提取。Cadence的软件还可以通过导入版图,来对自动布局布线得到的版图中不满意的地方进行修补。 寄生参数提取结束后将得到的寄生参数信息与自动布局布线得到的网表导入PT进行包含寄生参数的时序参数提取,然后利用所提取的时序参数在底层网表中反标进行后仿真,观察后仿真的时序是否满足设计规范的要求。如果满足则设计基本完成,不满足还需要进行迭代修改。产生反标需要的时序文件的软件是PT,而将时序反标文件反标回综合后的网表并且进行后仿真的软件比较多,比如Modelsim 和Nclaunch(NC主要针对大型系统,而Modelsim则主要是针对小的设计,因为前者的工作平台是工作站后者是PC)。 全定制数字Asic或者混合信号ASIC(从下到上与从上到下结合) 当需要制作全定制的数字芯片时,传统的从上到下的设计流程就不完全奏效了。其中最大的不同就是全定制芯片为了实现更小的体积与功耗,更高的集成度将可能不采用厂家提供的标准数字单元库而是通过与foundry沟通自己设计满足自己需要的工艺库。比如Xilinx的FPGA芯片的设计采用的就是全定制的设计方法。 对于全定制设计而言,也需要采用算法验证、功能描述与仿真验证、综合、寄生参数提取与后仿真的过程,但是相对通用型Asic的设计而言,在做后仿真时全定制可以使用模拟仿真的方法进行后仿真而不需要进行时序反标的过程,因为在设计全定制Asic时使用的不是foundry提供的标准数字工艺库而是根据设计需要自己设计的数字工艺库。因此对于全定制的Asic设计而言,它的后仿真需要采用foundry提供的标准模拟库,由于不使用时序的反标而采用模拟仿真的方法后仿真得到最终版图对应信息,因此耗时可能比设计通用型的Asic更长。 全定制设计流程的使用软件有,算法验证与功能仿真的软件同通用型使用的基本相同。但是在综合这

集成电路设计基础——发展史

集成电路设计系列第2章集成电路发展史

本章概要 2.1 集成电路的发明 2.2 微处理器的发展 2.3 摩尔定律 2 2.4 今天的IC

年德国科学家Ferdinand 1874年,德国科学家Ferdinand Braun 发现在一定的条件下,晶体能够单向传导电流并将这种现象能够单向传导电流,并将这种现象称为“整流(rectification )。 年意大利人G i l M i 3 1895年,意大利人Gugielmo Marconi 发明了利用电波传输信号的新技术,成为无线通信的开端晶体探测器首成为无线通信的开端。晶体探测器首次被用于无线电接收机中,用于从载波中提取有用信号称之为“检波”波中提取有用信号,称之为检波。

1904年,英国科学家John Ambrose Fleming,发明了第一只电子管,被称为 Fleming Valve。 “Fleming Valve” 4 这只电子管只有阴极和阳极两个电极。他通过研究 ,将个有用信号调制到从阴极到阳极的 Edison Effect,将一个有用信号调制到从阴极到阳极的 直流电流之上。

5 1906年,美国科学家Lee de Forest 给电子管加一个电极(称为栅极), 从而使电子管具有了放大的能力, 可以视作为晶体管的前身。

机械计算装置 英国剑桥大学教授 Charles Babbage于1932 Ch l B bb 年设想,1934年开发 被称为差动引擎 (Difference Engines) 采用十进制 6 可完成加、减、乘、除 有25000个机械部件,总 成本17470英镑

集成电路设计基础

集成电路设计基础复习提纲 一EDA常用命令 ls 显示当前目录下的文件和路径。Pwd显示当前文件的绝对路径.。Cd进入指定目录。More显示文件内容。Cp拷贝。Mkdir创建目录。tar 打包。zip压缩。unzip解压。ftp传送文件。 二基本概念 1版图设计 CIW命令解释窗口, Library 库,Reference Library相关库, Library Path库路径,Cell单元,View视图,Techfiler.tf工艺文件, cds.lib库管理文件, techfile.cds ASCII 文件,LSW图层选择窗口,display.drf图层显示文件。LayerPurpose Pair层次用途配对,Cellview Attributes and Properties单元视图属性,Instance单元,Snap Mode 光标按钮画线条或图形的模型。Stream。数据流(一个标准数据格式用在cad系统间传递物理设计数据) parameterized cells,参数化单元。Flatten,打平 设计方法 1 CIC设计流程 ①设计规划。②建库。③原理图输入。④电路仿真。⑤单元模块版图。⑥TOP 版图。⑦验证。⑧输出GDSII。⑨制掩膜。⑩流片封装测试。 2CIC建库的步骤,工艺文件和显示文件的使用。 建库进入设计项目所在的文件夹,打开名利窗口输入icfb,在ciw菜单栏中选择file-creat-creat new library,选择要连接的Techfiler.tf或者选择相应库作为链接库,后根据指示完成余下的操作 工艺文件p1-40说明图层连接,等效连接,不可被重叠,自动布线,设计规则等情况 ciw-technology-file-dump ,design,layout definations,ascll 命名.Tf,ok;/techpurposes /techlayers;/techdisplays;/techlayerpurposepriorities(图层目的优先);:q!(保存退出):wq!(写后保存退出);/ptap File-load 显示文件的使用:在显示资源编辑窗口里编辑并保存(display。drf)长期有效 添加新包,先编辑显示文件再在显示资源编辑窗口里编辑其填充等;file—save;tools-display resources-mergefile;分配图层目的配对。 3单元版图绘图方法及编辑基本方法, 新建,根据设计要求选择图层用不同的绘图命令绘制和按参数编辑、连接,测试4绘图及编辑常用命令的使用: Create— Rectangle 。create-rectangle left点拉升点 Instance、create-instance(名字不可改)填写库cell view 坐标等 Path、create-path 1点2点+回车/双击 Pcell、edit-hierarchy(分层)-make cell 填写,画长方形区域,ok Polygon、create- Polygon(F3),选择图层,点,点等,回车 Conics create-arc,点,点,点回车

数字集成电路设计课程教学大纲

数字集成电路设计课程教学大纲 英文名称:Digital Integrated Circuits 课程编码:B09062 课程类别:必修 学分数:48 学时数(理论、实验分别表示):48/0 周学时:3 课内学时/课外学时:1/1 授课学期:第六学期 适用专业:电子科学与技术 先修课程:微电子物理基础、数字电路与系统 考核方式:闭卷考试 一、教学目的要求。 本课程是电子科学与技术专业四年制本科生的一门必修课。通过学习,使学生能掌握数字CMOS 集成电路的基本原理及其分析与设计方法,了解集成电路的发展动态,初步熟悉集成电路的设计流程。 二、课程主要内容及基本要求。(标“*”者为重点内容;标“△”者为难点)(一)TTL集成电路 分析:TTL集成电路的基本电路。 (二)TTL集成电路版图设计*△ TTL集成电路版图设计规则、设计要求。 (三)NMOS逻辑集成电路 NMOS的直流特性、瞬态特性和功耗。 (四)CMOS逻辑电路△* CMOS逻辑门的构成特点;CMOS与非门和或非门的分析及其设计;组合逻辑电路的设计;类NMOS电路;传输门逻辑电路计。 (五)MOS集成电路版图设计△ MOS集成电路版图设计、设计要求。

(六)双极电路的基本器件结构 双极电路的基本器件结构、应用举例。 (七)MOS电路的基本器件结构* MOS电路的基本器件结构、举例分析。 (八)MOS电路的分析△* MOS电路的直流分析、交流分析等。 (九)版图设计*△ VLSI的设计方法;门阵列和标准单元设计方法;版图设计。 三、课程主要环节及时数分配见下表: 四、教学的深度与广度 通过本课程的授课,使学生掌握双极和MOS两种工艺条件下的数字电路的设计和分析方法。分析部分包括器件结构、电气参数和电路功能的分析;设计部分包括双极和MOS基本组合电路和时序电路的设计及其对应的版图设计。五、对知识、能力结构、综合素质的要求 了解数字集成电路的设计与分析,包括TTL集成电路、TTL集成电路版图设计、NMOS逻辑集成电路、CMOS逻辑电路、MOS集成电路版图设计、对双

数字IC设计经典笔试题

数字IC设计经典笔试题 张戎王舵蒋鹏程王福生袁波 摘要 本文搜集了近年来数字IC设计公司的经典笔试题目,内容涵盖FPGA、VerilogHDL编程和IC设计基础知识。 Abstract This article includes some classical tests which have been introduced into interview by companies in digital IC designing in recent years. These tests are varied from FPGA,verlog HDL to base knowledge in IC designing. 关键词 FPGA VerilogHDL IC设计 引言 近年来,国内的IC设计公司逐渐增多,IC公司对人才的要求也不断提高,不仅反映在对相关项目经验的要求,更体现在专业笔试题目难度的增加和广度的延伸。为参加数字IC 设计公司的笔试做准备,我们需要提前熟悉那些在笔试中出现的经典题目。 IC设计基础 1:什么是同步逻辑和异步逻辑? 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 同步时序逻辑电路的特点:各触发器的时钟端全部连接在一起,并接在系统时钟端,只有当时钟脉冲到来时,电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来,此时无论外部输入 x 有无变化,状态表中的每个状态都是稳定的。 异步时序逻辑电路的特点:电路中除可以使用带时钟的触发器外,还可以使用不带时钟的触发器和延迟元件作为存储元件,电路中没有统一的时钟,电路状态的改变由外部输入的变化直接引起。 2:同步电路和异步电路的区别: 同步电路:存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源,因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。 异步电路:电路没有统一的时钟,有些触发器的时钟输入端与时钟脉冲源相连,只有这些触发器的状态变化与时钟脉冲同步,而其他的触发器的状态变化不与时钟脉冲同步。 3:时序设计的实质: 时序设计的实质就是满足每一个触发器的建立/保持时间的要求。 4:建立时间与保持时间的概念?

数字IC设计——整理

数字集成电路设计整理 一、概念 1. ASIC——Application Specific Integrated Circuit专用集成电路 ASIC在批量生产时与通用集成电路(IC)相比具有体积更小、功耗更低、可靠性提高、性能提高、保密性增强、成本降低等优点。 ASIC分为全定制和半定制。全定制设计需要设计者完成所有电路的设计,半定制使用库里的标准逻辑单元(Standard Cell),设计时可以从标准逻辑单元库中选择SSI(门电路)、MSI(如加法器、比较器等)、数据通路(如ALU、存储器、总线等)、存储器甚至系统级模块(如乘法器、微控制器等)和IP核,这些逻辑单元已经布局完毕,而且设计得较为可靠,设计者可以较方便地完成系统设计。 全定制能够比半定制的ASIC芯片运行速度更快。 2.IP——Intellectual Property知识产权 3.数字后端 指将前端设计产生的门级网表通过EDA设计工具进行布局布线和进行物理验证并最终产生供制造用的GDSII数据的过程。其主要工作职责有:芯片物理结构分析、逻辑分析、建立后端设计流程、版图布局布线、版图编辑、版图物理验证、联络代工厂并提交生产数据。作为连接设计与制造的桥梁,合格的版图设计人员既要懂得IC 设计、版图设计方面的专业知识,还要熟悉制程厂的工作流程、制程原理等相关知识。 4.Standard Cell——标准单元库 5.RTL——寄存器传输级 描述通过一个寄存器到另一个寄存器的逻辑变换和传输来描述设计。逻辑值被存储在寄存器中,通过一些组合逻辑对其要求值,随后将结果存储于下一个寄存器。 RTL的功能类似于软件与硬件之间的桥梁。是与工艺无关的网表的文本结构描述。 6.布局(Place)布线(Route) 布图规划floorplan比布局更重要。规划包括指令,macro的放置,电源线的设计power plan。floorplan一旦确定,芯片的面积就定下来了,也与整个设计的timming和布通率有很大关系。

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