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Cadence 16.2 学习笔记(一)

Cadence 16.2 学习笔记(一)
Cadence 16.2 学习笔记(一)

D:\Cadence\SPB_16.3\share\pcb\pcb_lib\symbols

原理图操作

Friday, September 07, 2012

12:47 PM

为什么我的cadence16。3绘制原理图DRC 检测没问题之后,生成网表出现错误呢error initializing COM property pages:

无效指针

?

?

I'm using 16.2 demo version on the 64bit version of Windows 7. When I try to create a netlist, it generates generates an error message saying:

"Error initializing COM property pages: Invalid pointer"

The netlist creation window has a blank PCB Editor tab, in which I can't generate a netlist for PCB Editor.Anyone knows the solution?

Thanks.

I found the (partial) solution as following:

Error while creating a netlist in Capture

My operating system is Vista. I get the error -“Error initializing COM property pages: Invalid pointer ”while trying to generate the Allegro net list.

PROBLEM:

While creating a netlist in OrCAD Capture 9.2.3, the following error message appears “Error initializing COM property pages: Invalid pointer ”. Why?

SOLUTION:

This error message appears because of an improper entry in the registry of the pxllite.OCX file. You can solve this problem in the following tree ways:

Solution 1: Manually register the Dynamic Link Libraries (.DLL). To manually register the pxllite.ocx file:

1. Choose Start > Run to open the Run window.

2. Type cmd to open the command line window (CTRL+right click, run as admin)

3. Go to \tools\capture, where is the path for the OrCAD Capture installation directory.

4. Type the following two commands, one at a time in the command line window: regsvr32 pxllite.ocx

regsvr32 truereuse.ocx

Netlist 创建

Friday, September 07, 2012

10:57 PM

After each command the following message box appears one after the another: DllRegisterServer in pxllite.ocx succeeded and DllRegisterServer in truereuse.ocx succeeded. If the above message appears, then it should remove the problem of "Error initializing COM property pages".

Pasted from

只要以管理员身份运行OrCAD Capture CIS就可以了

报告

Friday, September 07, 2012 11:23 PM

Cadence元件库制作Wednesday, September 05, 2012 9:21 AM

焊盘制作Thursday, September 06, 2012 2:54 PM

不规则焊盘Thursday, September 06, 2012 10:42 PM

创建电路板Friday, September 07, 2012 11:49 AM

cadence 学习笔记

1. Allegro中我设置了highlight的颜色为白色,但选中后颜色是白蓝相间的,很不方便查看。是什么地方需要设置,哪位大虾告诉哈我? 答:setup/user preferences/display/display_nohilitefont 这个选项打勾就行了。 2. 不小心按了Highlight Sov后部分线高亮成白色,怎样取消? 答:这个是用来检查跨分割的,取消的办法是:如果是4层板的话,在电源层跟地层都铺上地网络,然后再按Highlight Sov刷新即可。 3. 如何更改Highlight高亮默认颜色? 答:可以在Display->Color/Visibility->Display->Temporary Highlight里修改即可,临时修改颜色可以点Display->Assign Color来实现。 4. 如实现Highlight高亮部分网络,而背景变暗,就像Altium Designer那样? 答:可以在Display->Color/Visibility->Display->Shadow Mode打开该模式,并且选中Dim active layer 即可。 5. 快速切换层快捷键 答:可以按数字区里的“-”或“+”来换层。 6. OrCAD跟Allegro交互时,出现WARNING [CAP0072] Could not find component to highlight 错误等? 答:OrCAD输出网表,Allegro导入网表,确保两者对的上号,然后在Orcad选中元件,再右键Editor Select,即可在Allegro中选中该元件;反过来,在Allegro中要先Highlight某元件,在Orcad中变会选中该元件。 1.ORcad :首先打开orcad和allegro分别占1/2的窗口界面。然后orcad中Tools/creatnetlist/PCB Editor中Create PCB Editor Netlist下的Options中设置导出网表的路径。然后确定导出网表。 2.Allegro:Files/Import/Logic/ 最底下的Import directory中设置刚才导出网表的路径。然后导入即可,只要不出现error即可。 3.操作互动:首先在allegro中选中高亮display/Highlight,然后到orcad中选中一个元件或者引脚哪么对应的allegro中旧高亮显示了。当然了选中Dehighlight就可以不高亮显示了。 7. 关于盲孔及埋孔B/B Via的制作方法? 答:可先制作通孔Thru via,然后Setup->B/B via definitions->Define B/B via,如下图,完成后,再在Constraint Manager->Physical->all layers->vias里添加B/B Via即可。

ORCAD实验报告

实验一 Pspice 软件的分析过程 【实验目的】: 熟悉PSpice 的仿真功能,熟练掌握各种仿真参数的设置方法,综合观测并分析仿真结果,并能够对结果进行分析与总结。 【实验内容】: 1、完成教材P150的例6.1.1、例6.1.2和例6.1.3,其原理图分别如图1-1、图1-2和图1-3所示,并对仿真结果进行分析和总结。 R1R31k R41k 2、对图1-4所示电路运行直流工作点分析(Bias Point Detail )。 根据PSpice 软件的仿真结果 ① 计算A 、B 之间的电压的值; ② 计算两个电源输出的电流值; ③ 如果在A 、B 之间用一根导线直接连接或接一电阻,问电路的工作状态有无变化。 VOFF = 0VOFF = 0R6C12n L14H 图1-2

【实验步骤】: 1. 图一均为直流分量,故对其进行静态分析。观察各点电流电压以及功率; 2. 图二,图三为交流分量,故使用时域分析观察电感电容的电压电流和功率随时间变化的 波形; 3. 对图1-4所示电路运行直流工作点分析。 【实验结果】: 一,对图一进行静态分析,所得结果如下 可以看出, R1与并联回路、R3与R4串联分压R3与R4串联的回路与R2并联分流。 二,对图二进行时域分析,波形如下图所示: R4R1图1-4

10V 0V SEL>> -10V V(L1:1) 10mW 0W -10mW W(L1) I(L1:1) Time 可以看出,电流经过电感时,相位减少了九十度,使得计算出的功率曲线成为如图所示结果对图三进行时域分析,波形如下图所示: 1.0mW 0W -1.0mW W(C1) 200uA 0A -200uA I(C1) V(C1:2)V(0) Time 可以看出,电流经过电容时,相位减少了九十度,使得计算出的功率曲线成为如图所示结果三,对图1-4所示电路运行直流工作点分析,结果如下 1. A、B两点间的电压值为0v。

cadence入门教程_修改版

Introduction to Cadence Customer IC Design Environment 熊三星徐太龙编写 安徽大学电子信息工程学院微电子学系

目录 1. Linux 常用命令 (3) 2. 软件的启动 (5) 3. 建立工程 (7) 4. 画原理图 (9) 5. 原理图仿真 (17) 6. 生成symbol (25) 7. 版图 (30) 8. DRC检查 (50) 9. LVS检查 (54) 10. PEX参数提取 (58) 11. 后仿真 (61)

1.Linux 常用命令 目前,电子设计自动化(Electronic Design Automation, EDA)工具多数都基于Linux操作系统,因此在学习使用EDA之前,有必要掌握一些Linux操作系统的基本命令。 1.mkdir mkdir命令让用户在有写权限的文件夹(目录)下建立一个或多个文件夹(目录)。其基本格式如下: mkdir dirname1 dirname2 ... (dirname 为文件夹或者目录的名字) 2.cd cd命令让用户进入一个有权限的文件夹(目录)。其基本格式如下: cd Filename (Filename为文件夹或者目录的名字) cd .. (.. 表示上一层文件夹或者目录) 3.ls ls命令用以显示一个文件夹(目录)中包含的文件夹(目录)或者文件。其基本格式如下: ls Filename (Filename为文件夹或者目录的名字) 如果ls命令后没有跟文件夹(目录)名字,显示当前文件夹(目录)的内容。 ls 命令可以带一些参数,给予用户更多相关的信息: -a : 在UNIX/Linux中若一个文件夹(目录)或文件名字的第一个字元为"." ,该文件为隐藏文件,使用ls 将不会显示出这个文件夹(目录)或文件的名字。如cshell 的初始化文件.cshrc,如果我们要察看这类文件,则必须加上参数-a。格式如下:ls –a Filename -l : 这个参数代表使用ls 的长(long)格式,可以显示更多的信息,如文件存取权,文件拥有者(owner),文件大小,文件更新日期,或者文件链接到的文件、文件夹。 4.cp cp命令用于文件夹(目录)或文件的复制。其基本格式如下: cp source target 将名为source的文件复制一份为名为target的文件。如果target 文件不存在,则产生文件名为target 的文件,如果target 文件存在,缺省时自动覆盖该文件。 cp file1 file2…dir 将文件file1 file2 ... 都以相同的文件名复制一份放到目录dir 里面。

Cadence学习笔记4PCB板设计

Cadence学习笔记4__PCB板设计 打开PCB Editor,新建一个文件File→New,模板选择Board,文件名为myBoard,点击Browse…选择文件路径,然后点击ok,如下图: 可能因为是破解软件,有的时候一些命令会没反应,保存好文件后,重新打开程序。 这个文档只介绍双层板设计。 设置板子大小: 点击工具栏setup→Design Parameter弹出窗口如下,在Design选项卡下面,单位选择mils,表示这个板子的所有的默认单位都是mil,精度Accuracy选择2,因为后面要出光绘,太大了也没用,大小设置4000*4000,相应的左下角坐标设为-2000和-2000,其余默认即可,第一行两个-2000是第二行两个4000的一半,表示原点在板子中心。一般情况下这里设置的板子应比比实际大小更大一些,特别是宽度,这样有利于摆放元器件。

接着设置栅格点大小,点击工具栏setup Grids,勾选“Grids On”显示栅格点,在非电气属性区域Non-Etch设置为25mil,表示布局<摆放元件)时的最小栅格点为25mil,在电气属性区域All Etch及下面的TOP和BOTTOM设为5mil,表示布线时的最小栅格点为5mil,在All Etch这里的Spaceing x和y可以设置所有层的电气属性栅格点,在下面的TOP和BOTTOM可以单独设置各个层,这里默认的是两层,如果还有更多的层,都会在这里显示。

设置板框: 板框大小就是做出来的板子的实际大小,根据实际情况确定。点击Add→line或左侧工具栏的划线图标,在右侧工具栏选择Options,然后选择类Board Geometry和子类 Outline,其余默认,如下图。其右上角有三个很小的图标,可以点击右上角的图标将其展开,否则鼠标移开后会自动收缩,展开后也可以点击将其收缩。如果不小心点击关掉了这个小窗口,可以在上方工具栏View→Windows勾选Options,同样的Visibility 和Find都可以这么操作。如果Options、Visibility和Find窗口都是点击了展开,那么可以点击将其中一个置于最前。

FPGA学习心得

回想起自己学FPGA,已经有一段时间了,从开始的茫然,到后来的疯狂看书,设计开发板,调电路,练习各种FPGA实例,到最后能独立完成项目,一路走来,感受颇多,拿出来和大家分享,顺便介绍下自己的一点经验所得,希望对初学者有所帮助。 废话不说了,下面进入正题,学习FPGA我主要经历了这么几个阶段: ①、Verilog语言的学习,熟悉Verilog语言的各种语法。 ②、FPGA的学习,熟悉QuartusII软件的各种功能,各种逻辑算法设计,接口模块(RS232,LCD,VGA,SPI,I2c等)的设计,时序分析,硬件优化等,自己开始设计简单的FPGA 板子。 ③、NiosII的学习,熟悉NiosII的开发流程,熟悉开发软件(SOPC,NiosII IDE),了解NiosII 的基本结构,设计NiosII开发板,编写NiosII C语言程序,调试板子各模块功能。先来说说第一个阶段,现在主要的硬件描述语言有VHDL,Verilog两种,在本科时老师一般教VHDL,不过现在 Verilog用的人越来越多,其更容易上手(与C语言语法比较类似),也更灵活,现在的IC设计基本都用Verilog。像systemC,systemVerilog之类的应该还在萌芽阶段,以后可能会有较大发展。鉴于以上原因我选择了Verilog作为我学习的硬件描述语言。 其实有C语言的基础,学起Verilog的语言很简单,关键要有并行的概念,所有的module,assign,always都是并行的,这一点与软件语言有明显不同。这里推荐几本评价比较好的学习Verilog的书籍: ①、《verilog 数字系统设计教程》,这本书对于入门是一本很好的书,通俗易懂,让人很快上手,它里面的例子也不错。但本书对于资源优化方面的编程没有多少涉及到。 ②、《设计与验证Verilog HDL》,这本书虽然比较薄,但是相当精辟,讲解的也很深入,很多概念看了这本书有种豁然开朗的感觉,呵呵。 学习Verilog其实不用看很多书,基本的语法部分大家都一样,关键是要自己会灵活应用,多做练习。 Verilog语言学了一段时间,感觉自己可以编点东西,希望自己编的程序在板子上运行看看结果,下面就介绍我学习的第二个阶段。 刚开始我拿了实验室一块CPLD的开发板做练习,熟悉QuartusII的各种功能,比如IP的调用,各种约束设置,时序分析,Logiclock设计方法等,不过做到后面发现CPLD 的资源不太够(没有内嵌的RAM、不能用SignalTapII,LE太少等),而实验室没有FPGA开发板,所以就萌生了自己做FPGA开发板的意图,刚好Cadence我也学的差不多了,就花了几天时间主要研究了FPGA配置电路的设计,在板子上做了Jtag和AS下载口,在做了几个用户按键和LED,其他的口全部引出作为IO口,电路比较简单,板子焊好后一调就通了(心里那个爽啊...)。我选的FPGA是cycloneII系列的EP2C5,资源比以前的FPGA多了好几倍,还有PLL,内嵌的RAM,可以试试SignalTapII,用内嵌的逻辑分析仪测试引脚波形,对于FPGA的调试,逻辑分析仪是至关重要的。利用这块板子我完成了项目中的几个主要功能:RS232通信,指令译码,配置DDS,AD数据高速缓存,电子开关状态设置等,在实践中学习起来真的比平时快很多,用到什么学什么动力更大。这个时候我主要看的数据有这几本感觉比较好: ①、《Altera FPGA/CPLD 设计(基础篇)》:讲解一些基本的FPGA设计技术,以及QuartusII中各个工具的用法(IP,RTL,SignalProbe,SignalTapII,Timing Closure Floorplan,chip Editor等),对于入门非常好。 ②、《Altera FPGA/CPLD 设计(高级篇)》:讲解了一些高级工具的应用,LogicLock,时序约束很分析,设计优化,也讲述了一些硬件编程的思想,作为提高用。

orcad实验报告

竭诚为您提供优质文档/双击可除 orcad实验报告 篇一:orcad实验报告一 成绩 电路计算机辅助设计 实验报告 实验名称电路原理图的绘制实验班级电子xx姓名xx学号(后两位)xx指导教师xx实验日期20XX年11月10日实验一电路原理图的绘制 一、目的:熟悉在orcAD中的功能及画图操作步骤二、实验内容:1.画出电路图 (Vcc位于place/power/capsym.olb0位于 place/ground/source.olb下,ouT是place/netalias) 1.orcADcapture、orcADpspice、orcADLayout的功能是? 答:orcADcpture用于原理电路图设计;orcADpspice 用于电路模拟仿真;orcADlayout用于印制板电路设计2.说明电路设计流程与画电路图的步骤。 答:电路设计流程:①用orcADcpturecIs软件②新建

设计项目③配置元器件符 号库④进入设计项目管理窗口⑤启动电路图编辑器⑥绘制电路图⑦电路图的后处理和结果保存。 画图步骤:①调用pageeditor②绘制电路图③修改电路图④电路图的后处理和结果输出。 3.在orcADcapture电路编辑环境中,如何加载元件库? 答:在orcADcpture电路编辑环境中,选中library目录后,单击鼠标右键,屏幕上鼠标处弹出AddFile快捷菜单,单击AddFile弹出AddFiletoprojectFolder对话框,在c:\cadence\psD_14.2 \tools\capture\library目录下选择所需要的图形符号库文件添加到项目中。4.在orcADcapture电路编辑环境中,如何取用元件? 答:在orcADcpture电路编辑环境中,完成所需符号库添加后,单击某一库名称,该库中的元器件符号将按字母顺序列在其上方的元器件符号列表框中。然后通过元器件符号列表框右侧的滚动条查找元器件名称或在part文本框中键入欲查找的元器件符号名称。若所选符号正是要求的元器件符号,按“ok”按钮,该符号即被调至电路图中。 5.在orcADcapture电路编辑环境中,如何放大和缩小窗口显示比例?答:Zoomin和Zoomout放大和缩小窗口显示比例。

Cadence_SPB16.3入门教程——元器件布局 .doc

Cadence_SPB16.3入门教程——元器件布局 2012-03-07 13:50:28| 分类:cadence | 标签: |字号大中小订阅 在摆放元件的时候可以与OrCAD Capture交互来完成。在OrCAD Capture中打开原理图,选择菜单 Options->Perferences,如图3.11所示。 图3.11 OrCAD Capture交互 弹出Preferences对话框,如图3.12所示。 图3.12 Preferences 对话框 点击Miscellaneous标签,将Enable Intertool Communication复选框选中。点击确定关闭对话框。 之后在allegro中打开Placement 对话框的状态下,首先在原理图中点击需要放置的元件使之处于选中状态下,然后切换到allegro中,把鼠标移到作图区域内,就会发现该元件跟随着鼠标一起移动了,在想要放置的位置单击鼠标左键即可将该元件放置在PCB中,cadence的这个交互功能非常的好用,不仅在布局的时候可以这样,在布线仿真的时候都能使用该功能来提高效率。 PCB布局是一个很重要很细心的工作,直接影响到电路信号的质量。布局也是一个反复调整的过 程。一般高速PCB布局可以考虑以下几点: ·CPU或者关键的IC应尽量放在PCB的中间,以便有足够的空间从CPU引线出来。

·CPU与内存之间的走线一般都要做等长匹配,所以内存芯片的放置要考虑走线长度也要考虑间隔是 否够绕线。 ·CPU的时钟芯片应尽量靠近CPU,并且要远离其它敏感的信号。 ·CPU的复位电路应尽量远离时钟信号以及其它的高速信号。 ·去耦电容应尽量靠近CPU电源的引脚,并且放置在CPU芯片的反面。 ·电源部分应放在板子的四周,并且要远离一些高速敏感的信号。 ·接插件应放置在板子的边上,发热大的元器件应放在置在通风条件好的位置,如机箱风扇的方向。 ·一些测试点以及用来选择的元件应放在顶层,方便调试。 ·同一功能模块的元件应尽量放在同一区域内。 在布局的过程中,如果某一元件的位置暂时固定了,可以将其锁住,防止不小心移动以提高效率。Allegro提供了这个功能。点击工具栏的图标按钮,然后点击一下元件,右键选择Done,然后该元件就 再也无法选中了,如果要对已经锁定的元件解锁,可以点击工具栏的图标按钮,然后点击右键Done。 也可以点击该按钮后在PCB画图区域点击右键,选择Unfix All选项来解锁所有的元件。 摆放元件的时候,如果需要将元件放置在对面那一层,可以选中元件后单击右键选择菜单Mirror这时 候该元件就被放置到相反的那一层。 在完成元件的布局后,还要重新画板框以及禁止布线层与禁止摆放层。可以参考上面的画板框方法来 完成这些工作,这里就不重复了。

Cadence学习笔记(十三)

1. 有些特殊的焊盘上要打很多孔,需要在Multiple Drill里设置。 2. .psm是元件封装的数据文件,不能直接编辑,.dra是绘图文件,我们可以用软件打开它对封装进行编辑。 3. 按room摆放: 使用PCB Editor, 1)在PCB Editor里设置room属性,导入网表后,Edit - Properties,在Find by name中选择Comp (or Pin),点击More,选择需要赋予room属性的元件,弹出Edit Property对话框 ,在左边的Available Properties中选择Room,value=power3v3,然后点击Apply,在Show Properties 窗口可以看到所选的元件都有ROOM=power3v3,这样元件有了room属性; 2)接下来在PCB Editor里添加room区域,Setup - Outlines - Room Outline,在Create/Edit Option 选择Draw Rectangle,在板框内部拉出一个矩形框; 3)按照room属性来摆放,Place - Quick Place,在Placement Filter里选择Place by room,在下拉列表中选择power3v3,点击Place。 使用Capture CIS, 1)选中元件,右键Edit Properties,Filter by选择Cadence-Allegro,找到ROOM编辑,填写power1v6,再切换到,可以看到room属性已经带过来了; 2)属性设置好以后,要把属性做到网表里,需要重新生成网表,点击.dsn,Tools - Create Netlist;3)回到PCB Editor,重新导入网表,File - Import - Logic; 4)创建room,Setup - Outlines - Room Outline,在Create/Edit Option选择Draw Rectangle,画出power1v6的room; 5)按照room属性来摆放,Place - Quick Place,在Placement Filter里选择Place by room,在下拉列表中选择power1v6,点击Place。

Allegro学习笔记之2——覆铜

Allegro学习笔记之2——覆铜 所谓覆铜,就是将PCB上闲置的空间作为基准面,然后用固体铜填充,这些铜区又称为灌铜。 敷铜的意义: 1)减小地线阻抗,提高抗干扰能力; 2)降低压降,提高电源效率; 3)与地线相连,还可以减小环路面积。 4)也出于让PCB 焊接时尽可能不变形的目的,大部分PCB 生产厂家也会要求PCB 设计者在PCB 的空旷区域填充铜皮或者网格状的地线。 不过敷铜如果处理的不当,那将得不赏失 这是一个实测的案例,测量结果是利用EMSCAN 电磁干扰扫描系统(https://www.sodocs.net/doc/1d5128170.html, )获得的,EMSCAN 能使我们实时看清电磁场的分布。 在一块多层PCB 上,工程师把PCB 的周围敷上了一圈铜,如图1 所示。在这个敷铜的处理上,工程师仅在铜皮的开始部分放置了几个过孔,把这个铜皮连接到了地层上,其他地方没有打过孔。

在高频情况下,印刷电路板上的布线的分布电容会起作用,当长度大于噪声频率相应波长的1/20 时,就会产生天线效应,噪声就会通过布线向外发射。 从上面这个实际测量的结果来看,PCB 上存在一个22.894MHz 的干扰源,而敷设的铜皮对这个信号很敏感,作为“接收天线”接收到了这个信号,同时,该铜皮又作为“发射天线”向外部发射很强的电磁干扰信号。我们知道,频率与波长的关系为f=C/λ。 式中f 为频率,单位为Hz,λ为波长,单位为m,C 为光速,等于3×108 米/秒 对于22.894MHz 的信号,其波长λ为:3×108/22.894M=13 米。λ/20为65cm。 本PCB 的敷铜太长,超过了65cm,从而导致产生天线效应。 目前,我们的PCB 中,普遍采用了上升沿小于1ns 的芯片。假设芯片的上升沿为1ns,其产生的电磁干扰的频率会高达fknee = 0.5/Tr =500MHz。 对于500MHz 的信号,其波长为60cm,λ/20=3cm。 也就是说,PCB上3cm 长的布线,就可能形成“天线”。所以,在高频电路中,千万不要认为,把地线的某个地方接了地,这就是“地线”。一定要以小于λ/20 的间距,在布线上打过孔,与多层板的地平面“良好接地”。 注意问题: 那么我们在敷铜中,为了让敷铜达到我们预期的效果,那么敷铜方面需要注意那些问题: ?如果PCB的地较多,有SGND、AGND、GND,等等,就要根据PCB板面位置的不同,分别以最主要的“地”作为基准参考来独立覆铜,数字地和模拟地分开来敷铜自不多言,同时在覆铜之前,首先加粗相应的电源连线:5. 0V、3.3V等等,这样一来,就形成了多个不同形状的多变形结构。 ?对不同地的单点连接,做法是通过0欧电阻或者磁珠或者电感连接; ?晶振附近的覆铜,电路中的晶振为一高频发射源,做法是在环绕晶振敷铜,然后将晶振的外壳另行接地。 ?孤岛(死区)问题,如果觉得很大,那就定义个地过孔添加进去也费不了多大的事。 ?在开始布线时,应对地线一视同仁,走线的时候就应该把地线走好,不能依*于覆铜后通过添加过孔来消除为连接的地引脚,这样的效果很不好。 ?在板子上最好不要有尖的角出现(<=180度),因为从电磁学的角度来讲,这就构成的一个发射天线!对于其他总会有一影响的只不过是大还是小而已,我建议使用圆弧的边沿线。

集成电路设计实验报告

集成电路设计 实验报告 时间:2011年12月

实验一原理图设计 一、实验目的 1.学会使用Unix操作系统 2.学会使用CADENCE的SCHEMA TIC COMPOSOR软件 二:实验内容 使用schematic软件,设计出D触发器,设置好参数。 二、实验步骤 1、在桌面上点击Xstart图标 2、在User name:一栏中填入用户名,在Host:中填入IP地址,在Password:一栏中填入 用户密码,在protocol:中选择telnet类型 3、点击菜单上的Run!,即可进入该用户unix界面 4、系统中用户名为“test9”,密码为test123456 5、在命令行中(提示符后,如:test22>)键入以下命令 icfb&↙(回车键),其中& 表示后台工作,调出Cadence软件。 出现的主窗口所示: 6、建立库(library):窗口分Library和Technology File两部分。Library部分有Name和Directory 两项,分别输入要建立的Library的名称和路径。如果只建立进行SPICE模拟的线路图,Technology部分选择Don’t need a techfile选项。如果在库中要创立掩模版或其它的物理数据(即要建立除了schematic外的一些view),则须选择Compile a new techfile(建立新的techfile)或Attach to an existing techfile(使用原有的techfile)。 7、建立单元文件(cell):在Library Name中选择存放新文件的库,在Cell Name中输 入名称,然后在Tool选项中选择Composer-Schematic工具(进行SPICE模拟),在View Name中就会自动填上相应的View Name—schematic。当然在Tool工具中还有很多别的

cadence基础学习

教程实例: DSP最小系统 教程内容: 1、利用Capture CIS[原理图设计]进行原理图设计 2、利用Cadence PCB Editor[PCB编辑器]布局布线 3、光绘文件(Artwork)制作,生成Gerber 文件 1mil=0.0254mm

一原理图 放大I 缩小O 图纸右下角标注:Design Template[设计模板] 1、创建新工程文件库文件 2、参考datasheet在库文件中添加新元件: Place pin(画管脚编辑属性,power型visible)、Place pin array(管脚阵列)全部元件在Spreadsheet表中编辑(全选右键单击edit properties)可以在新建元件时选New Part Creation Spreadsheet 通过表格创建多引脚元件 常用选项:Option-part properties / package properties[属性] 画不规则元件:Preference[优先权]中取消Pointer snap to Grid[指针对齐网格],随意划线,画完再改回去

3、分裂原件:homogeneous(完全相同)、heterogeneous(多个功能模块不同)以NE5532 为例 Tools-Annotate:给元件编号原理图中多个heterogeneous分裂原件的分组问题:库文件中选中分裂原件,在part properties 中新建new property(name如package不可为group,value为组号123等),分裂原件的多个部分都要执行上一操作;打开原理图,双击分裂原件在property editor 中将package属性设置为相同则为同一组分裂原件;要给之编号还需在annotate[注释]菜单physical packaging栏中将最后一项改为上文中name名 大型元件的分割:参考《cadence电路设计案例精析》P18 4、在工程中添加元件库(自建库、系统库)电容电阻电感变压在discrete库中不知道元件在哪个库可以搜索 “放置元件”的意思是:place part 5、元件的连接:直接连、用网络别名

Cadence 16.2 学习笔记(一)

D:\Cadence\SPB_16.3\share\pcb\pcb_lib\symbols 原理图操作 Friday, September 07, 2012 12:47 PM

为什么我的cadence16。3绘制原理图DRC 检测没问题之后,生成网表出现错误呢error initializing COM property pages: 无效指针 ? ? I'm using 16.2 demo version on the 64bit version of Windows 7. When I try to create a netlist, it generates generates an error message saying: "Error initializing COM property pages: Invalid pointer" The netlist creation window has a blank PCB Editor tab, in which I can't generate a netlist for PCB Editor.Anyone knows the solution? Thanks. I found the (partial) solution as following: Error while creating a netlist in Capture My operating system is Vista. I get the error -“Error initializing COM property pages: Invalid pointer ”while trying to generate the Allegro net list. PROBLEM: While creating a netlist in OrCAD Capture 9.2.3, the following error message appears “Error initializing COM property pages: Invalid pointer ”. Why? SOLUTION: This error message appears because of an improper entry in the registry of the pxllite.OCX file. You can solve this problem in the following tree ways: Solution 1: Manually register the Dynamic Link Libraries (.DLL). To manually register the pxllite.ocx file: 1. Choose Start > Run to open the Run window. 2. Type cmd to open the command line window (CTRL+right click, run as admin) 3. Go to \tools\capture, where is the path for the OrCAD Capture installation directory. 4. Type the following two commands, one at a time in the command line window: regsvr32 pxllite.ocx regsvr32 truereuse.ocx Netlist 创建 Friday, September 07, 2012 10:57 PM

CADENCE快捷键归纳

cadence 快捷键总结 Cadence版图布局软件Virtuso Layout Editor快捷键归纳(也就是Virtuso中说的Bind key) 写在前面:以下我所归纳的快捷键是我在版图培训时通过阅读Cadence帮助文件和菜单命令一个个试出来的,有些我只知道作用而暂时想不到相应的中文翻译。还有一些快捷键帮助文件中有,但我试了没用,可能是要在Unix下吧^_^。希望对学版图设计的有所帮助吧。有不妥的地方还请多多指教啊。 首先介绍下鼠标、键盘操作吧: 1)单击左键选中一个图形(如果是两个图形交叠的话,单击左键选中其中一个图形,在单击选中另一个图形) 2)用左键框选,选中一片图形,某个图形要被完全包围才会被选中。 3)中键单击调出常用菜单命令(很少用,要点两下,麻烦。我们有快捷键的嘛) 4)右键点击拖放用来放大。放大后经常配合F键使用,恢复到全部显示。配合Tab键使用,平移视图。右键还有“Strokes”,就是点住右键画些图线,就能实现调用某些命令。 5)Shift+左键加选图形,Ctrl+左键减选图形。(Cadence菜单中大写表示+按shift,Ctrl 写成^) 6)F1 显示帮助窗口。 7)F2 保存。 7)F3 这个快捷键很有用,是控制在选取相应工具后是否显示相应属性对话框的。比如在选取Path工具后,想控制Path的走向,可以按F3调出对话框进行设置。 8)F4 英文是Toggle Partial Select,就是用来控制是否可以部分选择一个图形。 9)F5 打开。 F6,F7帮助上有,但我试过,没反应-_-!!! 10)F8 Guided Path Create 切换至L90XYFirst。 11)F9 是Filter Size 我不知道怎么用。 12)Ctrl+A 全选。这个和windows下是一样的。 13)Shift+B Return。这个牵扯到“Hierarchy”。我翻译成“层次”。这个命令就是层次升一级,升到上一级视图。

cadence实验报告

( 实验报告) 姓名:____________________ 单位:____________________ 日期:____________________ 编号:YB-BH-054179 cadence实验报告Cadence experiment report

工作报告| Work Report 实验报告cadence实验报告 PSpice Simulation Experience 6 20xx0xx21236 张双林 Work requirement : please read the exercise of page 117 from the spice book, but simulate the device model parameters and operational point at 30 degree and 100 degree. Please Run the TEMP analysis with Pspice and answer the question of the exercise Please hand out a e-report about your work I. Net-lists and circuit figure : And the net-list file goes : EX3 DC Analysys exapal1.2 .MODEL MELQ NPN BF=100 IS=1E-16 Q1 2 1 0 MELQ RB 3 1 200K RC 3 2 1K VCC 3 0 DC 5 .temp 30 100 .OP .END II. Simulation result : According to the output file, we can draw a table to contrast the difference: 第2页

学习笔记-candence16.6-原理图部分

Candence16.6学习笔记目录 一、原理图设计部分 1.针对原理图界面的操作 2.对原理图进行编辑 3.对制作原件的编辑 4.生成网表 5.生成清单和打印设置

一、针对原理图界面的操作 1.Design entry CIS: 进行板级设计时用来画原理图的。 2.PCB Editor:cadence 进行布局布线的软件。 3.Cadence product choices-----OrCAD capture CIS 4.进行原理图页面个性化设置(整体设置) Options-->design template.. (即原理图页面模板) 4.1. 进行原理图页面个性化设置(单页设置) Options-->schematic page propertise.. 5. .drn 文件是建立的工程的数据库文件,包括电路原理图(schematic)、元件库(design cache)、输出文件(outputs)。 6.工具栏的显示、隐藏和自定义 View-->toolbar 7.更改原理图背景颜色 Option-->Preferences.. 8.原理图的放大、缩小 ①快捷键i、o。 ②View-->zoom-->in/out ③按住ctrl ,滚动鼠标。 二、对原理图进行编辑 1.旋转元器件:快捷键R

2.画线:places -->wire 快捷键W 3.任意角度画线:画线时按住shift 4.网络节点:junction 5.删除网络节点:按住“s”键,鼠标左键单击节点,此时出 现一个方框,这时按“delete”键,即可删除。 6. 浏览命令browse 整体浏览:选中.drn 文件Edit-->browse-->parts/nets...... 点击原件标号可以直接定位到该原件。 三、对制作原件的编辑 1.批量放置管脚:place--pin array 2. 批量修改管教:选中需要修改的管脚--- 右键---edit

CADENCE16.3学习心得

CADENCE16.3 学习心得 1原理图 1.1图纸模版的设定 1.1.1标题栏的新建 1.新建一个LIBRARY,从已有设计SCH的design cache把tittle block拷贝到新建的库中, 打开编辑 2.需要插入公式LOGO时可以在库的编辑环境下Place Picture,在指定位置插入LOGO, 将做好的库保存在指定无中文字符的路径下。要使用这个标题栏模版时,在如下图 所示的Library Name栏指定库路径和库名,在Title Block 栏中选择新建的标题名称 1.1.2图纸大小的设定 在Page Size栏中设定图纸的默认大小,一般默认设置A3纸张大小。 以上设置好后便可以新建工程文件,需要注意的是图纸模版的设定对当前的项目是无效的,只对新建的项目有效

1.2原理图页面建立 对于有一定规模的设计一般采用多页设计的原则,按照功能模块进行分页设计,在原理图根目录下放置,系统框图(System:System Block Diagram),原理图修改记录页(Memo:Hardware Modify Record),多页层次连接关系(System:System Symbol)、电源(POWER),其余原理图按照功能模块建立对应的文件夹,如时钟电路放在CLOCK文件夹下,多层原理图设计文件夹和文件需增加编号确定页面显示顺序,如下图所示: 1.3元件添加和放置 点选PLACE PART后,首先在Libraries栏中选择对应元件的库,然后在Part List栏中选择对应的元件,添加到原理图页面中。 1.4连线和端口的添加 点选PLACE WIRE添加普通走线,点选PLACE BUS增加总线走线,总线标注应注意单线标注为BD0到BD7,总线标注为BD[15:0]时,总线网络标号不能标注为BD[7:0],否则会由于总线宽度不匹配出现DRC错误。对于没有连接的引脚应该Place No Connect 。 1.5层次化电路图创建 如果电路按照功能模块设计,选择Place Hierachical Block弹出如下对话框:

实验报告cadence实验报告三篇_082文档

2020 实验报告cadence实验报告三篇 _082文档 EDUCATION WORD

实验报告cadence实验报告三篇_082文档 前言语料:温馨提醒,教育,就是实现上述社会功能的最重要的一个独立出来的过程。其目的,就是把之前无数个人有价值的观察、体验、思考中的精华,以浓缩、系统化、易于理解记忆掌握的方式,传递给当下的无数个人,让个人从中获益,丰富自己的人生体验,也支撑整个社会的运作和发展。 本文内容如下:【下载该文档后使用Word打开】 PSpiceSimulationExperience6 20xx0xx21236张双林 Workrequirement: pleasereadtheexerciseofpage117fromthespicebook,butsimulat ethedevicemodelparametersand operationalpointat30degreeand100degree. PleaseRuntheTEMPanalysiswithPspiceandanswerthequestionoft heexercisePleasehandoutae-reportaboutyourworkI. Net-listsandcircuitfigure: Andthenet-listfilegoes: EX3DCAnalysysexapal1.2

.MODELMELQNPNBF=100IS=1E- 16Q1210MELQRB31200KRC321KVCC30DC5.temp30100.OP.END II.Simulationresult: Accordingtotheoutputfile,wecandrawatabletocontrastthediff erence: a. b. III.Conclusion: Withaninspectionofthecircuitparametersindifferenttemperat ures,wecanfindthatthevalueofISchangeslargely,about1000tim es,andGM,about16percent,whileabout500mvdecreasingonVCEcau sed.SothebehaviorofTransistorscanbeaffectedbytemperatures largely.

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