8位全加器实验报告

实验1 原理图输入设计8位全加器

一、实验目的：

熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程。

二、原理说明：

一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现。即将低位加法器的进位输出cout与其相邻的高位加法器的最低进位输入信号cin相接。而一个1位全加器可以按照本章第一节介绍的方法来完成。

三、实验内容：

1：完全按照本章第1节介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真。

2：建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。

四、实验环境：

计算机、QuartusII软件。

五、实验流程：

实验流程：

根据半加器工作原

理，建立电路并仿

真，并将元件封装。

↓

利用半加器构成一位

全加器，建立电路并

仿真，并将元件封

装。

↓

利用全加器构成8位全

加器，并完成编译、综

合、适配、仿真。

图1.1 实验流程图

六、实验步骤：

1.根据半加器工作原理建立电路并仿真，并将元件打包。（1）半加器原理图：

图1.2 半加器原理图（2）综合报告：

图1.3 综合报告:

（3）功能仿真波形图4：

图1.4 功能仿真波形图

时序仿真波形图：

图1.5 时序仿真波形图

仿真结果分析：sout为和信号，当a=1，b=0或a=0，b=1时，和信号sout为1，否则为0.当a=b=1时，产生进位信号，及cout=1。

（4）时序仿真的延时情况：

图1.6 时序仿真的延时情况

（5）封装元件：

图1.7 元件封装图

2. 利用半加器构成一位全加器，建立电路并仿真，并将元件封装。

（1）全加器原理图如图：

图2.1 全加器原理图

（2）综合报告：

图2.2 综合报告

（3）功能仿真波形图：

图2.3功能仿真波形图

时序仿真波形图：

图2.4时序仿真波形图

仿真结果分析：cin为来自低位的进位，sum=a or b or cin,即：当a,b,cin中有一位为高电平‘1’或者三位同时高电平为‘1’，则sum=1，否则sum=0；当a,b,cin有两位或者三位同为高电平‘1’时，产生进位信号cout=‘1’。

（4）时序仿真的延时情况：

图2.5 时序仿真的延时情况

（5）封装元件：

图2.6 元件封装图

3. 利用全加器构成8位全加器，并完成编译、综合、适配、仿真。

(1)8位全加器原理图：

图3.1 8位全加器原理图

（2）综合报告：

图3.2 综合报告

（3）功能仿真波形图：

图3.3功能仿真波形图

时序仿真波形图：

图3.4时序仿真波形图

仿真结果分析：八位全加器，和S分别与A，B 对应。当来自第七位的进位信号为‘1’、A的最高位和B的最高位三者有两个位高电平‘1’时，则产生进位信号CO=‘1’。

（图中用十进制数表示）

（4）时序仿真的延时情况：

图3.5（1）时序仿真的延时情况

图3.5（2）时序仿真的延时情况

八路抢答器设计总结,心得体会

设计总结 1、设计思路是整个设计的灵魂拿下每个课题能有一个非常清晰的设计思路是至关重要的。只有对课题的充分理解，对各种器件的熟练掌握，勾画出基本的设计图是成功的关键，必须多花时间在设计上才能为后续工作提，供更扎实的基础。翻阅各种资料，上网查询填补所需知识的空白是必要的。 2、焊接制作必须精益求精焊接必须精益求精，一丝不苟，一点的差错都可能导致实验结果错误，因此必须准确无误还要工整，这样才能在调试中能比较轻松进行，也是整个电路可看性更好。 3、调试调试工作是个精细工作。在调试过程中，有些问题是芯片本身损坏引起的，也有些是因为焊接问题引起的等因此排查过程需要特别有耐心，通过对芯片功能的检验，对焊点的检查最后检查出问题所在。当最后解决问题时，电路的正确是非常振奋，也很有成就感和满足感。 4、建议设计的作品主要是用cd4511 系列集成芯片来完成的，在焊接的过程中由于芯片的引脚过多，布线工作不是很方便。有时候还因为某一跟线没有焊牢，造成电路的不稳定，这些都是有待改进的。 5、不足实验效率低，焊接水平不足导致电路稳定性不高，布线比较混乱，这些都有待提高。总之，在设计过程中学到了许多。作为现代的大学生，如果仅停留在以往的层次上，是远远跟不上时代的步伐，也无法使自己立足在竞争如此激烈的社会里，通过此次实习，看到了自己的水平和差距，学要在今后的学习中又进一步的提高。 心得体会 通过本次课程设计，把我们在课堂上学到的数字电路知识运用到实际当中。如各种常见芯片的功能，各种组合逻辑电路和时序逻辑电路的设计，在此次设计中，当然也遇到了许多问题，毕竟这是第一次设计一个很实际的硬件的器件。在进行一个综合性的硬件设计时，要全面考虑问题，如想用其他信号来控制一个信号，就要考虑到和这个信号直接或间接关系的信号，必须是最重要相关的信号，然后用真值表来解决他们的关系，通过门电路来实现。这一个星期的课程设计，让我真正理解了书本上知识，也让我知道我们课本上的知识在实际中怎么应用，理论联系实际，。通过此次设计，我对理论知识的学习有了很大的兴趣，现在我可以主动的去学习，我明白自己该学习那个方面，重点是什么。我也掌握的了在理论中遇到问题，应该怎样去解决，在实际中遇到迷团应该怎样去检查调试。虽然最后我没调试出我们想要的结果，但是经过这次课程设计让我们更巩固了我们的专业知识和焊接技能。在这次设计过程中还了解到在设计的时候不仅是设计好，更重要的是想方设法在功能实现的同时降低成本。

多路智力抢答器实验报告

湖北经济学院 数字电子技术课程设计报告 课题名称：数字电子技术课程设计指导教师： 学生班级： 学生姓名： 学号： 学生院系： 2012年4月

设计任务 一、基本功能 1、设计一个智力竞赛抢答器，可同时供8名选手或8个代表队参加比赛，分别用八个抢答按钮So、S1、S 2、S 3、S 4、S 5、S 6、S7表示。 2、设置一个由主持人控制的控制开关，用来控制系统清零和抢答。 3、抢答器具有数据锁存和显示的功能。抢答开始后，若有选手按动抢答按钮，编号立即锁存，并在LED数码管上显示出选手的编号，同时蜂鸣器给出音响提示。此外，要封锁输入电路，禁止其他选手抢答。优先抢答选手的编号一直保持到主持人将系统清零为止。 二、扩展功能 1、抢答器具有定时抢答的功能，抢答时间为30秒。当节目主持人启动“开始”键后，要求定时器立即减计时，并用显示器显示，同时扬声器发出声响，声响持续时间为0.5秒左右。 2、参赛选手在设定的时间内抢答，抢答有效，定时器停止工作，显示器上显示选手的编号和抢答时刻的时间，并保持到主持人将系统清零为止。 3、如果定时抢答的时间已到，却没有选手抢答时，本次抢答无效，系统短暂报警，并封锁输入电路，禁止选手超时后抢答，时间显示器上显示00。

设计报告 一、设计目的 1、学习数字电路中的优先编码器，锁存器，计数器，时序控制电路，多谐振荡器等单元电路的综合运用。 2、掌握各芯片的逻辑功能及使用方法。 3、了解面包板结构及其接线方法。 4、了解数字抢答器的组成及工作原理。 5、熟悉数字抢答器的设计与制作。 二、设计步骤 1、画出原理框； 2、根据原理框图，把框图中每个部分电路设计出来，画出电路图； 3、仿真调试； 4、搜集元器件； 5、搭建电路，实现功能。 三、具体设计过程 1、画出原理框图

八路抢答器实验报告

电子课程设计报告4511型八路数显抢答器 学生姓名： 专业： 班级： 学号： 指导教师： 同组成员： 时间：

第一章绪论 1.1关于4511型数显抢答器 八路智能抢答器主要由数字优先编码电路、锁存/译码/驱动电路于一体的CD4511集成电路、数码显示电路和报警电路组成。优先编码电路、C D4511集成电路将参赛队的输入信号在数码显示管上输出，用报警电路对时间进行严格控制，这样就构成了八路智能抢答器电路。 八路数字抢答器电路包括抢答，编码，优先，锁存，数显，复位及抢答键。抢答器数字优先编码电路由D1-D12组成，实现数字的编码。CD4511是一块含BCD-7段锁存/译码/驱动电路于一体的集成电路。抢答器报警电路由NE555接成音多谐振荡器构成。抢答器数码显示电路由数码管组成，输入的BCD码自动地由 CD4511内部电路译码成十进制数在数码管上显示。 1.2 选题的目的和意义 通过这次课程设计,让我了解到了八路智能抢答器的结构组成和工作原理，同时了解焊接的方法和技巧。 1.3 课题研究的内容 八路智能抢答器是采用了CD4511集成芯片来实现功能要求的，在抢答过程中，每个选手都有一个抢答按钮。在主持人按下复位键宣布抢答开始的时候，选手就开始进行抢答，在指定时间内选手进行抢答，数码显示屏上会显示最先抢答选手的编号。如果主持人没有按下开始键而选手就抢答视为犯规，数码显示屏显示犯规者的编号，扬声器持续发生。主持人可按复位键，新一轮抢答开始。

第2章抢答器的系统概述 2.1 系统的主要功能简介 4511型八路数显抢答器的主要功能有如下三点： 1. 可同时供8名选手参加比赛，其相应的编码分别是0、1、2、3、4、5、6、7，各用一个抢答按钮，按钮的编号与选手的编号相对应。 2.给主持人设置一个控制开关，用来控制系统的清零（编号显示数码管灭灯）和抢答的开始。 3.抢答器具有数据锁存和显示的功能。抢答开始后，若有选手按动抢答按钮，编号立即锁存，并在LED数码管上显示出选手的编号。 2.2 抢答器的工作过程 1、开始上电之后，主持人按复位键，抢答开始。如有选手按下抢答键，报警电路会发出讯响声，并且数码显示电路上会显示成功抢答的选手的编号。 2、当有选手抢答成功之后，系统就进行了优先锁存，其他抢答选手抢答无效。 3、如果主持人未按下复位键，而有人按了抢答按键，此次抢答无效，只有当主持人按下了复位键，选手才能进行顺利抢答。 总而言之，本课题利用简单逻辑数字电路设计了智能抢答器，该抢答器具有基本的强大功能，提高了系统的可靠性、简化了电路结构、节约了成本，但是此抢答器功能还不够强大，还有很多功能无法实现，需要我们继续学习和研究。

计组-加法器实验报告

半加器、全加器、串行进位加法器以及超前进位加法器 一、实验原理 1.一位半加器 A和B异或产生和Sum，与产生进位C 2.一位全加器 将一位半加器集成封装为halfadder元件，使用两个半加器构成一位的全加器 3.4位串行进位加法器 将一位全加器集成封装为Fulladder元件，使用四个构成串行进位加法器

4.超前进位加法器（4位） ⑴AddBlock 产生并行进位链中的ti(即Cthis)和di（即Cpass），以及本位结果Sum ⑵进位链（Cmaker） 四位一组并行进位链，假设与或非门的级延迟时间为1.5ty，与非门的延迟时间为1ty，在di和ti产生之后，只需2.5ty就可产生所有全部进位

⑶超前进位加法器 将以上二者结合起来即可完成，A和B各位作为各个AddBlock的输入，低一位的进位Ci-1作为本位AddBlock的C-1的输入。各个AddBlock输出的C_this和C_pass作为对应的Cmaker的thisi和passi的输入。

二、实验器材 QuartusII仿真软件，实验箱 三、实验结果 1.串行进位加法器结果 2.超前进位加法器结果

四、实验结果分析 1.实验仿真结果显示串行加法器比超前进位加法器快，部分原因应该是电路结构优化 不到位。另外由于计算的位数比较少，超前进位加法链结构较复杂，所以优势没体现出来，反倒运作的更慢一点。当位数增加的时候，超前进位加法器会比串行的更快。 2.波形稳定之前出现上下波动，应该与“竞争冒险”出现的情况类似，门的延迟和路径 的不同导致了信号变化时到达的时间有先有后，因此在最终结果形成前出现了脉冲尖峰和低谷；另外也可能部分原因由于电路结构优化的不到位所致

八路智力竞赛抢答器设计实验报告

数字电子技术课程设计 题目: 八路智力竞赛抢答器设计 姓名: 专业: 电子科学与技术 班级: 122班

学号: 指导教师: 20 年月日 安徽科技学院理学院

八路智力竞赛抢答器设计 一、课程设计题目（与实习目的） （一）、题目：八路智力竞赛抢答器设计 （二）、实习目的： 1．进一步掌握数字电路课程所学的理论知识。 2．熟悉几种常用集成数字芯片的功能和应用，并掌握其工作原理，进一步学会使用其进行电路设计。 3．了解数字系统设计的基本思想和方法，学会科学分析和解决问题。 4．培养认真严谨的工作作风和实事求是的工作态度。 5．数点课程实验是大学中为我们提供的唯一一次动手实践的机会，增强动手实践的能力。 二、任务和要求 实现抢答器的方法很多，如EPROM编程、RAM编程、单板机、单片机等，都可以组成抢答器系统。 （1）抢答器设计要求 设计一个抢答器，基本要求： 1. 抢答器可以实现基本抢答；可同时供8名选手或8个代表队参加比赛，他们 的编号分别是0、1、2、3、4、5、6、7，各用一个抢答按钮，按钮的编号与 选手的编号相对应，分别是S0、S1、S2、S3、S4、S5、S6、S7。 2．给节目主持人设置一个控制开关，用来控制系统的清零（编号显示数码管灭 灯）和抢答的开始。 3．抢答器具有数据锁存和显示的功能。抢答开始后，若有选手按动抢答按钮，编号立即锁存，并在LED数码管上显示出选手的编号，同时扬声器给出音响提示。此外，要封锁输入电路，禁止其他选手抢答。优先抢答选手的编号一直保持到主持人将系统清零为止。 三、总体方案的选择 （1）总体方案的设计 针对题目设计要求，经过分析与思考，拟定以下二种方案： 方案一：该方案是将抢答按钮先直接与锁存器而不是优先编码器相连，将最先抢答的选手的编号锁定，再依次经过优先编码器、译码器和七段显示器，最后显示的是抢答选手的编号，经过优先编码器后的信号到单稳态触发器，单稳态触发器又与报警电路直接连接，所以显示编号的同时可以发出报警信号。另外由主持人控制开关和其他部分电路通过门电路实现对抢答电路、定时电路和报警部分电路的控制。 主体框图如下：

FPGA一位全加器设计实验报告

题目：1位全加器的设计 一．实验目的 1.熟悉QUARTUSII软件的使用； 2.熟悉实验硬件平台的使用； 3.掌握利用层次结构描述法设计电路。 二．实验原理 由于一位全加器可由两个一位半加器与一个或门构成，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验箱，其中ain,bin,cin信号可采用实 验箱上SW0,SW1,SW2键作为输入，并将输 入的信号连接到红色LED管 LEDR0,LEDR1,LEDR2上便于观察，sum,cout 信号采用绿色发光二极管LEDG0,LEDG1来 显示。 三．实验步骤 1.在QUARTUSII软件下创建一工程，工程名为full_adder，芯片名为EP2C35F672C6； 2.新建Verilog语言文件，输入如下半加器Verilog语言源程序； module half_adder(a,b,s,co); input a,b; output s,co; wire s,co; assign co=a & b; assign s=a ^ b; Endmodule 3.保存半加器程序为，进行功能仿真、时序仿真，验证设计的正确性。 其初始值、功能仿真波形和时序仿真波形分别如下所示

4.选择菜单File→Create/Update→Create Symbol Files for current file，创建半加器模块； 5.新建一原理图文件，在原理图中调用半加器、或门模块和输入，输出引脚，按照图1所示连接电路。并将输入ain,bin,cin连接到FPGA的输出端，便于观察。完成后另保存full_adder。 电路图如下 6.对设计进行全编译，锁定引脚，然后分别进行功能与时序仿真，验证全加器的逻辑功能。其初始值、功能仿真波形和时序仿真波形分别如下所示

八路抢答器实验报告

电子工艺实习报告 1.实验内容： 学习电子工艺理论，包括焊接技术、常用器件和八路抢答器原理等等； 在练习板上进行焊接练习，包括至少四十个电阻（包括立式和卧式）、四十根导线（包括硬线和软线）；根据所学内容和所给材料焊接八路抢答器并验收。 2.实验目的： 初步了解和学习电子工艺的相关知识理论，通过实际焊接提高动手能力，加深对知识的理解，为以后的专业学习打好基础。 3.焊接技术： ·电烙铁分为外热式、内热式、恒温式和吸锡器电烙铁，握法分为正握法、反握法、握笔法三种。镀锡防止氧化，使用后保持电烙铁清洁挂 锡，以防再次加热时出现氧化。 ·焊料：易熔的金属合金又称焊锡丝，特点是熔点比被焊物的熔点低，450度以上称硬焊料，450度以下称软焊料。作用是将被焊物连接在 一起。 ·焊剂包括松香、焊油、镪水等，作用是清除被焊物表面氧化物及杂质，保证焊锡及被焊物之间发生合金反应。 ·焊接工艺要求：焊接的机械强度要足够；焊接可靠，保证导电性能良好；焊点表面要光滑清洁，不能出现焊点表面粗糙、拉尖、毛刺等现 象。 ·操作要领：焊接时烙铁与引线、印制板、铜箔之间的接触位置关系； 焊接的温度和时间要掌握好；焊接时被焊物要固定；焊料使用要适量，将焊锡丝和电烙铁同时作用于被焊物两端，当焊料的扩散范围达到要 求后，迅速拿开烙铁和焊锡丝，拿开焊锡丝的时间不得迟于拿开烙铁 的时间；焊点重焊时必须与上次的焊锡一同溶化，并溶为一体时才能 把电烙铁移开；剪掉多余引线。 ·拆焊：依据情况分为用烙铁直接解焊、采用专用工具、采用吸锡烙铁或吸锡器、利用铜丝编织的屏蔽线电缆或较粗的多股导线用为吸锡材 料等方法。 4.对元器件焊接要求： 遵循先小后大，先低后高，先轻后重，先内后外的原则；电阻标记方向一致、高低一致；电容标记方向要容易看，先焊无极性电容再焊有极性的；二极管正负极性一致、高低一致；集成芯片先弄清引脚顺序，再焊对角然后依次从左到右从上到下焊起，时间不超过3秒。 5.元器件的装配工艺及绘制电路板图： ·元器件的插装方法分为卧式和立式； ·布局布线：布置均匀，密度一致，横平竖直，不许斜排或交叉重排，避免相互干扰； ·上下级输出输入要紧接。 6.工业生产焊接技术：包括浸焊、波峰焊、再流焊。 7.焊接技术的发展。 8.元器件介绍：

加法器实验报告

加法器实验报告 篇一：加法器实验报告 实验 _＿一＿＿ 【实验名称】 1位加法器 【目的与要求】 1. 掌握1位全加器的设计 2. 学会1位加法器的扩展 【实验内容】 1. 设计1位全加器 2. 将1位全加器扩展为4位全加器 3. 使4位的全加器能做加减法运算 【操作步骤】 1. 1位全加器的设计 （1）写出1位全加器的真值表 （2）根据真值表写出表达式并化简 （3）画出逻辑电路 （4）用quartusII进行功能仿真，检验逻辑电路是否正确，将仿真波形截图并粘贴于此 （5）如果电路设计正确，将该电路进行封装以用于下一个环节 2. 将1位全加器扩展为4位全加器 （1）用1位全加器扩展为4位的全加器，画出电路图

（2）分别用两个4位补码的正数和负数验证加法器的正确性（注意这两 个数之和必须在4位补码的数的范围内，这两个数包括符号在内共4位），用quartusII进行功能仿真并对仿真结果进行截图。 3. 将4位的全加器改进为可进行4位加法和减法的运算器 （1）在4位加法器的基础上，对电路进行修改，使该电路不仅能进行加 法运算而且还能进行减法运算。画出该电路 （2）分别用两个4位补码的正数和负数验证该电路的正确性（注意两个 数之和必须在4位补码的数的范围内），用quartusII进行功能仿真并对仿真结果进行截图。 【附录】 篇二：加法器的基本原理实验报告 一、实验目的 1、了解加法器的基本原理。掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法。 2、学习和掌握半加器、全加器的工作和设计原理 3、熟悉EDA工具Quartus II和Modelsim的使用，能够熟练运用Vrilog HDL语言在Quartus II下进行工程开发、调试和仿真。

八路抢答器实验报告

八路抢答器设计与制作 一、电路功能 1．主持人控制抢答器工作。 2．抢答有效时间为主持人按下按键后5秒内，其他时间按动抢答键无效。 3．抢答选手编号为0、1、2、3、4、5、6、7。抢答开始后，若五秒内有人抢答，则由LED数码管显示最先抢答选手编号，否则无显示。 4．抢答开始后由蜂鸣器发出5声1秒的提示音，若在5秒内有人抢答，蜂鸣器立刻停止提示音。并显示抢答选手编号。 二、电路基本参数 输入电压Vcc=5v 三、电路原理框图 图3-1 八路抢答器组成电路 四、设计要求 5．有八个抢答按键，一个主持人控制按键。 6．抢答有效时间为主持人按下按键后5秒内，其他时间按动抢答键无效。 7．抢答选手编号为0、1、2、3、4、5、6、7。抢答开始后，若五秒内有人抢答，则由LED数码管显示最先抢答选手编号，否则无显示。 8．抢答开始后由蜂鸣器发出5声1秒的提示音，若在5秒内有人抢答，蜂鸣器立刻停止提示音。

五、 电路原理图及工作原理介绍 电路原理图如图2-1所示。 图2-1八路抢答器原理图 图中70K K -为8个抢答按键。74LS148为8线/3线优先编码器，其逻辑功能如表2-1所示。8路输入信号70D D -以及编码输出信号70A A -均为负逻辑。EI 为使能控制端，低电平有效，当EI=0时，正常编码，否则所有输出端均为高电平。当EI=0时，且70D D -有输出时，0s =G ，否则1s =G ，可见GS 为低电平时74LS148正常编码且有输入。当EI=0时，且70D D -无输入时，EO=0,可见EO 为低电平时表示74LS148正常编码且无输入。 74LS279为4RS 触发器，输入信号低电平有效。其中，第一和第三RS 触发器有两个置1端。看8K 为主持人控制键，按下8K 将第一至第三RS 触发器复位，将第四RS 触发器置1。在正常抢答期间，74LS279作为锁存器，将编码输出70A A -和GS 锁存，其中02A A -反相输出，从而将负逻辑编码变为正逻辑，GS 同相输出。最后，编码信号经7段显示译码器74LS48译码由LED 显示抢答选手编号。74LS48内部有2K 上拉电阻，可直接驱动共阴LED ，不需要串联限流电阻。 由555定时器构成多谐振荡电路，震荡周期S C R R T 1)(7.011110≈+=,占空比 %7.66211 1011 10≈++= R R R R D 。该信号既是倒计数电路的时钟脉冲，又是蜂鸣器的发声的 定时脉冲。由74LS192构成5秒倒计时电路。主持人按下8K 时，计数器置为6，然后开始倒计数，经6个脉冲后，计数值为0，以后保持0不变，除非主持人再次按下8K 置数，因为计数器最高输出D Q 端与异步清零端CLR 相连，当计数器为0时若继续倒计数，则D Q =1，使计数器清零。 主持人按下按键8K 复位后，计数器输出为6，前5个计数脉冲到来后，计数器输出分别为5、4、3、2、1，或门1G 输出高电平，若无人抢答，则与非门2G 打开，时钟

8位全加器实验报告

实验1 原理图输入设计8位全加器 一、实验目的： 熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程。 二、原理说明： 一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现。即将低位加法器的进位输出cout与其相邻的高位加法器的最低进位输入信号cin相接。而一个1位全加器可以按照本章第一节介绍的方法来完成。 三、实验内容： 1：完全按照本章第1节介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真。 2：建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。 四、实验环境： 计算机、QuartusII软件。 五、实验流程： 实验流程： 根据半加器工作原 理，建立电路并仿 真，并将元件封装。 ↓ 利用半加器构成一位 全加器，建立电路并 仿真，并将元件封 装。 ↓ 利用全加器构成8位全 加器，并完成编译、综 合、适配、仿真。 图1.1 实验流程图

六、实验步骤： 1.根据半加器工作原理建立电路并仿真，并将元件打包。（1）半加器原理图： 图1.2 半加器原理图（2）综合报告： 图1.3 综合报告: （3）功能仿真波形图4： 图1.4 功能仿真波形图

时序仿真波形图： 图1.5 时序仿真波形图 仿真结果分析：sout为和信号，当a=1，b=0或a=0，b=1时，和信号sout为1，否则为0.当a=b=1时，产生进位信号，及cout=1。 （4）时序仿真的延时情况： 图1.6 时序仿真的延时情况 （5）封装元件： 图1.7 元件封装图 2. 利用半加器构成一位全加器，建立电路并仿真，并将元件封装。 （1）全加器原理图如图： 图2.1 全加器原理图

加法器的基本原理实验报告

一、实验目的 1、了解加法器的基本原理。掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法。 2、学习和掌握半加器、全加器的工作和设计原理 3、熟悉EDA工具Quartus II和Modelsim的使用，能够熟练运用Vrilog HDL语言在Quartus II下进 行工程开发、调试和仿真。 4、掌握半加器设计方法 5、掌握全加器的工作原理和使用方法 二、实验内容 1、建立一个Project。 2、图形输入设计：要求用VHDL结构描述的方法设计一个半加器 3、进行编译，修改错误。 4、建立一个波形文件。（根据真值表） 5、对该VHDL程序进行功能仿真和时序仿真Simulation 三、实验步骤 1、启动QuartusⅡ 2、建立新工程NEW PROJECT 3、设定项目保存路径＼项目名称＼顶层实体名称 4、建立新文件Blok Diagram/Schematic File 5、保存文件FILE /SA VE 6、原理图设计输入 元件符号放置通过EDIT_>SYMBOL 插入元件或点击图标 元件复制 元件移动 元件转动 元件删除 管脚命名PIN_NAME 元件之间连线（直接连接，引线连接） 7、保存原理图 8 、编译：顶层文件设置，PROJECT_>Set as Top_Level 开始编译processing_>Start Compilation 编译有两种：全编译包括分析与综合（Analysis&Synthesis）、适配(Fitter)、编程（assembler）时序分析（Classical Timing Analysis）4个环节，而这4个环节各自对应相应菜单命令，可单独发布执行也可以分步执行

路抢答器实验报告

系别：电子工程系 班级：电子101 学号：23 姓名：李光杰 指导老师：佘明辉2011年6月23日星期四

八路智力竞赛抢答器设计 一．实验目的 掌握抢答器的工作原理及其设计方法。 学会用Multisim8软件操作实验内容。 掌握设计性试验的实验方法 二．实验要求 八路智力竞赛抢答器功能要求： 基本功能： 1．设计一个智力竞赛抢答器，可同时供8名选手或8个代表队参加比赛，他们的编号分别是0、1、2、3、4、5、6、7，各用一个抢答按钮，按钮的编号与选手的编号相对应，分别是S0、S1、S2、S3、S4、S5、S6、S7。 2．给节目主持人设置一个控制开关，用来控制系统的清零（编号显示数码管灭灯）和抢答的开始。 3．抢答器具有数据锁存和显示的功能。抢答开始后，若有选手按动抢答按钮，编号立即锁存，并在LED数码管上显示出选手的编号。此外，要封锁输入电路，禁止其他选手抢答。优先抢答选手的编号一直保持到主持人将系统清零为止。 扩展功能： 1．抢答器具有定时抢答的功能，且一次抢答的时间可以由主持人设定。当节目支持人按下“开始”按钮后，要求定时器立即倒计时，并在显示器上显示。 2．参赛选手在设定的时间内抢答，抢答有效，定时器停止工作，显示器上显示选手的编号和抢答时刻的时间，并保持到主持人将系统清零为止。 3．如果定时抢答的时间已到，却没有选手抢答，则本次抢答无效，系统封锁输入电路，禁止选手超时后抢答，时间显示器上显示00. 三．实验原理 根据对功能要求的简要分析，将定时抢答器电路分为主题电路和扩展电路两部分。主体电路完成基本的抢答功能，即开始抢答后，当选手按动抢答器按钮

EDA 1位全加器实验报告

南华大学 船山学院 实验报告 （2009 ~2010 学年度第二学期） 课程名称EDA 实验名称1位全加器 姓名学号200994401 专业计算机科学与 班级01 技术 地点8-212 教师

一、实验目的： 熟悉MAX+plus 10.2的VHDL 文本设计流程全过程 二、实验原理图： ain cout cout ain bin sum cin bin sum cin f_adder or2a f e d u3 u2u1b a c co so B co so B h_adder A h_adder A 三、实验代码： （1）LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_adder IS PORT (ain ，bin ，cin : IN STD_LOGIC; cout ，sum : OUT STD_LOGIC ); END ENTITY f_adder; ARCHITECTURE fd1 OF f_adder IS COMPONENT h_adder PORT ( a ，b : IN STD_LOGIC; co ，so : OUT STD_LOGIC); END COMPONENT ； COMPONENT or2a PORT (a ，b : IN STD_LOGIC; c : OUT STD_LOGIC); END COMPONENT ； SIGNAL d ，e ，f : STD_LOGIC; BEGIN u1 : h_adder PORT MAP(a=>ain ，b=>bin ，co=>d ，so=>e); u2 : h_adder PORT MAP(a=>e ， b=>cin ， co=>f ，so=>sum); u3 : or2a PORT MAP(a=>d ， b=>f ， c=>cout);

4位全加器实验报告.doc

四位全加器 11微电子黄跃1117426021 【实验目的】 采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。 【实验内容】 加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）. 【实验原理】 全加器 除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图4为全 加器的方框图。图5全加器原理图。被加数A i 、加数B i 从低位向本位进位C i-1 作 为电路的输入，全加和S i 与向高位的进位C i 作为电路的输出。能实现全加运算 功能的电路称为全加电路。全加器的逻辑功能真值表如表2中所列。 信号输入端信号输出端 A i B i C i S i C i 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1

表2 全加器逻辑功能真值表 图4 全加器方框图 图5 全加器原理图 多位全加器连接可以是逐位进位，也可以是超前进位。逐位进位也称串行进位，其逻辑电路简单，但速度也较低。 四位全加器 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【实验步骤】 (1)建立新工程项目： 打开modelsim软件，进入集成开发环境，点击File→New project建立一

加法器及差分放大器项目实验报告

加法器及差分放大器项目实验报告 一、项目内容和要求 （一）、加法器 1、任务目的： （1）掌握运算放大器线性电路的设计方法； （2）理解运算放大器的工作原理； （3）掌握应用仿真软件对运算放大器进行仿真分析的方法。 2、任务内容： 2.1 设计一个反相加法器电路，技术指标如下： （1）电路指标 运算关系:)25(21i i O U U U +-=。 输入阻抗Ω≥Ω≥K R K R i i 5,521。 （2）设计条件 电源电压Ec=±5V ； 负载阻抗Ω=K R L 1.5 （3）测试项目 A ：输入信号V U V U i i 5.0,5.021±=±=，测试4种组合下的输出电压； B ：输入信号V KHz U V U i i 1.0,1,5.021为正弦波±=信号，测试两种输入组合情况下的输出电 压波形。 C ：输入信号V U i 01=，改变2i U 的幅度，测量该加法器的动态范围。 D ：输入信号V U i 01=，V U i 1,2为正弦波，改变正弦波的频率，从1kHz 逐渐增加，步长为 2kHz ，测量该加法器的幅频特性。 2.2 设计一个同相加法器电路，技术指标如下： （1）电路指标 运算关系：21i i O U U U +=。 （2）设计条件 电源电压Ec=±5V ； 负载阻抗Ω=K R L 1.5 （3）测试项目 A ：输入信号V U V U i i 1,121±=±=，测试4种组合下的输出电压； B ：输入信号V KHz U V U i i 1,1,121为正弦波±=信号，测试两种输入组合情况下的输出电压 波形。 （二）、差分放大器 1、任务目的： （1）掌握运算放大器线性电路的设计方法； （2）理解运算放大器的工作原理； （3）掌握应用仿真软件对运算放大器进行仿真分析的方法。 2、任务内容 2.1 设计一个基本运放差分放大器电路，技术指标如下： （1）电路指标 运算关系:)(521i i O U U U --=。 输入阻抗Ω≥Ω≥K R K R i i 5,521。 （2）设计条件

实验一 一位二进制全加器设计实验

南昌大学实验报告 学生姓名： 学 号： 专业班级： 中兴101 实验类型：■ 验证 □ 综合 □设计 □ 创新 实验日期： 2012 9 28 实验成绩： 实验一 一位二进制全加器设计实验 一．实验目的 （1）掌握Quartus II 的VHDL 文本设计和原理图输入方法设计全过程； （2）熟悉简单组合电路的设计，掌握系统仿真，学会分析硬件测试结果； （3） 熟悉设备和软件，掌握实验操作。 二．实验内容与要求 （1）在利用VHDL 编辑程序实现半加器和或门，再利用原理图连接半加器和或门完成全加器的设计，熟悉层次设计概念； （2）给出此项设计的仿真波形； （3）参照实验板1K100的引脚号，选定和锁定引脚，编程下载，进行硬件测试。 三．设计思路 一个1位全加器可以用两个1位半加器及一个或门连接而成。而一个1位半加器可由基本门电路组成。 (1) 半加器设计原理 能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。或：只考虑两个一位二进制数的相加，而不考虑来自低位进位数的运算电路，称为半加器。图1为半加器原理图。其中：a 、b 分别为被加数与加数，作为电路的输入端；so 为两数相加产生的本位和，它和两数相加产生的向高位的进位co 一起作为电路的输出。 半加器的真值表为 表1 半加器真值表 由真值表可分别写出和数so ，进位数co 的逻辑函数表达式为： b a b a b a so ⊕=+=- - （1） ab co = （2） 图1半加器原理图 (2) 全加器设计原理 除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图2全加器原理图。全加器的真值表如下：

数电实验报告半加全加器

实验二 半加/减器与全加/减器 一、 实验目的： （1） 掌握全加器和半加器的逻辑功能。 （2） 熟悉集成加法器的使用方法。 （3） 了解算术运算电路的结构。 二、 实验设备： 1、 74LS00 （二输入端四与非门） 2、 74LS86 （二输入端四异或门） 3、 数字电路实验箱、导线若干。 Ver 4B 4A 4￥ 3B 3A 3Y 1A IB !Y 2A 2B 2Y GND （74LS86引脚图） 三、 实验原理： 两个二进制数相加，叫做半加，实现半加操作的电路，称为半加器。 A 表示 被加数，B 表示加数，S 表示半加和，Co 表示向高位的进位。 全加器能进行加数、被加数和低位来的信号相加，并给出该位的进位信号以 及和。 四、 实验内容： 用74LS00和74LS86实现半加器、全加器的逻辑电路功能。 （一）半加器、半减器 M=0寸实现半加，M=1时实现半减，真值表如下： （74LS00引脚 ）

功能M A B S C 半加00000 00110 01010 01101 半减10000 10111 11010 11100 —s +/- ——co M （半加器图形符号） 2、 ⑴S真值表: 00011110 00110 11001 A ⑵C真值表: 00011110 00000 10101 C 二B（A二M）

（二）全加器、全减器 S CO C^BC i-1 ?（M 十 A ）（B 十 C ） 、实验结果 半加器： S 二 AB AB = A 二 B C =B （A 二 M ） 全加器： S = A 二 B - C i-1 G 二GM C 2M CI B +/一

CD4511 NE555八路抢答器实验报告

实验设计任务书 课题名称: 数字抢答器 学生姓名 专业 班级 时间2010.10～2011.4月 指导教师 电子信息与自动化工程系

目录 摘要............................................. 错误！未定义书签。第1章绪论..................................... 错误！未定义书签。 1.1课题研究的相关背景 (1) 1.2选题的目的和意义 (1) 1.3课题研究的内容 (2) 1.4国内外研究现状 (2) 1.5抢答器目前存在的主要问题 (3) 第2章抢答器的系统概述 (4) 2.1抢答器的系统功能简介 (4) 2.2抢答器的工作原理简介 (4) 2.3抢答器系统的需求分析 (5) 2.4抢答器的工作流程 (5) 2.5抢答器的工作过程 (6) 第3章抢答器的单元电路设计 (7) 3.1抢答器设计中的数字编码电路 (7) 3.2抢答器设计中的译码/优先/锁存电路 (9) 3.3抢答器设计中的数码显示电路 (13) 3.4抢答器设计中的报警电路 (15) 第4章抢答器的电路设计图 (18) 4.1抢答器工作原理电路图 (18) 4.2抢答器PCB板电路图 (19) 4.3抢答器实物电路图 (20) 第5章总结与展望 (21) 致辞 (22) 参考文献 (23)

摘要 摘要 随着科技的日新月异，促使人们开始学科学、学技术、学知识。抢答器是一个机关学校开展智力竞赛活动必不可少的设备，广泛应用于学校、教育部门、企事业工会组织、俱乐部等单位组织举办各种知识、技术竞赛及文娱活动时作抢答使用。 八路数字抢答器电路包括抢答，编码，优先，锁存，数显，复位及报警电路。抢答器数字优先编码电路由D1-D12组成，实现数字的编码。CD4511是一块含BCD-7段锁存/译码/驱动电路于一体的集成电路。抢答器报警电路由NE555接成音多谐振荡器构成。抢答器数码显示电路由数码管组成，输入的BCD码自动地由 CD4511内部电路译码成十进制数在数码管上显示。经过布线、焊接、调试等工作的八路数字智能抢答器成形，更具有实用性。 关键字：CD4511 数码显示电路报警电路数字编码电路

quarters加法器实验报告

加法器数字逻辑实验报告 一、实验目的 1．熟悉Quartus II软件的基本操作，了解各种设计方法（原理图设计、文本设计、波形设计） 2．用VHDL语言设计一个加法器。 3．用VHDL语言设计串行加法器、并行加法器。 二、实验内容 1、熟悉QuartusⅡ软件的基本操作，了解各种设计输入方法 （原理图设计、文本设计、波形设计） 2、用VHDL语言设计加法器、串行全加器、并行全加器，再利 用波形编辑区进行逻辑功能仿真，以此验证电路的逻辑功能 是否正确，最终在FPGA芯片上下载验证逻辑实现。三、实验原理 1．全加器 用途：实现一位全加操作 逻辑图 真值表 X Y CIN S COUT

0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 VHDL程序 数据流描述： 波形图

2．四位串行加法器逻辑图 波形图

3．74283：4位先行进位全加器（4-Bit Full Adder） 逻辑框图 逻辑功能表 注：1、输入信号和输出信号采用两位对折列表，节省表格占用的空间，如：[A1/A3]对应的列取值相同，结果和值[Σ1/Σ3]对应的运算是Σ1=A1+B1和Σ3=A3+B3。请自行验证一下。 2、C2是低两位相加产生的半进位，C4是高两位相加后产

生的进位输出，C0是低位级加法器向本级加法器的进位输入。四、实验方法与步骤 实验方法： 采用基于FPGA进行数字逻辑电路设计的方法。 采用的软件工具是QuartusII软件仿真平台，采用的硬件平台是Altera EPF10K20TI144_4的FPGA电路板。 实验步骤： 1、建立工程project，并命名顶层文件为JFQ，按照实验箱上 FPGA的芯片名更改编程芯片的设置。操作是点击Assignment/Device,选取芯片的类型。选择“FLEX10K—— EPF10K20TI144_4” 2、编写VHDL源代码。打开QuartusⅡ软件平台，点击File中得 New建立一个VHDL文件。编写的文件名与实体名一致且为JFQ。VHDL如下：

八路抢答器实验报告

八路抢答器实验报告-标准化文件发布号：（9456-EUATWK-MWUB-WUNN-INNUL-DDQTY-KII

八路智力竞赛抢答器设计 一．实验目的 掌握抢答器的工作原理及其设计方法。 学会用Multisim8软件操作实验内容。 掌握设计性试验的实验方法 二．实验要求 八路智力竞赛抢答器功能要求： 基本功能： 1．设计一个智力竞赛抢答器，可同时供8名选手或8个代表队参加比赛，他们的编号分别是0、1、2、3、4、5、6、7，各用一个抢答按钮，按钮的编号与选手的编号相对应，分别是0、1、2、3、4、5、6、7。 2．给节目主持人设置一个控制开关，用来控制系统的清零（编号显示数码管灭灯）和抢答的开始。 3．抢答器具有数据锁存和显示的功能。抢答开始后，若有选手按动抢答按钮，编号立即锁存，并在LED数码管上显示出选手的编号。此外，要封锁输入电路，禁止其他选手抢答。优先抢答选手的编号一直保持到主持人将系统清零为止。 扩展功能： 1．抢答器具有定时抢答的功能。当节目支持人按下“开始”按钮后，要求定时器立即倒计时，并在显示器上显示。 2．参赛选手在设定的时间内抢答，抢答有效，定时器停止工作，显示器上显示选手的编号和抢答时刻的时间，并保持到主持人将系统清零为止。 3．如果定时抢答的时间已到，却没有选手抢答，则本次抢答无效，系统封锁输入电路，禁止选手超时后抢答，时间显示器上显示00. 三．实验原理

根据对功能要求的简要分析，将定时抢答器电路分为主题电路和扩展电路两部分。主体电路完成基本的抢答功能，即开始抢答后，当选手按动抢答器按钮时，能显示选手的编号，同时能封锁输入电路，禁止其他选手抢答。扩展电路完成定时抢答及报警功能。 比赛开始时，接通电源，节目主持人将开关置于“清零”位置，抢答器处于禁止工作状态，编号显示器灭灯，定时显示器上显示设定时间。当节目主持人宣布“抢答开始”，同时将控制开关拨到“开始”位置，抢答器处于工作状态，定时器开始倒计时。若定时时间到，却没有选手抢答时，系统报警，并封锁输入电路，禁止选手超时后抢答。若选手在定时时间内按动抢答按钮时，抢答器要完成以下四项工作：1.优先编码器电路立即分辨出抢答者的编号，并由锁存器进行锁存，然后由译码显示电路显示编号； 2.扬声器发出短暂声响，提醒节目主持人注意； 3.控制电路要对输入编码电路进行封锁，避免其他选手再次进行抢答； 4.控制电路要使定时器停止工作，时间显示器上显示剩余的抢答时间，并保持到主持人将系统清零为止。当选手将问题回答完毕时，主持人操作控制开 关，使系统回复到禁止工作状态，以便进行下一轮抢答。 上述方案所示抢答器的工作过程：主持人按动开始抢答的开关后，最先抢答的选手的电平信号先经过优先编码器，再依次经过数据锁存器，此时已经限制了其他选手的抢答，信号再经过译码器和七段数码显示器，将最先抢答的该

全加器实验报告

全加器设计实验报告 姓名： 班级： 学号：

实验目的： 1.熟悉QuartusⅡ原理图设计流程,学习简单电路的设计方法、输入步骤、层次化步骤。 2.掌握QuartusII的文本输入方式的设计过程，理解VHDL语言的结构级描述方法，学习元件例化语句的设计方法。 实验原理：一位全加器可以用两个半加器及一个或门连接而成。要求使用原理图输入的方法先进行底层半加器设计，再建立上层全加器设计文件，调用半加器和或门符号，连线完成原理图设计。 全加器可以用两个半加器和一个或门连接而成，在半加器描述的基础上，采用COMPONENT语句和PORT MAP语句就可以很容易地编写出描述全加器的程序。 一.原理图 1.半加器 实验步骤 1.打开Quartus Ⅱ软件，选择新建命令，在新建对话框中选择原理图文件编辑输入项，完成新建进入原理图编辑窗口。 2.在原理图编辑窗口任意位置右击鼠标，将出现快捷菜单，选择其中的输入元件项insert symbol，按照所设计的电路，放置器件，排版，连线，完成设计后选择另存为命令，命名为h_adder存放在指定文件夹中。

3.完成半加器的设计后，重复新建命令，开始进行全加器设计，在新建的原理图中，双击鼠标，在弹出的窗口中选择project选项，将之前存入的h_adder元件，放入原理图中。 2.全加器 实验步骤 1.新建工程，在新建的工程中建立VHDL语言编辑文件，在编辑窗口处，输入设计的半加器全加器程序。 2.将设计好程序进行编译，没有错误之后定义全加器五个引脚所对应耳朵硬件电路的引脚号。 3.烧录程序，调试，验证程序是否合理。

二.程序