CD4518组成的数字钟

一、

2.3.1 CC4518功能介绍

用CC4518构成60、24进制计数电路，然后级联组成时、分、秒整体计数电路

4518真值表

图2.3.1 CC4518管脚图 CL EN R 功能

↑ 1 0 加计数

0 ↓ 0 加计数

↓ × 0 不变

× ↑ 0 不变

↑ 0 0 不变

1 ↓ 0 不变 × × 1 Q 3~Q 0=0

二、

三、总体方案确定和工作原理

1.总体方案的确定：其脉冲式用NE555产生的一个2000Hz的脉冲，

用CD4518进行四次分频，使其频率达到1Hz，用此频率对数字钟进行脉冲驱动。

时、分、秒的计数用CD4518,分别用一片实现对时、分、秒的计数，在此需要用到还有74LS00和74LS04，用其进行复位。

译码器电路采用74LS47对数码显示管进行驱动。

2.工作原理：

CD4518功能：

CD4518是一个双BCD同步加计数器，由两个相同的同步4级计数器组成。

CD4518引脚功能(管脚功能)如下：

1CP、2CP：时钟输入端。1CR、2CR：清除端。

1EN、2EN：计数允许控制端。1Q0～1Q3：计数器输出端。

2Q0～2Q3：计数器输出端。Vdd：正电源。Vss：地。

CD4518是一个同步加计数器，在一个封装中含有两个可互换二/十进制计数器，其功能引脚分别为1～7和9～{15}.该CD4518计数器是单路系列脉冲输入（1脚或2脚；9脚或10脚），4路BCD码信号输出（3脚～6脚；{11}脚～{14}脚）。

CD4518控制功能：CD4518有两个时钟输入端CP和EN,若用时钟上升沿触发,信号由CP输入,此时EN端为高电平（1）,若用时钟下降沿触发,信号由EN输入,此时CP端为低吨平（0）,同时复位端Cr也保持低电平（0）,只有满足了这些条件时,电路才会处于计数状态.否则没办法工作。

将数片CD4518串行级联时，尽管每片CD4518属并行计数，但就整体而言已变成串行计数了。需要指出，CD4518未设置进位端，但可利用Q4做输出端。有人误将第一级的Q4端接到第二级的CP端，结果发现计数变成“逢八进一”了。原因在于Q4是在CP8作用下产生正跳变的，其上升沿不能作进位脉冲，只有其下降沿才是“逢十进一”的进位信号。正确接法应是将低位的Q4端接高位的EN端，高位计数器的CP端接USS。

脉冲产生原理：NE555采用的是多谐振荡器电路，其R1=R2=2.4K，C1=0.1uF C2=0.01uF，用其产生2KHz的脉冲，然后用CD4518进行分频，在分频电路中先进行三次10分频，CD4518使用EN使能端进行分频，然后进行2分频，用CP脉冲端，使频率分到1Hz。

计数原理：时间计数电路由秒个位和秒十位计数器,分个位和分十位计数器及时个位和时十位计数器电路构成,其中秒个位和秒十位计数器,分个位和分十位计数器为60进制计数器,而根据设计要求,时个位和时十位计数器为24进制计数器

60进制用CD4518的10分频就可以达到，6进制将秒十位的Q2Q3经过一个与门然后输入多CD4518的清零端就行（试验中采用的是经过一个与非门然后再经过一个非门，因为CD4518需要清零的电压为高电平）。24进制也是用CD4518，个位是十进制，将个位的Q4输入到是为的EN使能端，达到十进制的效果，将个位的Q3与十位的Q2经过一个与门输入到其清零端即可（此处采用的也是与非门和非门实现）。

译码和现实电路：数码显示管用的是共阳极的，译码器74LS47也是共阳形译码器

仿真用数码显示管不用接电阻，而在实际电路中必须接一个1K左右的电阻，要不就会将数码显示管烧坏，因此仿真图和电路连接图还是有一定区别的。

在设计电路的连接图中出错的主要原因都是接线和芯片的接触不良以及接线的错误所引起的。

原理：就是将CD4518的清零端连在一起，接一个开关，按下开关就会清零，但是如果直接连在一起前级的低电平会对后级的清零有影响，因此需要接一个二极管，因为二极管具有单向导电性，因此不会对后级有影响。

多功能数字钟——时分秒

电子电路综合实验设计报告 ——多功能数字钟的设计

目录 目录 (2) 一．实验目的 (3) 二．设计要求 (3) 三．总体设计概要 (3) 四．单元电路设计 (4) 4.1振荡器电路 (4) 4.2分频器电路 (7) 4.3 时间计时单元的设计 (9) 4.4译码与显示电路的设计 (13) 4.5校时电路的设计 (15) 4.6定时控制电路的设计 (17) 4.7方案一整体电路图 (18) 4.8 模块接线图及仿真结果 (18) 4.8.1用ＥＷＢ软件绘制的单元接线图 (18) 4.8.2单元模块仿真 (21) 4.8.3整体仿真 (22) 五.测试结果分析 (23) 六．面包板 (23) 七．设计过程中出现的问题 (25) 八.实验用到的器件 (25)

一．实验目的 （1）加深对数字电子技术的理论知识的理解，结合实践进一步加深对单元电路基本功能的掌握和应用。 （2）通过具体数字电路模型，掌握一种常用电子电路仿真的软件，使学生能利用所学理论知识完成实际电路的设计、仿真和制作。 （3）掌握数字钟的基本知识以及所用数字钟相关芯片的功能及使用方法。 （4）了解面包板结构及其接线方法。 （5）熟悉数字钟电路的设计与制作。 二．设计要求 本课题是设计一个多功能数字钟，准确计时，以数字形式显示，时、分、秒的时间；小时的计时要求为“12翻1”，分和秒的计时要求为60进位。三．总体设计概要 数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。数字钟电路系统的组成方框图如下。

EDA多功能数字钟设计

EDA设计（二） ——多功能数字钟设计 姓名：周婷婷 学号：0904220116 院系：电光学院

指导老师：花汉兵蒋立平 完成时间：2011年12月15号 多功能数字钟设计 摘要 该实验时利用QuartusII软件设计一个数字钟，进行实验设计和仿真调试，实现了计时，校时，校分，清零，保持和整点报时等多种基本功能，并下载到SmartSOPC实验系统中进行调试和验证。此外还添加了星期功能，使得设计的数字钟功能更加完善。 Abstract ：This experiment is to design a digital clock which is based on Quartus software and in which many basic functions like time-counting , hour-correcting , minute-correcting , reset , timing-holding and belling on the hour. And then validated the design on the experimental board . In addition, additional functions like reseting the week make this digital clock a perfect one.

目录 1.设计要求 (4) 2.工作原理 (4) 3.各模块说明 (5) 1)分频模块 (5) 2)计时模块 (9) 3)显示模块 (11) 4)校分与校时模块 (11) 5)清零模块 (12) 6)保持模块 (13) 7)报时模块 (13) 4.扩展模块 (13) 1)星期模块 (13) 5.调试、编程下载 (14) 6.实验中出现问题及解决办法 (14) 7.实验收获与感受 (14)

使用Quartus进行多功能数字钟设计

EDA设计 使用Quartus II进行多功能数字钟设计 院系：机械工程 专业：车辆工程 姓名：张小辉 学号： 指导老师：蒋立平、花汉兵 时间： 2016年5月25日

摘要 本实验是电类综合实验课程作业，需要使用到QuartusⅡ软件，（Quartus II 是Altera公司的综合性PLD/FPGA开发软件，原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程）。本实验需要完成一个数字钟的设计，进行试验设计和仿真调试，实验目标是实现计时、校时、校分、清零、保持和整点报时等多种基本功能，并下载到SmartSOPC实验系统中进行调试和验证。 关键字：电类综合实验 QuartusⅡ数字钟设计仿真

Abstract This experiment is electric comprehensive experimental course work and need to use the Quartus II software, Quartus II is Altera integrated PLD / FPGA development software, schematic and VHDL, Verilog HDL and AHDL (Altera hardware description language support) etc. a variety of design input form, embedded in its own synthesizer and simulator can complete hardware configuration complete PLD design process from design entry to). The need to complete the design of a digital clock, and debug the design of experiment and simulation, the experimental goal is to achieve timing, school, reset, keep and the whole point timekeeping and other basic functions, and then download to the smartsopc experimental system debugging and validation. Key words: Electric power integrated experiment Quartus II Digital clock design Simulation

时钟和延迟的一些定义

时钟和延迟 1：周期与最高频率 图1所示电路的最小时钟周期 t CLK= Microt CO+t LOGIC+t NET+Microt SU-t CLK_SKEW 其中，t CLK_SKEW=t CD1-t CD2 ?t CLK 时钟的最小周期 ?Microt CO 寄存器固有的时钟输出延迟 ?t LOGIC 同步元件之间的组合逻辑延迟 ?t NET 线网延迟 ?Microt SU 寄存器固有的时钟建立时间 ?t CLK_SKEW 时钟偏斜 t LOGIC 图1 时钟周期的计算 公式中最小时钟周期的倒数即最高频率，用f MAX表示： f MAX=1/t CLK f MAX能综合体现设计的时序性能，是最重要的时序指标之一。 2：时钟建立时间 时钟建立时间（Clock Setup Time）常用t SU表示。想要正确采样数据，就必须使数据和使能信号在有效时钟沿到达前就准备好。所谓时钟建立时间就是指时钟到达前，数据和使能信号已经准备好的最小时间间隔。 图2所示电路的t SU为； t SU= Data Delay-Clock Delay+Microt SU 式中Microt SU指的是触发器内部的固有建立时间，是触发器的国有属性，典型值一般小于1ns。 图2 时钟建立时间

3：时钟保持时间 时钟保持时间（Clock Hold Time）常用t H表示。时钟的保持时间是指能保证有效时钟沿正确采样数据和使能信号在时钟沿之后的最小稳定时间。 t H= Clock Delay- Data Delay+ Microt H 式中Microt H指的是触发器内部的固有建立时间，是触发器的国有属性，典型值一般小于1ns。 图3 时钟保持时间 4：时钟输出延迟 时钟输出延迟（Clock to Output Delay）常用t CO表示。它指的是在时钟有效沿到数据有效的最大时间间隔。 t CO= Clock Delay+ Data Delay+ Microt CO 式中Microt CO也是一个寄存器的固有属性，指的是寄存器相应时钟有效沿，将数据送到输出端口的内部延迟参数，典型值一般小于1ns。 图4 时钟输出延迟 5：引脚到引脚的延迟 引脚到引脚的延迟（Pin to Pin Delay）常用t PD表示。指信号从输入管脚进来，穿过纯组合逻辑，到达输出管脚的延迟。由于FPGA的布线矩阵长度固定，所以常用最大t PD标志FPGA的速度等级。 6：Slack Slack是表示设计是否满足时序的一个称谓：正的Slack表示满足时序（时序的余量），负的Slack表示不满足时序（时序的缺量）。 Slack= Required Clock period- Actual Clock Period Slack= Slack Clock period- Microt CO+ Data Delay+ Microt SU Slack的计算方法如下图

数学应用之经典时钟问题讲解

数学应用之经典时钟问题讲解 1.时针与分针 分针每分钟走1 格，时针每60 分钟5 格，则时针每分钟走1/12 格，每分钟时针比分针少走11/12 格。 例：现在是2 点，什么时候时针与分针第一次重合？ 析：2 点时候，时针处在第10 格位置，分针处于第0 格，相差10 格，则需经过10 / 11/12分钟的时间。 例：中午12 点，时针与分针完全重合，那么到下次12 点时，时针与分针重合多少次？ 析：时针与分针重合后再追随上，只可能分针追及了60 格，则分针追赶时针一次，耗时60 /11/12 ＝720/11 分钟，而12 小时能追随及12*60 分钟/ 720/11 分钟/次=11 次，第11 次时，时针与分针又完全重合在12 点。如果不算中午12 点第一次重合的次数，应为11 次。如果题目是到下次12 点之前，重合几次，应为11-1 次，因为不算最后一次重合的次数。 2.分针与秒针 秒针每秒钟走一格，分针每60 秒钟走一格，则分针每秒钟走1/60 格，每秒钟秒针比分针多走59/60 格 例：中午12 点，秒针与分针完全重合，那么到下午1 点时，两针重合多少次？ 析：秒针与分针重合，秒针走比分针快，重合后再追上，只可能秒针追赶了60 格，则秒针追分针一次耗时，60 格/ 59/60 格/秒= 3600/59 秒。而到1 点时，总共有时间3600 秒，则能追赶，3600 秒/ 3600/59 秒/次=59 次。第59 次时，共追赶了，59 次*3600/59 秒/次=3600 秒，分针走了60 格，即经过1 小时后，两针又重合在12 点。则重合了59 次。 3.时针与秒针 秒针每秒走一格，时针3600 秒走5格，则时针每秒走1/720 格，每秒钟秒针比时针多走719/720格。 例：中午12 点，秒针与时针完全重合，那么到下次12 点时，时针与秒针重合了多少次? 析：重合后再追上，只可能是秒针追赶了时针60 格，每秒钟追719/720 格，则要一次要追60 /720=43200/719 秒。而12 个小时有12*3600 秒时间，则可以追12*3600/43200/719＝710次。此时重合在12 点位置上，即重合了719 次。

多功能数字钟设计

摘要 本实验是利用QuartusII 7.0软件设计一个多功能数字钟，进行试验设计和仿真调试，实现了计时，校时，校分，清零，保持和整点报时等多种基本功能，并下载到SmartSOPC实验系统中进行调试和验证。此外还添加了显示星期，闹钟设定等附加功能，使得设计的数字钟的功能更加完善。 关键字：QuartusII、数字钟、多功能、仿真 Abstract This experiment is to design a digital clock which is based on Quartus software and in which many basic functions like time-counting,hour-correcting,minute-correcting,reset,time-holding and belling on the hour. And then validated the design on the experimental board. In addition, additional functions like displaying and resetting the week and setting alarm make this digital clock a perfect one. Key words: Quartus digital-clock multi-function simulate

目录 一．设计要求 (4) 二．工作原理 (4) 三．各模块说明 (5) 1)分频模块 (5) 2)计时模块 (7) 3)动态显示模块 (9) 4)校分与校时模块 (10) 5)清零模块 (11) 6)保持模块 (12) 7)报时模块 (12) 四．扩展模块 (12) 1)星期模块 (12) 2)闹钟模块 (13) 五．总电路的形成 (16) 六．调试、编程下载 (17) 七．实验感想 (17) 八．参考文献 (20)

多功能数字钟实验报告

《多功能数字钟电路的设计、制作》 课程设计报告 班级：(兴) 2008级自动化 姓名：胡荣 学号：2008960623 指导教师：刘勇 2010年11月13日

目录 一、设计目的．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．1 二、设计内容及要求．．．．．．．．．．．．．．．．．．．．．．．．．．．1 三、总设计原理．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．1 四、主要元件及设备．．．．．．．．．．．．．．．．．．．．．．．．．．．2 五、单元电路的设计．．．．．．．．．．．．．．．．．．．．．．．．．．．5 1、数字电子计时器组成原理．．．．．．．．．．．．．．．．．5 2、用74LS160实现12进制计数器．．．．．．．．．．．．．．6 3、校时电路．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．7 4、时基电路设计．．．．．．．．．．．．．．．．．．．．．．．．．．．8 六、设计总电路图．．．．．．．．．．．．．．．．．．．．．．．．．．．．．8 七、设计结果及其分析．．．．．．．．．．．．．．．．．．．．．．．．．8 八、设计过程中的问题及解决方案．．．．．．．．．．．．．．．9 九、心得体会．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．9 十、附录．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．10

多功能数字钟电路设计 一、设计目的 通过课程设计要实现以下两个目标：一、初步掌握电子线路的设计、组装及调试方法。即根据设计要求，查阅文献资料，收集、分析类似电路的性能，并通过组装调试等实践活动，使电路达到性能要求；二、课程设计为后续的毕业设计打好基础。毕业设计是系统的工程设计实践，而课程设计的着眼点是让我们开始从理论学习的轨道上逐渐引向实际方面，运用已学过的分析和设计电路的理论知识，逐步掌握工程设计的步骤和方法，同时，课程设计报告的书写，为今后从事技术工作撰写科技报告和技术资料打下基础。 二、设计内容及要求 1、功能要求： ①基本功能: 以数字形式显示时、分、秒的时间，小时计数器的计时要求为“12翻1”，并要求能手动快校时、快校分或慢校时、慢校分。 ②扩展功能: 定时控制，其时间自定；仿广播电台正点报时—自动报正点时数。 2、设计步骤与要求： ①拟定数字钟电路的组成框图，要求先实现电路的基本功能，后扩展功能，使用的器件少，成本低； ②设计各单元电路，并用Multisim软件仿真； ③在通用电路板上安装电路，只要求显示时分； ④测试数字钟系统的逻辑功能； ⑤写出设计报告。设计报告要求：写出详细地设计过程（含数字钟系统的整机逻辑电路图）、调试步骤、测试结果及心得体会。 三、总设计原理 数字电子钟原理是一个具有计时、校时、报时、显示等基本功能的数字钟主要由振荡器、分频器、计数器、译码器、显示器、校时电路、报时电路等七部分组成。石英晶体振荡器产生的信号经过分频器得到秒脉冲，秒脉冲送入计数器计数，计数结果通过“时”、“分”、“秒”译码器译码，并通过显示器显示时间。 四、主要元件及设备 1、给定的主要器件： 74LS00（4片），74LS160（4片）或74LS161（4片），74LS04（2片），74LS20（2片），74LS48（4片），数码管BS202（4只），555（1片），开关（1个），电阻47k（2个）电容10uF（1个）10nF(1个) 各元件引脚图如下图：

STM8教程-第十六章 CCO 时钟输出

第十六章CCO 时钟输出 作为STM8S207 的一个特别功能，时钟输出功能CCO 是可配置的时钟输出功能。使用CCO 可以在CCO 引脚上输出指定的时钟。 16.1 CCO 简介 可配置的时钟输出功能使用户可在外部引脚CCO 上输出指定的时钟。用户可选择下面6 种时钟信号之一作为CCO 的时钟： f_HSE f_HSI f_HSIDIV f_LSI f_master f_cpu 16.2 可配置时钟输出寄存器CLK_CCOR CCOBSY：可配置时钟输出忙。由硬件置位或清除，用于指示所选的CCO 时钟源正处于切换状态或者稳定状态。当CCOBSY 为1 时，CCOSEL 位将被写保护。CCOBSY 保存为1 直至CCO 时钟被使能。 0：CCO 时钟闲 1：CCO 时钟忙 CCORDY：可配置时钟输出准备就绪。由硬件置位或清除，用于指示CCO 时钟的状态0：CCO 时钟可用 1：CCO 时钟不可用 CCOSEL：可配置时钟输出源选择。当CCOBSY=1 时，该位被写保护 0000：f_HSIDIV 0001：f_LSI 0010：f_HSE 0011：Reserved 0100：f_cpu 0101：f_cpu/2 0110：f_cpu/4 0111：f_cpu/8 1000：f_cpu/16 1001：f_cpu/32 1010：f_cpu/64 1011：f_HSI 1100：f_master 1101：f_cpu 1110：f_cpu

1111：f_cpu CCOEN：可配置时钟输出使能 0：禁止CCO 时钟输出 1：使能CCO 时钟输出 16.3 关于CCO 的说明 用户需为指定的IO 引脚PE0 选择期望输出的时钟。此IO 口必须通过配置寄存器PE_CR1 对应的位为1 来设置为上拉输入或推挽输出模式。 一旦可配置时钟输出寄存器CLK_CCOR 的位CCOEN=1，就开始输入所选定的时钟信号。 如果CCOBSY 为1，则表明可配置时钟输出系统正在工作。只要CCOBSY 为1，CCOSEL 位就会被写保护。 如果需要，CCO 可自动激活目标振荡器。当所选时钟就绪时，CCORDY 被置位。 用户可通过清除CCOEN 位来禁用时钟输出功能。CCOBSY 位和CCORDY 位都将保持为1 直到禁用操作结束。从清除CCOEN 位到这两个标志位被复位之间的时间可能会很长，例如当所选的输出时钟相对于fCPU 频率很低时。 16.4 CCO 模块基础应用实例 本节通过一个简单实例，说明CCO 模块的使用和编程方法。 由于时钟频率都较高，所以为了验证实验的正确性，这里采用了蜂鸣器作为验证效果。由于人耳听到的频率在20KHz 范围内，所以为了便于验证，尽量把CCP 的频率降低。实验中采用了HIS 经过HSI8 分频后作为f_master，因此f_maser = 2MHz，再经过16 分频后CPU 的频率为125KHz。最后CCO 采用64 分频后输出的频率约等于2KHz，在人耳的敏感区。验证的时候把PE0 引脚和PD4 引脚短接就OK 了。 程序代码 #include "iostm8s207rb.h" int main( void ) { PE_CR1_C10 = 1; //推挽输出或者上拉输入 //CLK_CKDIVR = 0x1C; CLK_CKDIVR_HSIDIV = 3; CLK_CKDIVR_CPUDIV = 4; //CPU 16分频 //f_cpu = 16M/8/16 = 125KHz CLK_CCOR_CCOSEL = 0x0A; //CCO 输出f_cpu/64 = 1.95KHz CLK_CCOR_CCOEN = 1; //使能CCO输出 while(1); } 使用万用表测到频率为1.9KHz，用导线把PE0 和PD4 口连接在一起就可以听到蜂鸣器的声音。

简易时钟设计讲解

等级: HUNAN INSTITUTE OF ENGINEERING 课程设计 课程名称_______ 单片机原理与应用课程设计__________ 课题名称______________ 简易时钟设计_______________ 专业_____________ 电子信息工程_______________ 班级______________ 电信1301班 _______________ 学号__________________ 31 ___________________ 姓名_________________ 彭颗___________________ 指导老师___________________ 林国汉_________________ 2016年3月25日

电气信息学院 课程设计任务书 课题名称 ________________________________ 简易时钟设计_________________________________ 姓名彭颗专业电子信息工程班级1301 学号01 指导老师 _____________________________________ 林国汉 __________________________________ 课程设计时间 ____________ 2016年3月14日-2016年3月25日(3、4周) _________________ 教研室意见意见：审核人: ____________________ 一、任务及要求 设计任务： 本课题要求以MCS-51系列单片机为核心，设计一个数字时钟。 (1)具有时钟和跑表功能，用LED或者液晶显示器进行显示；(2) 具有时钟调整功能 (3)具有闹钟功能，(4) *能将闹钟时间在AT24C02保存(5) *其它功能设计要求： (1)确定系统设计方案；(2)进行系统的硬件设计；(3)完成应用程序设计； (4)应用系统的硬件和软件的调试。 二、进度安排 第一周： 周一：集中布置课程设计任务和相关事宜，查资料确定系统总体方案。 周二?周三：完成硬件设计和电路连接 周四?周日：完成软件设计 第二周： 周一?周三：程序调试 周四?周五：设计报告撰写。周五进行答辩和设计结果检查。 三、参考资料 1、51单片机C语言教程郭天祥编著电子工业出版社 2、单片机原理与应用第2版王迎旭主编机械工业出版社 3单片机原理与应用及C51程序设计杨加国清华大学出版社，2009

基于VHDL的多功能数字钟设计报告

基于VHDL的多功能数字钟 设计报告 021215班 卫时章 02121451

一、设计要求 1、具有以二十四小时制计时、显示、整点报时、时间设置和闹钟的功能。 2、设计精度要求为1秒。 二、设计环境：Quartus II 三、系统功能描述 1、系统输入：时钟信号clk采用50MHz；系统状态及较时、定时转换的控制信号为k、set，校时复位信号为reset，均由按键信号产生。 2、系统输出：LED显示输出；蜂鸣器声音信号输出。 3、多功能数字电子钟系统功能的具体描述如下： （一）计时：正常工作状态下，每日按24h计时制计时并显示，蜂鸣器无声，逢整点报时。 （二）校时：在计时显示状态下，按下“k”键，进入“小时”待校准状态，若此时按下“set”键，小时开始校准；之后按下“k”键则进入“分”待校准状态；继续按下“k”键则进入“秒”待复零状态；再次按下“k”键数码管显示闹钟时间，并进入闹钟“小时”待校准状态；再次按下“k”键则进入闹钟“分”待校准状态；若再按下“k”键恢复到正常计时显示状态。若校时过程中按下“reset”键，则系统恢复到正常计数状态。 （1）“小时”校准状态：在“小时”校准状态下，显示“小时”的数码管以2Hz 闪烁，并按下“set”键时以2Hz的频率递增计数。 （2）“分”校准状态：在“分”校准状态下，显示“分”的数码管以2Hz闪烁，并按下“set”键时以2Hz的频率递增计数。 （3）“秒”校准状态：在“秒复零”状态下，显示“秒”的数码管以2Hz闪烁，并以1Hz的频率递增计数。 （4）闹钟“小时”校准状态：在闹钟“小时”校准状态下，显示“小时”的数码管以2Hz闪烁，并按下“set”键时以2Hz的频率递增计数。 （5）闹钟“分”校准状态：在闹钟“分”校准状态下，显示“分”的数码管以2Hz闪烁，并按下“set”键时以2Hz的频率递增计数。 （三）整点报时：蜂鸣器在“59”分钟的第“51”、“53”、“55”、“57”秒发频率为500Hz的低音，在“59”分钟的第“59”秒发频率为1000Hz的高音，结束时为整点。 （四）显示：采用扫描显示方式驱动4个LED数码管显示小时、分，秒由两组led灯以4位BCD 码显示。 （五）闹钟：闹钟定时时间到，蜂鸣器发出频率为1000Hz的高音，持续时间为60秒。 四、各个模块分析说明 1、分频器模块(freq.vhd) （1）模块说明：输入一个频率为50MHz的CLK，利用计数器分出 1KHz的q1KHz，500Hz的q500Hz，2Hz的q2Hz和1Hz的q1Hz。 （2）源程序： library ieee;

多功能数字钟设计Verilog语言编写

多功能数字钟设计 院系：电光学院 班级：*** 学号： *** 姓名： *** 指导老师：*** 时间：2010.4.20.

摘要：利用QuartusII软件设计一个数字钟，利用模块化的程序设计思想，核心 模块均采用Verilog语言编写（译码显示模块采用原理图设计），软件仿真调试编译成功后，再下载到SmartSOPC实验系统中。经过硬件测试，查找软件设计缺陷，并进一步完善软件，最终设计得到较为满意的多功能数字钟。 关键词：QuartusII; 多功能数字钟; 模块化; Verilog; 可编程; Abstract:Using the QuartusII software design a digital bell with the blocking method.The design takes theory drawing instead of Verilog language.After emluating and debuging successfully,translate and edit the code.Then,download the result to the programmable SmartSOPC system and test it in hardware.Realizing the soul of designing hardware by software. Keywords:QuartusII; digital bell; blocking method; VHDL; programmable; hardware 目录 设计内容简介 (3) 设计要求说明 (3) 方案论证（整体电路设计原理） (3) 各子模块设计理 (5) 分频模块： (5) 计数模块： (7) --校准模块程序实现： (8) --秒计数模块程序实现： (9) --分计数模块程序实现： (10) --时计数模块程序实现： (10) 整点报时模块： (12) 闹钟设定模块： (13) --闹钟调节模块程序实现： (14) --输出信号选择模块程序实现： (14) 彩铃模块： (15) 译码显示模块： (18) 万年历模块： (19) --日计数模块程序设计： (20) --月计数模块程序设计： (23) --年计数模块程序设计： (23) --万年历波形仿真结果： (25) 结论： (26) 实验感想： (26) 附图： (27)

时序分析中建立时间,保持时间,时钟到输出,PIN到PIN延时的说明

时序分析中建立时间，保持时间，时钟到输出，PIN到PIN延时的说明 Clock Setup Time (tsu) 要想正确采样数据，就必须使数据和使能信号在有效时钟沿到达前就准备好，所谓时钟建立时间就是指时钟到达前，数据和使能已经准备好的最小时间间隔。如下图所示： 这里定义Setup时间是站在同步时序整个路径上的，需要区别的是另一个概念Micro tsu。Micro tsu指的是一个触发器内部的建立时间，它是触发器的固有属性，一般典型值小于1~2ns。在Xilinx等的时序概念中，称Altera的Micro tsu为setup时间，用Tsetup表示，请大家区分一下。回到Altera的时序概念，Altera的tsu定义如下：tsu = Data Delay – Clock Delay + Micro tsu Clock Hold Time （tH）时钟保持时间是只能保证有效时钟沿正确采用的数据和使能信号的最小稳定时间。其定义如下图所示： tH示意图 定义的公式为：tH= Clock Delay – Data Delay + Micro tH 注：其中Micro tH是指寄存器内部的固有保持时间，同样是寄存器的一个固有参数，典型

值小于1～2ns。 Clock-to-Output Delay（tco）这个时间指的是当时钟有效沿变化后，将数据推倒同步时序路径的输出端的最小时间间隔。如下图所示： tco示意图 其中Micor tco也是一个寄存器的固有属性，指的是寄存器相应时钟有效沿，将数据送到输出端口的内部时间参数。它与Xilinx的时序定义中，有一个概念叫T cko是同一个概念。 Pin to Pin Delay （tpd）tpd指输入管脚通过纯组合逻辑到达输出管脚这段路径的延时，特别需要说明的是，要求输入到输出之间只有组合逻辑，才是tpd延时。 Slack是表示设计是否满足时序的一个称谓，正的slack表示满足时序（时序的余量），负的slack表示不满足时序（时序的欠缺量）。slack的定义和图形如下图所示。 Slack = Required clock period – Actual clock period Slack = Slack clock period – (Micro tCO+ Data Delay + Micro tSU) Clock Skew指一个同源时钟到达两个不同的寄存器时钟端的时间偏移，如下图所示。

多功能数字钟(课程设计版)

题目: 多功能数字钟电路设计 器材：74LS390，74LS48，数码显示器BS202， 74LS00 3片，74LS04，74LS08，电容，开关，蜂鸣器，电阻,导线 要求完成的主要任务: 用中、小规模集成电路设计一台能显示日、时、分秒的数字电子钟，要求如下： 1.由晶振电路产生1HZ标准秒信号。 2.秒、分为00-59六十进制计数器。 3.时为00-23二十四进制计数器。 4.可手动校正：能分别进行秒、分、时的校正。只要将开关置于手动位置。可分别对秒、分、时进行连续脉冲输入调整。 5.整点报时。整点报时电路要求在每个整点前鸣叫五次低音（500HZ），整点时再鸣叫一次高音（1000HZ）。 时间安排： 指导教师签名：年月日 系主任（或责任教师）签名：年月日

索引 摘要 (4) Abstract (4) 1系统原理框图 (6) 2方案设计与论证 (7) 2.1时间脉冲产生电路 (7) 2.2分频器电路 (10) 2.3时间计数器电路 (11) 2.4译码驱动及显示单元电路 (12) 2.5校时电路 (13) 2.6报时电路 (14) 3单元电路的设计 (15) 3.1时间脉冲产生电路的设计 (15) 3.2计数电路的设计 (16) 3.2.1 60进制计数器的设计 (16) 3.2.2 24进制计数器的设计 (16) 3.3 译码及驱动显示电路 (17) 3.4 校时电路的设计 (18)

3.5 报时电路 (19) 3.6电路总图 (21) 4仿真结果及分析 (22) 4.1时钟结果仿真 (22) 4.2 秒钟个位时序图 (22) 4.3报时电路时序图 (23) 4.4测试结果分析 (23) 5心得与体会 (24) 6参考文献 (24) 附录1原件清单 (26) 附录2部分芯片引脚图与功能表 (27)

数电实验——多功能数字钟

大连理工大学本科实验报告题目：多功能数字钟 课程名称：《数字电路课程设计》 学院（系）：电子信息与电气工程学部 专业：自动化 班级：电自0801 学生姓名： 学号：200881142 完成日期：2011年7月20日 成绩： 2011 年7 月20 日

题目：多功能数字钟 1 设计要求 (1)一个具有“时”，“分”，“秒”的十进制数字显示（小时从00～23） 计时器。 (2)具有手动校时，校分的功能。 (3)定时与闹钟功能，能在设定的时间发出闹铃声 (4)能整点报时。要求从59分54秒起报时，每隔2秒发出低音，，连续 3次，在整点要求是高音。 2 设计分析及系统方案设计 系统总体结果 系统设计要求说明： （1）该秒表用模24、模60计数器实现24小时计时 （2）在调节闹钟时不影响数字钟的正常走表； （3）在调节闹钟时要通过数码管显示出； 3系统以及模块硬件电路设计 根据上述给出的系统总体结构框图，给出系统硬件电路设计，并作必要的说明和理论计算。由于“数字电路课程设计”课程采用实验箱完成，没有学时涉及有关FPGA芯片的使用，因此有关FPGA芯片的部分可以用“FPGA最小系统”

模块框代替。其余接口部分（按键，LED以及数码管，各种接口等需要设计电路以及参数）。 下载时选择的开发系统模式以及管脚定义 4 系统的VHDL设计 系统的各个部分如何用VHDL设计出来的应该有说明，包括论述以及真值表或者状态图等。 要求：系统（或顶层文件）结构描述，各个模块（或子程序）的功能描述；1）用原理图实现的，需包含以下内容： (1)系统原理图

(2)主要模块或符号说明； 主要模块：模60计数器，模24计数器， 2）用VHDL语言实现的 (1) 秒计数器（模60计数器） library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity m_601 is port(clk: in std_logic; clk_1: out std_logic; --clk_1表进位 qh,ql:out std_logic_vector(3 downto 0) –qh,ql表示十位与个位); end; architecture a of m_601 is signal qqh,qql: std_logic_vector(3 downto 0); signal tmp: std_logic; begin process(clk) begin if clk'event and clk='1' then if qql=9 then qql<="0000"; if qqh=5 then

多功能数字钟1

多功能数字钟的设计研究 摘要：多功能数字钟的出现为人们提供了极大的便利，通过对数字钟的设计，了解数字钟工作原理，掌握数字电路知识。对数字钟的设计中，时钟源采用多谐振荡器及分频电路产生，计时电路由74160 LS组成的多种进制计数 LS和74161 器构成，然后通过模式控制电路，经译码电路译码，由6只共阴数码管进行显示。从而实现了数字钟的时间显示、日期显示、秒表计时、时间日期校正及闹钟等多种功能。应用Proteus的ISIS软件实现了对多功能数字钟系统的设计与仿真，该方法仿真效果真实、准确，节省了硬件资源。 关键词：数字钟、计数器、数字电路

1 系统设计任务 设计一个多功能数字钟满足一下要求： (1)时间显示功能； (2)秒表功能，秒表能够暂停和清零，显示范围为10分钟； (3)显示日期功能，并且可以显示28天、30天、31天三种情况； (4)时间和日期校正功能； (5)实现闹钟功能并且可以手动开关闹钟，在不关闭闹钟情况下，当到达定时时间时，闹铃鸣叫1分钟。 2 系统方案比较与选择 时钟频率的产生是本数字钟设计的核心，频率的产生将决定数字钟的精确与稳定，设计时钟频率源有以下两种方案： 方案一：选择晶体振荡器，如使用32768Hz石英晶体作为振荡源，通过分频器来提供所需多种频率。此方案产生频率稳定性较好，但由于市场上石英晶体频率比较固定，在进行分频时不能很好满足系统所需频率。因此设计起来比较复杂。 方案二：选择555定时器组成多谐振荡器产生。555定时器组成的多谐振荡器设计起来比较方便，并且能很好产生系统所需频率，然后通过多种进制分频器进行分频，为了更好地掌握数字电路知识，故选择此方案。 3 电路设计与计算 方案总体设计 数字钟的总体设计如图1所示，数字钟系统由基本频率源（振荡器）、分频器、计时电路、译码器、数字显示器、校准电路、模式控制电路、秒表电路等组成。

时钟电路基本原理

1时钟供电组成 时钟电路主要由时钟发生器（时钟芯片）、、、和等组成。 ● 时钟芯片时钟芯片主要有S. Winbond、 PhaseLink. C-Medi a、IC. IMI等几个品牌，主板上见得最多的是ICS和Winbond两种，如图6-1、图6-2所示。 ● 晶振 时钟芯片通常使用的晶振，如图6-3所示。 晶振与组成一个谐振回路，从晶振的两脚之问产生的输入到时钟芯片，如图6-4所示。 判断品振是否工作，可以用测量晶振两脚分别对地是否有（以上），这是晶振工作的前提条件，再用示波器测量晶振任意一脚是否有与标称频率相同的振荡正弦波输出（这是最准确的方法）。在没有示波器的情况下，可以直接更换新的晶振和谐振电容，用替换法来排除故障。 2 时钟电路工作原理 时钟电路的1=作原理图，如图6-5所示。 时钟芯片有电压输入后（有的时钟芯片还有一组电压），再有一个好信号，表示主板各部位所有的供电止常，于是时钟芯片开始工作。 晶振两脚产生的基本频率输入到时钟芯片内部的，从振荡器出来的基本频率经过“频率扩展锁相网路”进行频率扩展后输入到各个，

最后得到不同频率的时钟输出。 初始默认输出频率由频率选择锁存器输入引脚FS（4:0）设置，之后可以通过IIC总线再进行设置。 多数时钟芯片都支持IIC总线控制，通过一根双向的数据线（SD ATA）和一根时钟线（ SCLK）对芯片的时钟输出频率进行设置。 图6-5中： 48MHz USB与48MHz DOT为固定48MHz时钟输出；3V66（3：1）共3组为的66MHz时钟输出： CPUCLKT （2:0）共3组为CPU时钟输出；CPUCLKC （2:0）共3组为CPU时钟输出，与CPUCLKT互为；CLK （6:0）共7组为 33MHz 的PCI时钟输出，输出到PCI插槽，有多少个PCI插槽就使用多少组。 主板的时钟分布如图6-6所示，内存总线时钟由北桥供给，部分主板电路设计有独立的内存时钟发生器，如图中虚线所示。 外频进入CPU后，乘以CPU的就是CPU实际的运行频率。例如外频是200MHz，CPU的倍频是14，那么CPU的实际运行频率是：200MHz ×14=。前端总线的频率是外频的整倍数。例如外频足133MHz，CPU 需要使用的前端总线频率是533MHz，那么就必须将133MHz外频4倍扩展，即133MHz×4=532MHz≈533MHz。 3 时钟电路故障检测 时钟电路故障通常足：全部无时钟，部分无时钟，时钟信号幅值（最高点电压）偏低。 其表现是开机无显示或不能开机。 诊断卡只能诊断PCI插槽或插槽有无时钟信号，并不代表主板其他部分的时钟就正常。最好使用示波器测量各个插槽的时钟输入脚或时钟芯片的各个时钟输出脚，看其频率和幅值是否符合，这是最准确的方法。 现在的CPU外频都已达到200MHz或更高，所以要测量CPU外频，要求示波器的带宽应在200MHz以上。

多功能数字时钟实验报告

重庆交通大学 开放性实验报告 （A类） 项目名称：多功能数字钟电路设计专业班级：电子2班 学生姓名：何昕泽 小组成员：何聪、范瑞

目录 多功能数字时钟设计 (3) 摘要 (3) 1.系统原理框图 (4) 2.单元电路设计与仿真 (5) 2.1时间脉冲产生电路 (5) 2.2时间计数器电路 (6) 2.3 十二与二十四小时的切换 (8) 2.4校时电路 (8) 2.5报时电路 (9) 2.6电路总图 (9) 3.PCB板的制作 (10) 3.1 原理图的绘制 (10) 3.2 PCB的制作 (11) 3.3 PCB图 (12) 4.心得与体会 (12) 附录原件清单 (13) 附件1 仿真电路图.......................................... 错误！未定义书签。附件2 电路原理图.......................................... 错误！未定义书签。附件3 PCB图............................................... 错误！未定义书签。

多功能数字时钟设计 摘要 数字电子钟实际上是一个对标准频率（1Hz）进行计数的计数电路。 由振荡电路形成秒脉冲信号，秒脉冲信号输入计数器进行计数，并把累计结果以“时”、“分”、“秒”的数字显示出来。秒计数器电路计满60 后触发分计数器电路，分计数器电路计满60 后触发时计数器电路，当计满24 小时后又开始下一轮的循环计数。 一般由振荡电路、计数器、数码显示器等几部分组成。 振荡电路：主要用来产生时间标准信号，由NE555 组成的多谐振电路产生，但是因为时钟的精度主要取决于时间标准信号的频率及稳定度，所以一般采用石英晶体振荡器。 分频器：因为振荡器产生的标准信号频率很高，要是要得到“秒”信号，需一定级数的分频器进行分频。 计数器：有了“秒”信号，则可以根据60 秒为 1 分，24 小时为1 天的进制，分别设定“时”、“分”、“秒”的计数器，分别为60 进制，60 进制,24 进制计数器，并输出一分，一小时的进位信号。 校时器：由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路可以对分和时进行校时。 报时器：计时过程要具有报时功能，当时间到达整点前10 秒开始，蜂鸣器开始鸣叫。