闩锁效应latch up
闩锁效应（latch up）
闩锁效应（latch up）是CMOS必须注意的现象，latch我认为解释为回路更合适，大家以后看到latch up就联想到在NMOS与PMOS里面的回路，其实你就懂了一半了.
为什么它这么重要？因为它会导致整个芯片的失效，所以latch up是QUAL测试的一种，并且与ESD（静电防护）紧密相关。
第一部分 latch up的原理
我用一句最简单的话来概括，大家只要记住这句话就行了：latch－up是PNPN的连接，本质是两个寄生双载子transisitor的连接，每一个transistor的基极（base）与集极（collector）相连，也可以反过来说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连，形成positive feedback loop（正回馈回路）,
下面我分别解释。
我们先复习什么是npn，如图1，在n端加正偏压，np之间的势垒就会降低，n端电子为主要载流子，于是电子就很开心地跑到p,其中有一部分电子跑得太开心了，中间的p又不够厚，于是就到pn的交界处，这时右边的n端是逆偏压，于是就很容易就过去了。所以，左边的n为射极（emmiter，发射电子），中间P为基极（base），右边n为集极(collector,收集电子嘛）
理解了npn，那么pnp就好办，如图2。
图2清楚的表示了latch up的回路。左边是npn，右边是pnp，
图3是电路示意图。
大家可以看出，P－sub既是npn的基极，又是pnp的集极；n－well既是既是pnp的基极，又是npn的集极，所以说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连。
那么电流怎么走呢？
比如在P＋加5V-->电洞被从P＋推到N well-->越过n well再到p sub-->这个时候，大家注意，电洞有两条路可走，一是跑到NMOS的N＋，二是跑到旁边的Nwell，nwell比n＋深，当然更好去，所以电洞又回去了。这样就形成回路，而且会循环下去，gate基本上就成了摆设，完全控制不了电子或电洞的走向，所以CMOS就失效了。
图4是一个公式，我也不知道是什么意思，反正2个β变小，latch up就不容易发生
。
图5是首位发现latch up的达人做出的解释：latch up是由于field inversion（反转电场），值得记住，但我不懂。
第二部分如何解决latch up？
大家只要记住一句话，电子和电洞，都是单纯的家伙，哪里容易去，他们就去哪里，就像他们本来想去看朋友，走到半路看到一个美女在对他们打招呼，于是就很自然的跑到美女那边去了，不去本来该去的地方。
所以，下面所有的解决方法，要么是阻止电子或电洞去看美女，或者找个更漂亮的美女吸引他们过去。
解决方法目前为止，我总结出7个，如下：
1.加大N＋，P＋距离，这是最容易想到的办法，虽然前面有美女，但是太远，所以还是
不去了。电子或电洞也是这样。
但是，这样的，必然会导致芯片的集成度下降，所以这是很傻的办法，没人用。
2.加深Isolation.就是在NMOS和PMOS之间加隔离，比如STI(0.25um以下)和Field
OX(0.35um以上)。但是，隔离深度总是有限的，电子或电洞总有办法绕过去。
3.SOI。Silicon on Insulator,在Si的表面加一层SiO2，使well或者N+无法直接与P-sub连
接，这样电子或电洞就到不了下面。
4.Retrograded well，倒阱，用高能离子注入将杂质打入阱底部，这种阱不像常规的阱表面
浓度最高，阱底部浓度最低，而是正相反，所以叫做倒阱。
这个概念极为重要！下面的浓度很大，那么电子或电洞到了基极以后，高浓深井可以有效的增加复合，就不想到集极去了，降低bipolar的放大系数，使没有backbias偏置的晶体管免于latch-up。
5.EPI wafer。这也是一个重要的概念，在heavy doped substrate上面，加上一层轻微掺杂
的EPI layer，这就是EPI wafer。当这层EPI layer够薄的时候，pnp的载流子就不想去npn了，而是跑到更舒服的heavy doped substrate，因为heavy doped底材的浓度比P－sub的掺杂浓度高多了。如图6很明显，EPI layer越薄越好，如图7，3um的EPI layer，trigger current（引发latch up的电流)最大,最不容易发生latch up但是不能太薄，不然底
材的离子就扩散到EPI layer里面，造成离子浓度改变。这是用EPI wafer的原因，EPI wafer缺点只有一个：贵！
6.Guard ring。在N＋和P＋的旁边加一个guard band，相当于保险，如图8。大家看图9，
应该会明白为什么Guard ring能防止latch up，与EPI是类似的道理。
7.Design rule。这个很简单，在design的时候，会规定P＋，N＋的距离，guard ring离P
＋，N＋的距离等等。
最后一个问题是，这么多解决方法，到底用哪一个？答案还是很简单，只要你有钱，能一起用就一起用。
latch up（闩锁反应）&n v8m r n p%p6?
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我们无可逃避，只能坚强应对。首先来看一下latch up时拍到的照片^M D$Z{4R
芯片设计版图晶圆制造工艺制程封装测试,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA7B Br^
红点部分就是发生latch up的位置，latch up可谓芯片杀手，通过循环放大
d)E放大后的照片芯片设计版图芯片制造工艺制程封装测试,wafer,chip,ic,process,layout,package,FA,QA u:z&}
最终将芯片烧毁。我不想告诉大家latch up有多可怕，但有一点是应该知道的芯片设计版图芯片制造工艺制程封装测试,wafer,chip,ic,process,layout,package,FA,QA$z [)H N~/m-K k
这种现象损害了芯片。J2c
图片附件: latch01.jpg (2007-1-30 16:38, 11.73 K)
图片附件: latch02.jpg (2007-1-30 16:38, 10.62 K)
在CMOS制程里，这种情况就是由于npn或pnp结构形成的放大电路造成的。
所以要了解latch up现象，就必然首先了解放大电路是如何构成的，而最根本的就芯片设计版图芯片制造工艺制程封装测试,wafer,chip,ic,process,layout,package,FA,QA.H F+w?:S-G u Z~w
芯片设计版图芯片制造工艺制程封装测试,wafer,chip,ic,process,layout,package,FA,QA:e5Q d/W(a.V%M)c#t*o W
归结到npn或pnp晶体管是如何工作的。了解晶体管的工作原理是研究latch up的重点。
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而解决这一问题的关键又在于了解放大电路是如何构成的，这是两个方面，以下着重讨论。
芯片设计版图芯片制造工艺制程封装测试,wafer,chip,ic,process,layout,package,FA,QA o w#R8Q w d'q0Q8G
一、晶体管的工作原理t(? K l;G
半导体工艺中，由高纯度的本征半导体进行掺杂，从而形成不同的形态。如果掺杂5价原子因电子数大于空穴https://www.sodocs.net/doc/1e18410251.html,4R6[ f F\4h
数即称为n 型半导体，若掺杂3价原子因电子数小于空穴数即称为p 型半导体。空穴和电子都能搬运电荷，因而称载流子。 芯片设计版图晶圆制造工艺制程封装测试,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA!N#g*W
将两种形态的半导体相邻结合到一起，由于彼此所含电子和空穴数浓度不同，因而相互扩散，由浓度高的向浓度低的地方移动，电子和空穴会在一定时间内相互结合而消失，以保持中性，这样形成一段没有载流子的空间，称为耗尽 [5i 层。耗尽层存在电位差，有电场的存在，称之为内电场。在电场的作用下载流子发生
定向移动，称之为漂移。扩散使电场增加，空间电荷范围加大，而漂移则在减弱空间电荷范围。这种将pn 相邻结合到一起制成的晶体结构，称之为pn 结。
'O pn 结在没有外力的情况下，处于热平衡状态，这种平衡状态是处于动态之中的，即扩散运动与漂移运行
达成的平衡状态。 芯片设计版图芯片制造工艺制程封装测试,wafer,chip,ic,process,layout,package,FA,QA#g Z-X
pn 结的外加电压，如果p 端的电位高于n 端的电位，这样的外电电场削弱了内电场，有利于多数载流子的扩散，形成从p 流向n 的电流，称为正向偏置，反之，载流子则几乎不发生移动，称为反向偏置。反向电压大于某一值时，会有导致pn 结击穿，称为齐纳击穿或隧道击穿。另一种情况，是pn 结两侧的杂质浓度过小，在高的反向电压作用下，
M
G [+o
引起价键的断裂，从而使电流成倍增加，称为电子雪崩现象或雪崩击穿。pn 结制作成元器件使用就是二极
管。%S D!i _3|5[:g
pn 结，p 区空穴向n 区扩散，n 区电子向p 区扩散，在相遇处复合。p 区空穴扩散后留下负离子，而n 区电子扩散后留下正离子，形成由n 指向p 的内电场。正向偏置时，p 区不断提供复合留下的负离子，n 区则复合留下的正离子，使得内电场范围缩小，扩散运动大于漂移运动，平衡状态发生破坏，因而有电流的产生。反向偏置，少数载流子的漂移处于优势，;x,]但因少数载流子浓度太低，引起的反向电流远小于正向电流。所以
问题关键在于扩散与漂移运动是否平衡。
图片附件: psbias.gif (2007-1-30 16:38, 2.26 K)
1V&K B*y W S N+\G$Q
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半导体三极管，存在两个pn 结，了解半导体三极管的工作原理就是要了解这两个pn 结的平衡状态，在发生什么变化。
这是三极管的符号，B(base)代表基电极，C(collector)代表集电极，E(emitter)代表发射极。 https://www.sodocs.net/doc/1e18410251.html,]_ C;|
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@(E&`D7},n
晶体管的制作要求，从浓度大小来看，发射区最大，集电区最小。从尺寸看，集电区最大，基区最小。如果条件 半导体技术天地[Semiconductor Technology World]#uW-Q;x3tW&x!Y6y Q-d
Z.l,\s/v
不能满足，晶体管将无法工作。 芯片设计版图晶圆制造工艺制程封装测试,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA }7w
1O A:[P-O
以下以基极接地(共基极)为例进行分析：
图片附件: pnpsymbl.gif (2007-1-30 16:38, 1.87 K)
如上图所示，在E-B之间加正向偏置，在B-C之间加反向偏置。芯片设计版图芯片制造工艺制程封装测试,wafer,chip,ic,process,layout,package,FA,QA3i0z/b4f mf3x
https://www.sodocs.net/doc/1e18410251.html,"H%F此时发射区的电子浓度上升，在正向偏置的情况下，大部分电子都扩散到基区
因为基区很薄，有少部分电子流出，但大部分在电场的作用下，漂移到集电区。
其中有些情况，比如基区向发射区的漂移(发射区很高的杂质浓度)，集电区向基区的扩散等微乎其微(反向偏置)，所以可以忽略。])F-k J1j B
所示npn的能够工作，除了发射区浓度很高，基区很薄，还有保证E-B正向偏置，B-C反向偏置。
相应电流关系如下：
Ie=Ib+Ic &w
假设Ie占Ic的比例为a,即Ic=aIe,Ib=(1-a)Ie
称为电流传输率。https://www.sodocs.net/doc/1e18410251.html,0]V:w
Ic/Ib=(Iea)/[(1-a)Ie]=a/(1-a) https://www.sodocs.net/doc/1e18410251.html,6a w h u;{x6m
设定a/(1-a)为?，称为电流放大倍数。
通过比例关系可知，如果电流传输率为90%，电流放大9倍
}5Dm如果电流传输率为99%,电流将放大99倍。
90%到99%,放大倍数的骤增，可以想像Ib只要有小的变动，电流放大倍数就有大的变化。芯片设计版图晶圆制造工艺制程封装测试,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA 如此可见，晶体管是电流控制器件。c-]&w
;k
www.ch二、放大电路是如何构成及触发条件芯片设计版图晶圆制造工艺制程封装测试,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA R4_0w^G S5_
芯片设~j7\现在进行实际操作，为了分析方便，以如图所示的电路具体进行分析。];~/b'b(V+S
对应CMOS的简单版图如下：
图片附件: latchupfg02.gif (2007-1-30 16:38, 12.4 K)
;f图画得不好，还请谅解。以下来看一下对应的剖面图。
图片附件: latchupfg03.gif (2007-1-30 16:38, 10.2 K)
](X V'|$x
O {3t
任何相邻的pnp 或npn 都可以构成晶体管，所以考虑起来似乎比例麻烦!!
从晶体管偏置来看，npn 的基区p+与p-sub 成反向偏置，发射区为衬底上的
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任一n+型区域，集电区为nwell 及nwell 上的n+。此时npn,基区接vss
发射区接vss/in/out,集电区接vdd 。就正反偏的原则来看，只要发射区联接 芯片设计版图晶圆制造工艺制程封装测试,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QAm E x y-]%\L+z
电压小于vss,即npn 可以触发。而另一边的pnp,基区接vdd,发射区接out/vdd/in ，
集电区接vss,触发的可能就是发射区电位高于vdd 。 https://www.sodocs.net/doc/1e18410251.html,)|$h q,F J 从浓度与尺寸来看,也就是发射区浓度最高，基
区尺寸最小，集电区有足够的大。
芯片设计版
基区的尺寸在npn 管看来，似乎比较乐观，可惜npn 的构成是横向的，也就是说
如果把pmos 与nmos 画得太近的话就有问题了。对nwell 来说，如果nwell 的厚度很薄，
芯片设计版图芯片制造工艺制程封装测试,wafer,chip,ic,process,layout,package,FA,QA%i R!K
因为npn
的形成是在衬底横向的，而pnp 却是在nwell 中的纵向。nwell 厚度足够的薄， 0]$L2\;z#t b4I
意味着势垒相对较低，实现
触发的可能性很大。对于日新月异的现在科技来讲，尺寸
在不断的缩小，这也是在表明基区在逐渐的变小，触发的可能突显出来。 为了便于分析，将等效的电路提取出来 接上面讲到的提取电路，如图所示：
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我们提到了正反偏的触发和浓度及尺寸的触发，现在我们不得不对
芯片设计版图晶圆制造工
寄生电阻产生兴趣。对上述电路中，nwell 和p-sub 上形成的寄生电阻最有可能
芯片设计版图晶圆制造工艺制程封装测试,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA y!r5? I#^
影响到晶体管的触发。R1是nwell 寄生于pnp 基区与发射区的电阻。R2是p-sub 寄生于
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npn
的基区与发射区的电阻。在正常情况下，没有过高或过低电压出现，浓度与尺寸
4s j#R-q)k;C1J Y6B
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不去考虑的情况下，R1拉低了pnp 基区的电位，R2阻碍了npn 基区电位的降低。B-C 反偏，
B-E 正偏的情况就会出现，触发的可能存在。 上面我们只是单方面的对一个管子进行分析，既然是存在在两个三极管在电路中，就有可能
https://www.sodocs.net/doc/1e18410251.html,bbs
其中一个受另一个的影响。当其中一个触发时，另一个晶体管有可能被这个晶体管触发。
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三、一些
解决办法的介绍 芯片设计版图晶圆制造工艺制程封装测试,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA3J a2I4z*N#`
通常我们提到减少latch up 的可能时，都会想到加guard ring 。想法简单，而且我们
从来就没有怀疑过，也没有真正考虑过，加guard ring 这么几个词的意义何在。
更可惜的是，这种想法并不是我们自己的，是别人跟你讲，你就认同了，是被别人迷惑了
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还是被别人收买了呢？!!
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而且，你有没有发现，增加guard ring 时有附加了design rule 吗？做layout 的真是自由，爱 芯片设计版图晶圆制造工艺制程封装测试,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA$a1X.@c3N&~9i9R
加多宽就加多宽，爱加几道就几道，孰不知，要是加出问题来，该归究谁的责任呢？!!如果 芯片设计版图晶圆制造工艺制程封装测试,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA c6Q#s,r o#u1p
加得太宽，增加了面积，增加的成本，老板可不会对你客气。芯片设计版图芯片制造工艺制程封装测试,wafer,chip,ic,process,layout,package,FA,QA$v^P)o(D
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遗憾的是计算这个rule，确实可以写成一篇论文，然后买个好价钱，也可以天天过上老婆https://www.sodocs.net/doc/1e18410251.html, R3y k&w y
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孩子热炕头的好日子。芯片设计版图晶圆制造工艺制程封装测试,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA D(H8Y9qx3c
回到正题，解决的方法多种多样，如果出发点不同，解决的方法也就各异。比如可以在工艺上芯片设计版图晶圆制造工艺制程封装测试,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA)M m8J1S4f _%I n1i
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控制杂质浓度，基区尺寸，加外延层等。对layout来讲，比较简单的还是加guard ring，主要的作用芯片设计版图晶圆制造工艺制程封装测试,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA/j$s*o*J/?S6l会在下面详细分析。在电路上加钳位二极管控制电位，但对钳位二极管的开关速度等方面的参数需要
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慎重考虑。半导体技术天地[Semiconductor Technology World]#}?"rt*u]6j上图为加guard ring后的效果。
[1]中认为在nwell中扩散n+或在p-sub中扩散p+所做的guard ring为多数载流子保护环，
反之则为少数载流子保护环。
5k a6~
少数载流子保护环作用是先于寄生集电区，提前收集会引起触发的少数载流子。这种结构芯片设计版图晶圆制造工艺制程封装测试,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA p-|Y%Y x;R0m
对横向寄生晶体管有效，但对纵向晶体管几乎没有作用。而且这种保护环并不见得都要成封闭状态，芯片设计版图芯片制造工艺制程封装测试,wafer,chip,ic,process,layout,package,FA,QA v,Z(A N Q h6J-x
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它应该包围在潜在的发射区。半导体技术天地[Semiconductor Technology World] o*L,~8h w!P
多数载流子保护环，在局部位置减轻了寄生电阻，并且在对发射区的远近上，分别称为
https://www.sodocs.net/doc/1e18410251.html,3@#H r!D/f)a},M(x
弱势结构和强势结构。强势结构较为有效，因为它靠发射区较近，有电流导向的作用。
上图中所加的guard ring中，从左到右，依次为强弱弱强结构。https://www.sodocs.net/doc/1e18410251.html, Q4O'i1G
建议多打nwell contact和p-sub contact，以减轻连入的寄生电阻。半导体技术天地[Semiconductor Technology World]-T RN&`0L6~
芯片设计版图芯片制造工艺制程封装测试,wafer,chip,ic,process,layout,package,FA,QA0aC#F K([
上述办法，完全是针对layout而言的。对其他的解决方法也只能靠关流程的0y D4U a+}+[
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latch up研究清楚还需要花很多的时间。半导体技术天地[Semiconductor Technology World]Q }
~ 好，就暂时写这些了。其实要把
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CMOS集成电路闩锁效应形成机理和对抗措施
目录 摘要： (1) 0 前言 (1) 1 闩锁效应产生背景 (2) 2 CMOS反相器 (2) 2.1 反相器电路原理 (2) 2.2反相器工艺结构 (3) 3 闩锁效应基本原理 (4) 3.1 闩锁效应简介 (4) 3.2 闩锁效应机理研究 (4) 3.3 闩锁效应触发方式 (6) 4 闩锁措施研究 (6) 4.1 版图级抗栓所措施 (6) 4.2 工艺级抗闩锁措施 (7) 4.3 电路应用级抗闩锁措施 (9) 5 结论 (9) 参考文献: (10) I / 12
CMOS集成电路闩锁效应形成机理和对抗措施 摘要： CMOS Scaling理论下器件特征尺寸越来越小，这使得CMOS电路结构中的闩锁效应日益突出。闩锁是CMOS电路结构所固有的寄生效应，这种寄生的双极晶体管一旦被外界条件触发，会在电源与地之间形成大电流通路，导致器件失效。闩锁效应已成为CMOS集成电路在实际应用中主要失效的原因之一。 本文以反相器电路为，介绍了CM0S集成电路的工艺结构；采用双端PNPN结构模型．较为详细地分析了CM0S电路闩锁效应的形成机理；给出了产生闩锁效应的必要条件与闩锁的触发方式，介绍了在电路版图级、工艺级和电路应用时如何采用各种有效的技术手段来避免、降低或消除闩锁的形成，这是CMOS集成电路得到广泛应用的根本保障。 关键词： CM0S集成电路；闩锁效应；功耗；双端pnpn结；可控硅 Study on the mechanism of Latch-up effect in CMOS IC and its countermeasures W angxin Abstract: Device channel length become more and more short under CMOS Scaling,such that latch-up effect in CMOS structure is stand out increasingly．Latch—up is a parasitic effect in CMOS circuits．Once the parasitic BJT is triggered,there will be high current from VDD to GND，which makes the chip invalidation． Latch—up phenomenon become the main reason of CMOS IC applied． Based on inverter，the structure of CMOS IC are presented ,The model of pnpn diodeis took to analyze the mechanism of Latch—up effect in CMOS IC． The necessary conditions and the trigger mode of the latch-up are given． Many means are introduced to how to avoid，decrease or eliminate the Latch—up effect in layout，technological process andcircuits application level .It guarantee the wide utilization for CMOS IC. Key words: CMOS IC；Latch—up effect；power dissipation；pnpn diode；thyristor. 0 前言 CMOS(Complementary Metal—Oxide—Semiconductor)集成电路是目前大规(LSI)和超大规模(VLSI)集成电路中广泛应用的一种电路结构，1963年由万雷(Wanlass)和萨支唐(Sah)提出[]1，它是将NMOS(N沟道MOS)和PMOS(P沟道MOS)组台所形成的逻辑器件.CMOS电路的主要优点是它只有在逻辑状态转换时(例如从0到1)才会产生较大的瞬态电流，而在稳定状态时只有极小的电流流过，当它应用于数字逻辑电路时，功率损耗可以大幅减少，通常只有几个纳瓦[]3,2.当每个芯片上的器件数目增多时，功率消耗变成一个主要限制因素，低功率消耗就成为 1
CMOS电路结构中的闩锁效应及其防止措施
西安理工大学研究生课程论文/研究报告 课程名称：器件可靠性与失效分析 课程代号：050114 任课教师：王彩琳 题目：CMOS电路结构中的闩锁效应 及其防止措施 完成日期：2012 年 3月15日学科：电子科学与技术 学号：1108090479 姓名：孟照伟 成绩： 2012 年
CMOS电路结构中的闩锁效应 及其防止措施 由于NMOS集成电路和双极型集成电路的功耗电流大，封装密度受到了很大限制，因此CMOS集成电路得到了迅速的发展。CMOS集成电路具有功耗低、噪声容限大的优点，在给定的封装内可容纳更多的电路，目前CMOS集成电路已经成为数字电路、模拟电路以及同一芯片上构成数字、模拟组合电路的首选技术。在当今CMOS成为VLSI关键工艺的同时，CMOS结构中的闩锁效应，则成为至关重要的问题。随着器件尺寸的不断缩小，这个问题更加突出[1]。 闩锁效应[2](Latch—up)又称闭锁、自锁、闸流效应，这种效应是CMOS电路中固有的。是指由于电路的输入端或输出端输入外来的噪声电压，而导致CMOS 电路结构中存在着固有的寄生双极型NPN和PNP晶体管形成晶闸管导通，所引起的从电源到地之间流过大电流的现象。这种骤然增大的电流会将电路烧毁。随着CMOS工艺尺寸的按比例缩小和电路延迟时间的缩短，各种引起激活的因素将会逐渐增强。如何从加工工艺和版图设计上采取措施防止和避免闩锁效应成为至关重要的问题。因此研究CMOS电路结构中的闩锁效应及其防止措施对于CMOS集成电路的可靠性有着十分重要的作用。 1 闩锁效应形成机理 以P阱CMOS反相器为例，分析闩锁效应的产生机理[3-4]，图1是CMOS反相器的剖面图。从图1中我们可以看出，在形成CMOS反相器结构的同时，也不可避免地产生了由寄生双极晶体管构成的PNPN器件，即可控硅(SCR)，该可控硅器件由两个横向的PNP双极型晶体管和两个纵向的NPN双极型晶体管组成，即P 沟道MOSFET的源(漏)极、N型衬底以及P阱分别为横向PNP双极晶体管LT1(LT2)的发射极、基极和集电极；N沟道MOSFET的漏(源)极、P阱及N型衬底分别为纵向NPN双极晶体管VT1(VT2)的发射极、基极及集电极，这种寄生的纵向NPN晶体管和横向的PNP晶体管通过P阱和共同的衬底耦合。 图l 带有寄生晶体管的P阱CMOS反相器的截面图
温度变化对闩锁效应的影响
温度变化对闩锁效应的影响 一介绍 1.1 闩锁效应 CMOS集成电路具有功耗低、噪声容限大的优点，在给定的封装内可容纳更多的电路，目前CMOS集成电路已经成为数字电路、模拟电路以及同一芯片上构成数字、模拟组合电路的首选技术。在当今CMOS成为VLSL关键工艺的同时，CMOS 结构中的闩锁效应，则成为至关重要的问题。随着器件尺寸的不断缩小，这个问题更加突出。闩锁效应(Latch-up)又称闭锁、自锁、闸流效应，这种效应是CMOS 电路中固有的。是指由于电路的输入端或输出端输入外来的噪声电压，而导致CMOS电路结构中存在着固有的寄生双极型NPN和PNP晶体管形成晶闸管导通，所引起的从电源到地之间流过大电流的现象。这种骤然增大的电流会将电路烧毁。因此研究CMOS电路结构中的闩锁效应及其防止措施对于CMOS集成电路的可靠性有着十分重要的作用。 1.2闩锁效应机理 如图1所示，CMOS发生闩锁效应时，其中的NMOS的有源区、P衬底、N阱、PMOS的有源区构成一个n-p-n-p的结构，即寄生晶体管，本质是寄生的两个双极晶体管的连接。P衬是NPN的基极，也是PNP的集电极，也就是NPN的基极和PNP的集电极是连着的；N阱既是PNP的基极，也是NPN的集电极。再因为P衬底和N阱带有一定的电阻，分别用R1和R2来表示。当N阱或者衬底上的电流足够大，使得R1或R2上的压降为0.7V，就会是Q1或者Q2开启。例如Q1开启，它会提供足够大的电流给R2，使得R2上的压降也达到0.7V，这样R2也会开启，同时，又反馈电流提供给Q1，形成恶性循环，最后导致大部分的电流从VDD直接通过寄生晶体管到GND，而不是通过MOSFET的沟道，这样栅压就不能控制电流。 图1 CMOS闩锁效应示意图及其等效电路 1.3 闩锁效应产生的条件和触发方式 产生条件：（1）电路存在正反馈，其相关的PNPN结构的回路增益必须大于1；（2）必须存在一种偏置条件，使两只双极型晶体管导通的时间足够长；（3）维持闩锁
CMOS电路中的闩锁效应
闩锁效应的简介 基于CMOS技术的集成电路，是目前大规模(LSI)和超大规模(VLSI)集成电路中广泛应用的一种电路结构，相对于传统的双极型、NMOS和PMOS集成电路而言，其主要的优点是低功耗、较佳的噪声抑制能力、很高的输入阻抗等。虽然CMOS电路具有以上众多优点，然而隐含于体硅CMOS(指在硅衬底上制作的CMOS)结构中的闩锁效应不但是CMOS电路的主要失效机理，也是阻碍CMOS 电路集成度提高的主要因素之一。 闩锁效应就是指CMOS器件所固有的寄生双极晶体管（又称寄生可控硅，简称SCR）被触发导通，在电源和地之间形成低阻抗大电流的通路，导致器件无法正常工作，甚至烧毁器件的现象。这种寄生双极晶体管存在CMOS器件内的各个部分，包括输入端、输出端、内部反相器等。当外来干扰噪声使某个寄生晶体管被触发导通时，就可能诱发闩锁，这种外来干扰噪声常常是随机的，如电源的浪涌脉冲、静电放电、辐射等。闩锁效应往往发生在芯片中某一局部区域，有两种情况：一种是闩锁只发生在外围与输入、输出有关的地方，另一种是闩锁可能发生在芯片的任何地方，在使用中前一种情况遇到较多。 CMOS电路闩锁效应的形成机理 寄生双极晶体管介绍 带有寄生双极型晶体管的N阱CMOS结构剖面图如图1所示。由图1可以看出，CMOS反相器结构带有纵向的PNP和横向的NPN双极型晶体管。N阱和P衬底分别起两个作用，N阱既是纵向PNP管的基区，又是横向NPN管的集电区；同样，P衬底既是横向NPN管的基区，又是纵向PNP管的集电区。在集电极——基极结和集电极接触之间，每个集电区都会产生电压降，它可以用一个集电极电阻来模拟。在图1中，R S1表示从衬底接触到横向NPN管的本征基区的电阻，R S2表示T1的本征基区到T2集电区的电阻，R W1表示T2的本征基区到T1集电区的电阻，R W2表示从N阱接触到纵向PNP管T2的本征基区的电阻。
闩锁效应latch up
闩锁效应（latch up） 闩锁效应（latch up）是CMOS必须注意的现象，latch我认为解释为回路更合适，大家以后看到latch up就联想到在NMOS与PMOS里面的回路，其实你就懂了一半了. 为什么它这么重要？因为它会导致整个芯片的失效，所以latch up是QUAL测试的一种，并且与ESD（静电防护）紧密相关。 第一部分 latch up的原理 我用一句最简单的话来概括，大家只要记住这句话就行了：latch－up是PNPN的连接，本质是两个寄生双载子transisitor的连接，每一个transistor的基极（base）与集极（collector）相连，也可以反过来说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连，形成positive feedback loop（正回馈回路）, 下面我分别解释。 我们先复习什么是npn，如图1，在n端加正偏压，np之间的势垒就会降低，n端电子为主要载流子，于是电子就很开心地跑到p,其中有一部分电子跑得太开心了，中间的p又不够厚，于是就到pn的交界处，这时右边的n端是逆偏压，于是就很容易就过去了。所以，左边的n为射极（emmiter，发射电子），中间P为基极（base），右边n为集极(collector,收集电子嘛）
理解了npn，那么pnp就好办，如图2。 图2清楚的表示了latch up的回路。左边是npn，右边是pnp， 图3是电路示意图。 大家可以看出，P－sub既是npn的基极，又是pnp的集极；n－well既是既是pnp的基极，又是npn的集极，所以说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连。 那么电流怎么走呢？
CMOS集成电路闩锁效应形成机理和对抗措施
CMOS集成电路闩锁效应形成机理和对抗措施
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目录 摘要： (1) 0 前言 (1) 1 闩锁效应产生背景 (2) 2 CMOS反相器 (3) 反相器电路原理 (3) 反相器工艺结构 (3) 3 闩锁效应基本原理 (4) 闩锁效应简介 (4) 闩锁效应机理研究 (4) 闩锁效应触发方式 (6) 4 闩锁措施研究 (6) 版图级抗栓所措施 (6) 工艺级抗闩锁措施 (7) 电路应用级抗闩锁措施 (9) 5 结论 (9) 参考文献: (10)
CMOS集成电路闩锁效应形成机理和对抗措施 摘要： CMOS Scaling理论下器件特征尺寸越来越小，这使得CMOS电路结构中的闩锁效应日益突出。闩锁是CMOS电路结构所固有的寄生效应，这种寄生的双极晶体管一旦被外界条件触发，会在电源与地之间形成大电流通路，导致器件失效。闩锁效应已成为CMOS集成电路在实际应用中主要失效的原因之一。 本文以反相器电路为，介绍了CM0S集成电路的工艺结构；采用双端PNPN结构模型．较为详细地分析了CM0S电路闩锁效应的形成机理；给出了产生闩锁效应的必要条件与闩锁的触发方式，介绍了在电路版图级、工艺级和电路应用时如何采用各种有效的技术手段来避免、降低或消除闩锁的形成，这是CMOS集成电路得到广泛应用的根本保障。 关键词： CM0S集成电路；闩锁效应；功耗；双端pnpn结；可控硅 Study on the mechanism of Latch-up effect in CMOS IC and its countermeasures Wangxin Abstract: Device channel length become more and more short under CMOS Scaling,such that latch-up effect in CMOS structure is stand out increasingly．Latch—up is a parasitic effect in CMOS circuits．Once the parasitic BJT is triggered,there will be high current from VDD to GND，which makes the chip invalidation． Latch—up phenomenon become the main reason of CMOS IC applied． Based on inverter，the structure of CMOS IC are presented ,The model of pnpn diodeis took to analyze the mechanism of Latch—up effect in CMOS IC． The necessary conditions and the trigger mode of the latch-up are given． Many means are introduced to how to avoid，decrease or eliminate the Latch—up effect in layout，technological process andcircuits application level .It guarantee the wide utilization for CMOS IC. Key words: CMOS IC；Latch—up effect；power dissipation；pnpn diode；thyristor. 0 前言 CMOS(Complementary Metal—Oxide—Semiconductor)集成电路是目前大规(LSI)和超大规模(VLSI)集成电路中广泛应用的一种电路结构，1963年由万雷(Wanlass)和萨支唐(Sah)提出[]1，它是将NMOS(N沟道MOS)和PMOS(P沟道MOS)组台所形成的逻辑器件.CMOS电路的主要优点是它只有在逻辑状态转换时(例如从0到1)才会产生较大的瞬态电流，而在稳定状态时只有极小的电流流过，当它应用于数字逻辑电路时，功率损耗可以大幅减少，通常只有几个纳瓦[]3,2.当每个芯片上的器件数目增多时，功率消耗变成一个主要限制因素，低功率消耗就成为CMOS
CMOS闩锁效应
提纲 1、闩锁效应 闩锁效应是指CMOS 器件所固有的寄生双极晶体管被触发导通，在电源和地 之间存在一个低阻通路，大电流，导致电路无法正常工作，甚至烧毁电路 2、闩锁效应机理 2.1 器件级别上 图 1 CMOS 结构图 如图1所示，CMOS发生闩锁效应时，其中的NMOS的有源区、P衬底、N 阱、PMOS的有源区构成一个n-p-n-p的结构，即寄生晶体管，本质是寄生的两个双极晶体管的连接。P 衬是NPN 的基极，也是PNP 的集电极，也就是NPN 的基极和PNP的集电极是连着的；N阱既是PNP的基极，也是NPN的集电极。再因为P衬底和N阱带有一定的电阻，分别用R1和R2来表示。 当N阱或者衬底上的电流足够大，使得R1或R2上的压降为0.7V，就会是Q1或者Q2开启。例如Q1开启，它会提供足够大的电流给R2,使得R2上的压降也达到0.7V，这样R2也会开启，同时，又反馈电流提供给Q1,形成恶性循环，最后导致大部分的电流从VDD直接通过寄生晶体管到GND，而不是通过MOSFET 的沟道，这样栅压就不能控制电流1。 2.2 集总元件上 图1 中的寄生晶体管连接关系可以用集总元件来表示，如图2 所示，其结构实际上是一个双端PNPN 结结构，如果再加上控制栅极，就组成门极触发的闸流管。该结构具有如图3 所示的负阻特性，该现象就称为闩锁效应（闩锁本是闸流管的专有名词）。即双端PNPN吉在正向偏置条件下，器件开始处于正向阻断状
态，当电压达到转折电压V BF时，器件会经过负阻区由阻断状态进入导通状态. 这 种状态的转换，可以由电压触发（l g=O），也可以由门极电流触发（l g工0）。门极触发大大降低了正向转折电压。 从上图可以推导出如下的关系 其中，和5 分别是PNP和NPN共基极增益, 对上式进行调整，得到如下关系： co是集电极饱和电流 其中 在低阻抗时，l co/l t可以忽略，另，在一般情况下, a丄十口|| = i十0丄&丄+；af|| 或者 內0产1 + 0血（內+ 1）+ < |5|W1+ 1）I t 0,可以发现 (3 a) (3b) 其中 图2 PNPN双端器件
闩锁效应定义
什么是闩锁效应？单片机开发2009-11-29 00:03:09 阅读220 评论0 字号：大中小 闩锁效应是CMOS工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。避免闩锁的方法就是要减小衬底和N 阱的寄生电阻，使寄生的三极管不会处于正偏状态。 静电是一种看不见的破坏力，会对电子元器件产生影响。ESD 和相关的电压瞬变都会引起闩锁效应（latch-up）是半导体器件失效的主要原因之一。如果有一个强电场施加在器件结构中的氧化物薄膜上，则该氧化物薄膜就会因介质击穿而损坏。很细的金属化迹线会由于大电流而损坏，并会由于浪涌电流造成的过热而形成开路。这就是所谓的“闩锁效应”。在闩锁情况下，器件在电源与地之间形成短路，造成大电流、EOS（电过载）和器件损坏。 MOS工艺含有许多内在的双极型晶体管。在CMOS工艺下，阱与衬底结合会导致寄生的n-p-n-p结构。这些结构会导致VDD和VSS线的短路，从而通常会破坏芯片，或者引起系统错误。 例如，在n阱结构中，n-p-n-p结构是由NMOS的源，p衬底，n阱和PMOS的源构成的。当两个双极型晶体管之一前向偏置时（例如由于流经阱或衬底的电流引起），会引起另一个晶体管的基极电流增加。这个正反馈将不断地引起电流增加，直到电路出故障，或者烧掉。 可以通过提供大量的阱和衬底接触来避免闩锁效应。闩锁效应在早期的CMOS工艺中很重要。不过，现在已经不再是个问题了。在近些年，工艺的改进和设计的优化已经消除了闩锁的危险。 Latch up 的定义 ? Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路 ? Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流 ? 随着IC制造工艺的发展, 封装密度和集成度越来越高,产生Latch up的可能性会越来越大 ? Latch up 产生的过度电流量可能会使芯片产生永久性的破坏, Latch up 的防范是IC Layout 的最重要措施之一 Latch up 的原理分析
闩锁效应
闩锁效应 闩锁效应是CMOS工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。避免闩锁的方法就是要减小衬底和N阱的寄生电阻，使寄生的三极管不会处于正偏状态。 静电是一种看不见的破坏力，会对电子元器件产生影响。ESD 和相关的电压瞬变都会引起闩锁效应（latch-up）是半导体器件失效的主要原因之一。如果有一个强电场施加在器件结构中的氧化物薄膜上，则该氧化物薄膜就会因介质击穿而损坏。很细的金属化迹线会由于大电流而损坏，并会由于浪涌电流造成的过热而形成开路。这就是所谓的“闩锁效应”。在闩锁情况下，器件在电源与地之间形成短路，造成大电流、EOS（电过载）和器件损坏。 MOS工艺含有许多内在的双极型晶体管。在CMOS工艺下，阱与衬底结合会导致寄生的n-p-n-p 结构。这些结构会导致VDD和VSS线的短路，从而通常会破坏芯片，或者引起系统错误。 例如，在n阱结构中，n-p-n-p结构是由NMOS的源，p衬底，n阱和PMOS的源构成的。当两个双极型晶体管之一前向偏置时（例如由于流经阱或衬底的电流引起），会引起另一个晶体管的基极电流增加。这个正反馈将不断地引起电流增加，直到电路出故障，或者烧掉。 可以通过提供大量的阱和衬底接触来避免闩锁效应。闩锁效应在早期的CMOS工艺中很重要。不过，现在已经不再是个问题了。在近些年，工艺的改进和设计的优化已经消除了闩锁的危险。 Latch up 的定义 Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路 Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN 双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流随着IC制造工艺的发展, 封装密度和集成度越来越高,产生Latch up的可能性会越来越大Latch up 产生的过度电流量可能会使芯片产生永久性的破坏, Latch up 的防范是IC Layout 的最重要措施之一 Latch up 的原理分析
温度变化对闩锁效应的影响
温度变化对闩锁效应的影响 PNP三极管及一个NPN三极管相串接的PNPN四层结构。在加VDD后，J1，J3两个PN结处于正向偏置，J2处于反向偏置。Ic1 = a II + ICO1Ic2 = a2 I + ICO2 I = Ic1 + Ic2由上两式得I =(a1 + a2 ) I + ICO1 + ICO2 I = (ICO1 + ICO2)/[1－ (a1 + a2 ) ]当(a1 + a2 )＝1，电路总电流I CMOS电路发生闩锁效要满足以下四个条件：电路能够进行开关转换，相关的PNPN结构回路增益必须大于1；寄生双极晶体管的发射极－基极处于正向偏置。最初仅一个晶体管处于正偏，当电流注入后，引起另一个晶体管的发射极－基极处于正向偏置；电流的电源能够提供足够高的电压，其数值大于或等于维持电压；触发源能保持足够长的时间，使器件进入闩锁状态。温度对闩锁效应的影响，主要是对MOS器件阈值电压和漏极电流的影响。MOS阈值电压与温度的关系：对于N沟道MOSFET，dVt/dT<0，阈值电压具有负温度系数；对于P沟道MOSFET的阈值电压具有正温度系数。当温度升高时，NMOS的阈值电压降低，更容易发生闩锁效应。PMOS的阈值电压升高，可有效降低闩锁效应发生几率。MOS漏极电流与温度的关系：当（VGS-VT）较大时，,当（VGS-VT）较小时，,也就是说当开启电压较小，即RwellRsub上的电压较大时，漏极电流与温度成反比，温度升高，电流增大，闩锁效应增大。当开启电压较大，即
RwellRsub上的电压较小时，漏极电流与温度成正比，温度升高，电流增小，闩锁效应减弱。
闩锁效应原理及避免的方法Word版
Latch up 的定义 Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路 Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流 随着IC制造工艺的发展, 封装密度和集成度越来越高,产生Latch up的可能性会越来越大 Latch up 产生的过度电流量可能会使芯片产生永久性的破坏, Latch up 的防范是IC Layout 的最重要措施之一 Latch up 的原理分析 Q1为一垂直式PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的增益可达数百倍；Q2是一侧面式的NPN BJT，基极为P substrate，到集电极的增益可达数十倍；Rwell是nwell的寄生电阻；Rsub是substrate电阻。 以上四元件构成可控硅（SCR）电路，当无外界干扰未引起触发时，两个BJT处于截止状态，集电极电流是C-B 的反向漏电流构成，电流增益非常小，此时Latch up不会产生。当其中一个BJT的集电极电流受外部干扰突然增加到一定值时，会反馈至另一个BJT，从而使两个BJT因触发而导通，VDD至GND（VSS）间形成低抗通路，Latch up由此而产生。 产生Latch up 的具体原因 ? 芯片一开始工作时VDD变化导致nwell和P substrate间寄生电容中产生足够的电流，当VDD变化率大到一定地步，将会引起Latch up。 ? 当I/O的信号变化超出VDD-GND（VSS）的范围时，有大电流在芯片中产生，也会导致SCR的触发。 ? ESD静电加压，可能会从保护电路中引入少量带电载子到well或substrate中，也会引起SCR的触发。 ? 当很多的驱动器同时动作，负载过大使power和gnd突然变化，也有可能打开SCR的一个BJT。 ? Well 侧面漏电流过大。 防止Latch up 的方法
电路系统中的闩锁效应及其预防设计
电路系统中的闩锁效应及其预防设计 摘要：针对CMOS 集成电路的闩锁效应，围绕实际应用的电路系统中易发 生闩锁效应的几个方面进行了详细说明，提出了采用严格的上电时序、基于光 耦的电路隔离设计和热插拔模块的接口方法，可以有效地降低发生闩锁效应的 概率，从而提高电路系统的可靠性。关键词：闩锁效应：上电时序；光耦；热 插拔 O 引言毫无疑问，基于CMOS(Complementary Metal-Oxide-Semiconductor) 技术的集成电路是目前广泛应用的一种电路结构，其主要优点是低功耗、较佳 的噪声抑制能力、很高的输入阻抗等。而且，CMOS 所特有的闩锁效应(latch- up)较早就引起了关注，在1997 年，EIA／JEDEC 协会就制定了一个半静态的 闩锁效应测试方法，用以测量集成电路产品的抗闩锁能力，并定义闩锁效应的 失效判定标准。目前，公认的几个引起IC 闩锁效应的内在原因有：(1)外界 信号或者噪声干扰，一般为I／O 口处的信号翻转易使寄生NPN 与PNP 获得正 偏状态；(2)寄生三极管的电流放大系数偏大，满足βn 乘以 βp≥1；(3)衬底和阱内分布电阻分布不合理；(4)电源能提供的电流大 于等于寄生晶闸管的维持电流。因此，在制造CMOS 集成电路时，可采用如 外延衬底、倒掺杂阱、绝缘体基硅外延技术和保护环等技术，以避免闩锁效应。 具体应用集成电路时，应避免如下情况：(1)器件I／O 管脚电压超过器件供 电电压或低于地电压；(2)信号在I／O 管脚上电压或电流变化太快；(3)器件 电源管脚上出现浪涌或跌落。为克服具体应用时出现的闩锁效应，宋慧滨等 在功率集成电路的高低压之间做了一道接地的保护环，将闩锁触发电压提高一 个数量级；程晓洁等设计了稳压器的foldback 过流保护电路，不仅较好地保护 稳压器，降低系统损失的功耗，同时也降低了可能出现的闩锁效应概率；王源
闩锁效应
什么是闩锁效应？ 闩锁效应是CMOS工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。避免闩锁的方法就是要减小衬底和N阱的寄生电阻，使寄生的三极管不会处于正偏状态。 静电是一种看不见的破坏力，会对电子元器件产生影响。ESD 和相关的电压瞬变都会引起闩锁效应（latch-up）是半导体器件失效的主要原因之一。如果有一个强电场施加在器件结构中的氧化物薄膜上，则该氧化物薄膜就会因介质击穿而损坏。很细的金属化迹线会由于大电流而损坏，并会由于浪涌电流造成的过热而形成开路。这就是所谓的“闩锁效应”。在闩锁情况下，器件在电源与地之间形成短路，造成大电流、EOS（电过载）和器件损坏。 MOS工艺含有许多内在的双极型晶体管。在CMOS工艺下，阱与衬底结合会导致寄生的n-p-n-p结构。这些结构会导致VDD和VSS线的短路，从而通常会破坏芯片，或者引起系统错误。 例如，在n阱结构中，n-p-n-p结构是由NMOS的源，p衬底，n阱和PMOS的源构成的。当两个双极型晶体管之一前向偏置时（例如由于流经阱或衬底的电流引起），会引起另一个晶体管的基极电流增加。这个正反馈将不断地引起电流增加，直到电路出故障，或者烧掉。 可以通过提供大量的阱和衬底接触来避免闩锁效应。闩锁效应在早期的CMOS工艺中很重要。不过，现在已经不再是个问题了。在近些年，工艺的改进和设计的优化已经消除了闩锁的危险。 Latch up 的定义 ? Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路 ? Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流 ? 随着IC制造工艺的发展, 封装密度和集成度越来越高,产生Latch up的可能性会越来越大 ? Latch up 产生的过度电流量可能会使芯片产生永久性的破坏, Latch up 的防范是IC Layout 的最重要措施之一
《CMOS集成电路闩锁效应》第一章 引言
《CMOS集成电路闩锁效应》第一章：引言 内容简述： 主要介绍集成电路工艺制程技术的发展过程，集成电路工艺制造技术从最初的BJT 工艺制造技术发展到CMOS工艺制造技术，同时器件也从最初的BJT发展的MOSFET。由于体CMOS集成电路中所固有的寄生NPN和寄生PNP会组成的电路，它在一定的条件下被触发而形成低阻通路，从而产生大电流，并且由于正反馈电路的存在而形成闩锁，导致CMOS集成电路无法正常工作，甚至烧毁芯片，通常把该现象称为闩锁效应。 闩锁效应存在于体CMOS集成电路中，它一直是CMOS集成电路可靠性的一个潜在的严重问题，随着CMOS工艺技术的不断发展，工艺技术日趋先进，器件的特征尺寸越来越小，并且器件间的间距也越来越小，集成电路的器件密度越来越大，集成电路的闩锁效应变得越来越严重，特别是在IO电路中。 本章侧重介绍闩锁效应出现的背景和概况。 第一章：引言-------------------------------------------------------------------------------------------- 1.1 闩锁效应概述-------------------------------------------------------------------------------------- 1.1.1闩锁效应出现的背景---------------------------------------------------------------------- 1.1.2闩锁效应简述-------------------------------------------------------------------------------- 1.2 闩锁效应概况-------------------------------------------------------------------------------------- 1.3 小结---------------------------------------------------------------------------------------------------- 1.1闩锁效应概述 1.1.1 闩锁效应出现的背景[1] 最早出现的集成电路工艺技术是双极型工艺技术，它也是最早应用于实际生产的集成电路工艺技术。随着微电子工艺技术的不断发展，工艺技术日趋先进，其后又相继出现了PMOS、NMOS、CMOS、BiCMOS和BCD等工艺技术。 1947年，贝尔实验室的Bardeen、Shockley和Brattain发明了第一只点接触晶体管。1949年，贝尔实验室的Shcokley提出pn结和双极型晶体管理论。1951年，贝尔实验室制造出第一只锗双极型晶体管。1956年，德州仪器制造出第一只硅双极型晶体管。1958年，基尔比和诺伊斯两人各自独立发明了集成电路。1961年，美国空军先后在计算机及民兵导弹中使用双极型集成电路。1970年，硅平面工艺技术成熟，双极型集成电路开始大批量生产。 由于双极型工艺技术制造流程简单、制造成本低和成品率高，另外在电路性能方面它具有高速度、高跨导、低噪声、高模拟精度和强电流驱动能力等方面的优势，它一直受到设计人员的青睐，在高速电路、模拟电路和功率电路中占主导地位，但是它的缺点是集成度低和功耗大，其纵向(结深)尺寸无法跟随横向尺寸成比例缩小，所以在VLSI(超大规模集成电路)中受到很大限制，在20世纪70年代之前集成电路基本是双极型工艺集成电路。20世纪70年代，NMOS和CMOS工艺集成电路开始在逻辑运算领域逐步取代双极型工艺集成电路的统治地位，但是在模拟器件和大功率器件等领域双极型工艺
闩锁效应原理及避免的方法
精心整理Latchup的定义 ??Latchup最易产生在易受外部干扰的I/O电路处,也偶尔发生在内部电路 ??Latchup是指cmos晶片中,在电源powerVDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, ?芯片一开始工作时VDD变化导致nwell和Psubstrate间寄生电容中产生足够的电流，当VDD变化率大到一定地步，将会引起Latchup。 ?当I/O的信号变化超出VDD-GND（VSS）的范围时，有大电流在芯片中产生，也会导致SCR的触发。 ?ESD静电加压，可能会从保护电路中引入少量带电载子到well或substrate中，也会引起SCR的触发。 ?当很多的驱动器同时动作，负载过大使power和gnd突然变化，也有可能打开SCR的一个BJT。 ?Well侧面漏电流过大。 防止Latchup的方法 ?在基体（substrate)上改变金属的掺杂，降低BJT的增益 ?避免source和drain的正向偏压 页脚内容
精心整理 ?增加一个轻掺杂的layer在重掺杂的基体上，阻止侧面电流从垂直BJT到低阻基体上的通路 ?使用Guardring:P+ring环绕nmos并接GND；N+ring环绕pmos并接VDD，一方面可以降低Rwell和Rsub的阻值，另一方面可阻止栽子到达BJT的基极。如果可能，可再增加两圈ring。 ?Substratecontact和wellcontact应尽量靠近source,以降低Rwell和Rsub的阻值。 ?使nmos尽量靠近GND，pmos尽量靠近VDD,保持足够的距离在pmos和nmos之间以降低引发SCR的可能 ?除在I/O处需采取防Latchup的措施外，凡接I/O的内部mos也应圈guardring。 ?I/O处尽量不使用pmos(nwell) 另外,对于电源较复杂的版图,例如LCDdriver等有升压的电路，在启动之前，很多的电压都是不定的，这样更容易引起latchup的可能，这时，可以在P、N器件之间，插入更深的well或埋层（按照自己的工艺定方案）。? 页脚内容
闩锁效应
闩锁效应 什么是闩锁效应？ 闩锁效应是CMOS工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。避免闩锁的方法就是要减小衬底和N 阱的寄生电阻，使寄生的三极管不会处于正偏状态。 闩锁效应：静电释放损坏元器件的机理 静电是一种看不见的破坏力，会对电子元器件产生影响。ESD 和相关的电压瞬变都会引起闩锁效应（latch-up）是半导体器件失效的主要原因之一。如果有一个强电场施加在器件结构中的氧化物薄膜上，则该氧化物薄膜就会因介质击穿而损坏。很细的金属化迹线会由于大电流而损坏，并会由于浪涌电流造成的过热而形成开路。这就是所谓的“闩锁效应”。在闩锁情况下，器件在电源与地之间形成短路，造成大电流、EOS（电过载）和器件损坏。 CMOS 器件因闩锁效应特别容易损坏，因为电感会在器件的寄生电容中累积。另外，氧化物材料中任何原子一级的缺陷都会降低氧化物层的介电强度，使器件很容易因静电电压而失效。 电子系统中常见的ESD 问题是通信接口器件，如RS-232驱动器和接收器的失效。这些器件在ESD 脉冲通过人们频繁插拔的电缆互联传播时，在电缆接触到未端接连接器的带电表面时，就会损坏。当这些ESD 脉冲的频率超过 1 GHz 时，PC 电路板的印制线和小段电缆就会像天线一样，接收这些干扰信号。 图1 示出了最近对一种频繁失效的CMOS 数据收发器IC 进行的ESD闩锁效应调查的结果：在某些情况下，IC 封装带电，并烧毁了下面的电路板。为了确定故障的原因，用一台记录仪器监视电源和RS-232 收发器的输入端。记录的波形显示出在收发器器件的输入端和电源脚有短时的电压瞬变。当这些瞬变电压迫使寄生PN 结构导通时，就发生闩锁效应。一旦寄生的SCR导通，SCR就是电源通过器件到地的一条低阻通路。在这样的条件下，通路中的电流很大，从而导致器件中因热过载而热耗散异常。过度的热过载会使塑封外壳升温并开裂。 SCR结构可控硅及闩锁效应 SCR结构可控硅及闩锁效应 一、SCR可控硅介绍 可控硅又称晶闸管(thyristor)，最早由美国贝尔实验室发明，是由三个及以上pn结组成、具有开关特性的半导体器件的总称，通常使用最多的是三端可控整流器，GTO晶闸管及双向硅可控整流器。具有栅极的三端可控硅叫做SCR(Semiconductor Controlled Rectifier 可控整流器)。 SCR结构是在n型衬底(n1)两边用p杂质扩散形成p1、p2，然后在p2用n杂质形成n2区。上部p1区电极为阳极A, 下部n2区电极为阴极K，从p2区引出电极为栅极G。 SCR工作原理： 1，栅极开路时的情况 (1)，加AK正电压，此时J1, J3正偏，J2反偏。电流几乎为0，处于截止状态。当正向电压加大，在结J2的耗尽层形成大的电场，产生雪崩击穿导致电流急剧增大到IH，处于导
CMOS闩锁效应及其预防
CMOS闩锁效应及其预防 ?在CMOS 电路中PMOS 和NMOS 经常作互补晶体管使用，它们相距很近，可以形成寄生可控硅结构，一旦满足触发条件，将使电路进入低压大电流的状态，这就是闩锁效应。造成电路功能的混乱，使电路损坏。 产生闩锁效应的条件 ? 1．环路电流增益大于1，即βnpn*βpnp >= 1 ； ? 2．两个BJT发射结均处于正偏； ? 3．电源提供的最大电流大于PNPN器件导通所需维持电流I H。 N阱CMOS工艺中的典型PNPN可控硅结构及其等效电路 潜在的发射极(结)： ?绿色标出区域是潜在的发射极(结)，当这些MOSFET作为I/O器件时， 由于信号的大于VDD的overshoot，可能使PMOS的源/衬结、漏/衬 结和沟道中感应的纵向PN结(这些都是纵向寄生PNP BJT的发射结)正 偏而发射空穴到N阱中，接着在N阱和衬底的PN 结内建电场的驱动下，漂移进入P衬底，最终可能被横向寄生NPN BJT吸收而形成强耦合进入latch状态；同理，由于信号的小于GND的undershoot，可能使NMOS 的源/衬结、漏/衬结和沟道中感应的纵向PN结(这些都是横向寄生NPN BJT 的发射结)正偏而发射电子到P衬底中，接着在N阱和衬底的PN
结内建电场的驱动下，漂移进入N阱，最终可能被纵向寄生PNP BJT吸收而形成强耦合进入latch状态。 另外还有两种情形可能向衬底或N阱注入少数载流子，一，热载流子效应；二，ESD 保护，前者可采用加大沟道长度的方法解决，后者可采用在版图中追加少数载流子保护环的方法来解决。 预防措施- 一、工艺技术预防措施 为了有效地降低βnpn和βpnp，提高抗自锁的能力，要注意扩散浓度的控制。对于横向寄生PNP管，保护环是其基区的一部分，施以重掺杂可降低其βpnp ；对于纵向寄生NPN管，工艺上降低其βnpn有效的办法是采用深阱扩散，来增加基区宽度。此外，为了降低Rw，可采用倒转阱结构，即阱的纵向杂质分布与一般扩散法相反，高浓度区在阱底；为了降低Rs，可采用N+_si上外 延N-作为衬底，实验证明用此衬底制作的CMOS电路具有很高的抗自锁能力。如果采用下图所示的外延埋层CMOS电路(EBL CMOS IC)，由于衬底材料浓度很高，使寄生PNP管的横向电阻Rs下降；又因为阱下加入P+埋层，使阱的 横向电阻Rw和βnpn大大下降，从而大大提高电路的抗自锁能力。 二、版图布局设计预防措施 1．吸收载流子，进行电流分流，避免寄生双极晶体管的发射结被正偏。 1.1 “少数载流子保护环”： 即伪收集极，收集发射极注入衬底的少数载流子。形式有： a.位于P衬底上围绕NMOS的被接到VDD的N+环形扩散区； b.或位于P衬底上围绕NMOS的被接到VDD的环形N阱。 1．吸收载流子，进行电流分流，避免寄生双极晶体管的发射结 被正偏。 1.2 “衬底接触环”：