$SU_q(2)$ Lattice Gauge Theory

时序分析基础与时钟约束实例1

时序分析基础与时钟约束实例（1） 文中实例配套SF-CY3开发套件。更多内容请参考《SF-CY3 FPGA套件开发指南》。 何谓静态时序分析（STA，Static Timing Analysis）？ 首先，设计者应该对FPGA内部的工作方式有一些认识。FPGA的内部结构其实就好比一块PCB板，FPGA的逻辑阵列就好比PCB板上的一些分立元器件。PCB通过导线将具有相关电气特性的信号相连接，FPGA也需要通过内部连线将相关的逻辑节点导通。PCB板上的信号通过任何一个元器件都会产生一定的延时，FPGA的信号通过逻辑门传输也会产生延时。PCB的信号走线有延时，FPGA的信号走线也有延时。这就带来了一系列问题，一个信号从FPGA的一端输入，经过一定的逻辑处理后从FPGA的另一端输出，这期间会产生多大的延时呢？有多个总线信号从FPGA的一端输入，这条总线的各个信号经过逻辑处理后从FPGA 的另一端输出，这条总线的各个信号的延时一致吗？之所以关心这些问题，是因为过长的延时或者一条总线多个信号传输时间的不一致，不仅会影响FPGA本身的性能，而且也会给FPGA之外的电路或者系统带来诸多问题。 言归正传吧，之所以引进静态时序分析的理论也正是基于上述的一些思考。它可以简单的定义为：设计者提出一些特定的时序要求（或者说是添加特定的时序约束），套用特定的时序模型，针对特定的电路进行分析。分析的最终结果当然是要求系统时序满足设计者提出的要求。 下面举一个最简单的例子来说明时序分析的基本概念。假设信号需要从输入到输出在FPGA内部经过一些逻辑延时和路径延时。系统要求这个信号在FPGA内部的延时不能超过15ns，而开发工具在执行过程中找到了如图所示的一些可能的布局布线方式。那么，怎样的布局布线能够达到系统的要求呢？仔细分析一番，发现所有路径的延时可能为14ns、15ns、16ns、17ns、18ns，有两条路径能够满足要求，那么最后的布局布线就会选择满足要求的两条路径之一。 静态时序分析的前提就是设计者先提出要求，然后时序分析工具才会根据特定的时序模型进行分析，即有约束才会有分析。若设计者不添加时序约束，那么时序分析就无从谈起。特权同学常常碰见一些初学者在遇到问题时不问青红皂白就认为是时序问题，实际上只有在添加了时序约束后，系统的时序问题才有可能暴露出来。 下面我们再来看一个例子，我们假设有4个输入信号，经过FPGA内部一些逻辑处理后输出。FPGA内部的布线资源有快有慢之分，好比国道和高速公路。通过高速通道所需要的路径延时假设为3ns-7ns，但只有两条可用；而通过慢速通道的路径延时则>10ns。

ASIC时序约束、时序分析

ASIC时序约束、时序分析 2009-11-13 22:13 A 时序约束的概念和基本策略 时序约束主要包括周期约束（FFS到FFS，即触发器到触发器）和偏移约束（IPAD到FFS、FFS到OPAD）以及静态路径约束（IPA 综合布线工具调整映射和布局布线过程，使设计达到时序要求。例如用OFFSET_IN_BEFORE约束可以告诉综合布线工具输入信号在以根据这个约束调整与IPAD相连的Logic Circuitry的综合实现过程，使结果满足FFS的建立时间要求。 附加时序约束的一般策略是先附加全局约束，然后对快速和慢速例外路径附加专门约束。附加全局约束时，首先定义设计的所有分组附加周期约束，然后对FPGA/CPLD输入输出PAD附加偏移约束、对全组合逻辑的PAD TO PAD路径附加约束。附加专门约束时速例外路径和多周期路径，以及其他特殊路径。 B 附加约束的基本作用 1. 提高设计的工作频率 对很多数字电路设计来说，提高工作频率非常重要，因为高工作频率意味着高处理能力。通过附加约束可以控制逻辑的综时，从而提高工作频率。 2. 获得正确的时序分析报告 几乎所有的FPGA设计平台都包含静态时序分析工具，利用这类工具可以获得映射或布局布线后的时序分析报告，从而对束作为判断时序是否满足设计要求的标准，因此要求设计者正确输入约束，以便静态时序分析工具输出正确的时序分析 3. 指定FPGA/CPLD引脚位置与电气标准 FPGA/CPLD的可编程特性使电路板设计加工和FPGA/CPLD设计可以同时进行，而不必等FPGA/CPLD引脚位置完全确定，从成后，设计者要根据电路板的走线对FPGA/CPLD加上引脚位置约束，使FPGA/CPLD与电路板正确连接。另外通过约束还特性。为了满足日新月异的通信发展，Xilinx新型FPGA/CPLD可以通过IO引脚约束设置支持诸如 AGP、BLVDS、CTT、G LVPECL、LVDSEXT、LVTTL、 PCI、PCIX、SSTL、ULVDS等丰富的IO接口标准。另外通过区域约束还能在FPGA上规划各个成模块化设计等。 C 周期（PERIOD）的含义 周期的含义是时序中最简单也是最重要的含义，其它很多时序概念会因为软件商不同略有差异，而周期的概念确是最通用的，周期面要讲到的其它时序约束都是建立在周期约束的基础上的，很多其它时序公式，可以用周期公式推导。周期约束是一个基本时序和具根据PERIOD约束检查时钟域内所有同步元件的时序是否满足要求。PERIOD约束会自动处理寄存器时钟端的反相问题，如果相迟将被默认限制为PERIOD约束值的一半。如下图所示， 图1 周期的定义 时钟的最小周期为： TCLK = TCKO +TLOGIC +TNET +TSETUP －TCLK_SKEW TCLK_SKEW =TCD2 －TCD1

时序约束

在进行FPGA的设计时，经常会需要在综合、实现的阶段添加约束，以便能够控制综合、实现过程，使设计满足我们需要的运行速度、引脚位置等要求。通常的做法是设计编写约束文件并导入到综合实现工具，在进行FPGA/CPLD的综合、实现过程中指导逻辑的映射和布局布线。下面主要总结一下Xilinx FPGA时序约束设计和分析。 一、周期约束 周期约束是Xilinx FPGA 时序约束中最常见的约束方式。它附加在时钟网线上，时序分析工具会根据周期约束来检查时钟域内所有同步元件的时序是否满足需求。周期约束会自动的寄存器时钟端的反相。如果相邻的两个元件的时钟相位是相反的，那么它们之间的延迟将被默认的限制成周期约束的一半。 在进行周期约束之前，必须对电路的时钟周期明了，这样才不会出现约束过松或者过紧的现象。一般情况下，设计电路所能达到的最高运行频率取决于同步元件本身的Setup Time 和Hold Time，以及同步元件之间的逻辑和布线延迟。周期约束一般是使用下面的约束方法： 1、period_item PERIOD＝period {HIGH｜LOW} ［high＿or low＿item］ 其中，period＿item可以是NET或TIMEGRP，分别代表时钟线名称net name或元件分组名称group－name。用NET表示PERIOD约束作用到名为“net name”的时钟网线所驱动的同步元件上，用TIMEGRP表示PERIOD约束作用到TIMEGRP所定义的分组（包括FFS、LATCH和RAM等同步元件）上。period是目标时钟周期，单位可以是ps、ns、μS和ms 等。HIGH｜LOW指出时钟周期中的第1个脉冲是高电平还是低电平，high or low time为HIGH LOW指定的脉冲的持续时间，默认单位是ns。如果没有该参数，时钟占空比是50％。例如，NET SYS＿CLK PERIOD＝10 ns HIGH 4ns 2、NET“clock net name”TNM＿NET＝“timing group name”； TIMESPEC“TSidentifier”＝PERIOD “TNM reference”period {HIGH | LOW} ［high or low item］INPUT_JITTER value; 很多时候为了能够定义比较复杂的派生关系的时钟周期，就要使用该方法。其中TIMESPEC在时序约束中作为一个标识符表示本约束为时序规范；TSidentifier包括字母TS和一个标识符identifier共同作为一个TS属性；TNM reference指定了时序约束是附加在哪一个组上，一般情况下加在TNM＿NET定义的分组上。HIGH | LOW 指的是时钟的初始相位表明第一个时钟是上升沿还是下降沿；high or low item 表示的是时钟占空比，即就是high或者low的时间，默认为1:1, INPUT_JITTER 表示的是时钟的抖动时间，时钟会在这个时间范围内抖动，默认单元为ps。比如周期约束： NET "ex_clk200m_p" TNM_NET = TNM_clk200_p; TIMESPEC "TS_clk200_p" = PERIOD "TNM_clk200_p" 5.000 ns HIGH 50 %; 建立一个TNM_clk200_p的时序分组，包括时钟网络ex_clk200m_p驱动的所有同步

XILINX-时序约束使用指南中文

XILINX时序约束使用指南笔记 第一章 时序约束介绍 第二章 时序约束方法 第三章 时序约束原则 第四章 在XST中指定时序约束 第五章 在Synplify中指定时序约束方法 第六章 时序约束分析

第一章 时序约束介绍 基本的时序约束包括： “PERIOD Constraints” “OFFSET Constraints” “FROM:TO(Multi‐Cycle)约束”

第二章 时序约束方法 1，简介： 2，基本的约束方法 根据覆盖的路径不同，时序要求变成一些不同的全局约束。 最普通的路径类型包括： 1，输入路径 2，同步元件到同步元件路径 3，指定路径 4，输出路径 XILINX的时序约束与每一种全局约束类型都有关。最有效的方法就是一开始就指定全局约束然后再加上指定路径的约束。在很多案例中，只要全局约束就可满足需求。 FPGA器件执行工具都是由指定的时序要求驱动的。如果时序约束过头的话，就会导致内存使用增加，工具运行时间增加。更重要的是，过约束还会导致性能下降。因此，推荐使用实际设计要求的约束值。 3，输入时序约束 输入时序约束包括2种 “系统同步输入” “源同步输入” 输入时钟约束覆盖了输入数据的FPGA外部引脚到获取此数据的寄存器之间的路径。输入时钟约束经常用”OFFSET IN”约束。指定输入时钟要求的最好方法，取决于接口的类型（源/系统同步）和接口是SDR还是DDR。 OFFSET IN定义了数据和在FPGA引脚抓取此数据的时钟沿之间的关系。在分析OFFSET IN 约束时，时序分析工具自动将影响时钟和数据延迟的因素考虑进去。这些因素包括： 时钟的频率和相位转换 时钟的不确定 数据延迟调整 除了自动调整，还可以在与接口时钟相关的”PERIOD”约束中另外增加时钟不确定。 关于增加”INPUT_JITTER”的更多信息，参见第三章的”PERIOD Constraints”。 “OFFSET IN”与单输入时钟有关，默认情况下，OFFSET IN约束覆盖了从输入pad到内部同步元件之间的所有路径。用于抓取那些从pad输入的数据的同步元件由指定的OFFSET IN 时钟触发。应用OFFSET IN约束被称为”global”方法。这是指定输入时序的最有效的方法。 系统同步输入 在体统同步接口中，发送和抓取数据共用一个系统时钟。板上的布线延迟和时钟倾斜限制了接口的工作频率。更低的频率也会导致系统同步输入接口典型的采用SDR应用。 系统同步SDR应用例子，见图2‐1。系统同步SDR应用中，在时钟上升沿从源器件发送

时序约束实例

用Quartus II Timequest Timing Analyzer进行时序分析：实例讲解 (一) (2012-06-21 10:25:54) 转载▼ 标签： 杂谈 一，概述 用Altera的话来讲，timequest timing analyzer是一个功能强大的，ASIC-style的时序分析工具。采用工业标准--SDC（synopsys design contraints）--的约束、分析和报告方法来验证你的设计是否满足时序设计的要求。在用户的角度，从我使用TimeQuest的经验看，它与IC设计中经常用到的比如prime time，time craft等STA软件是比较类似的。用过prime time或time craft的朋友是非常容易上手的。 在这一系列的文章里，我将会拿一个DAC7512控制器的verilog设计作为例子，详细讲解如何使用TimeQuest进行时序设计和分析。 二，TimeQuest的基本操作流程 做为altera FPGA开发流程中的一个组成部分，TimeQuest执行从验证约束到时序仿真的所有工作。Altera推荐使用下面的流程来完成TimeQuest 的操作。

1. 建立项目并加入相关设计文件 不管做什么事情，都需要有一个目标或者说对象。我们用TimeQuest 做时序分析，当然也需要一个对象，这个对象实际上就是我们的设计。所以首先是要建立一个Quartus II的项目，并把所有需要的设计文件都加入到项目中去。需要注意的一点是，这里的设计文件，不仅仅包含逻辑设计相关的文件，也包含已经存在的时序约束文件，当然，需要以synopsys Design Constraints(.sdc)的格式存在的。 2. 对项目进行预编译（initial compilation） 项目建立以后，如果从来没有对项目进行过编译的话，就需要对项目进行预编译。这里的预编译是对应于全编译（full compilation）来讲的，我们可以理解为预编译是对项目进行部分的编译，而全编译是对项目进行完整的编译。做预编译的目的是为了生成一个initial design database，

FPGA中IO时序约束分析

第1章FPGA中IO口时序分析 作者：屋檐下的龙卷风 博客地址：https://www.sodocs.net/doc/281475826.html,/linjie-swust/ 日期：2012.3.1 1.1 概述 在高速系统中FPGA时序约束不止包括内部时钟约束，还应包括完整的IO时序约束和时序例外约束才能实现PCB板级的时序收敛。因此，FPGA时序约束中IO口时序约束也是一个重点。只有约束正确才能在高速情况下保证FPGA和外部器件通信正确。 1.2 FPGA整体概念 由于IO口时序约束分析是针对于电路板整个系统进行时序分析，所以FPGA需要作为一个整体分析，其中包括FPGA的建立时间、保持时间以及传输延时。传统的建立时间、保持时间以及传输延时都是针对寄存器形式的分析。但是针对整个系统FPGA的建立时间保持时间可以简化。 图1.1 FPGA整体时序图 如图1.1所示，为分解的FPGA内部寄存器的性能参数： （1） Tdin为从FPGA的IO口到FPGA内部寄存器输入端的延时； （2） Tclk为从FPGA的IO口到FPGA内部寄存器时钟端的延时； （3） Tus/Th为FPGA内部寄存器的建立时间和保持时间； （4） Tco为FPGA内部寄存器传输时间； （5） Tout为从FPGA寄存器输出到IO口输出的延时； 对于整个FPGA系统分析，可以重新定义这些参数：FPGA建立时间可以定义为：（1） FPGA建立时间：FTsu = Tdin + Tsu – Tclk； （2） FPGA保持时间：FTh = Th + Tclk； （3） FPGA数据传输时间：FTco = Tclk + Tco + Tout； 由上分析当FPGA成为一个系统后即可进行IO时序分析了。FPGA模型变为如图1.2所示。

入门资料：FPGA时序分析报告基础与时钟约束实例

入门：FPGA时序分析基础与时钟约束实例 2013-07-16 何谓静态时序分析（STA，Static Timing Analysis）？ 首先，设计者应该对FPGA内部的工作方式有一些认识。FPGA的内部结构其实就好比一块PCB 板，FPGA的逻辑阵列就好比PCB板上的一些分立元器件。PCB通过导线将具有相关电气特性的信号相连接，FPGA也需要通过内部连线将相关的逻辑节点导通。PCB板上的信号通过任何一个元器件都会产生一定的延时，FPGA的信号通过逻辑门传输也会产生延时。PCB的信号走线有延时，FPGA的信号走线也有延时。这就带来了一系列问题，一个信号从FPGA的一端输入，经过一定的逻辑处理后从FPGA的另一端输出，这期间会产生多大的延时呢？有多个总线信号从FPGA的一端输入，这条总线的各个信号经过逻辑处理后从FPGA的另一端输出，这条总线的各个信号的延时一致吗？之所以关心这些问题，是因为过长的延时或者一条总线多个信号传输时间的不一致，不仅会影响FPGA本身的性能，而且也会给FPGA之外的电路或者系统带来诸多问题。 言归正传吧，之所以引进静态时序分析的理论也正是基于上述的一些思考。它可以简单的定义为：设计者提出一些特定的时序要求（或者说是添加特定的时序约束），套用特定的时序模型，针对特定的电路进行分析。分析的最终结果当然是要求系统时序满足设计者提出的要求。 下面举一个最简单的例子来说明时序分析的基本概念。假设信号需要从输入到输出在FPGA内部经过一些逻辑延时和路径延时。系统要求这个信号在FPGA内部的延时不能超过15ns，而开发工具在执行过程中找到了如图所示的一些可能的布局布线方式。那么，怎样的布局布线能够达到系统的要求呢？仔细分析一番，发现所有路径的延时可能为14ns、15ns、16ns、17ns、18ns，有两条路径能够满足要求，那么最后的布局布线就会选择满足要求的两条路径之一。 静态时序分析的前提就是设计者先提出要求，然后时序分析工具才会根据特定的时序模型进行分析，即有约束才会有分析。若设计者不添加时序约束，那么时序分析就无从谈起。特权同学常常碰见一些初学者在遇到问题时不问青红皂白就认为是时序问题，实际上只有在添加了时序约束后，系统的时序问题才有可能暴露出来。 下面我们再来看一个例子，我们假设有4个输入信号，经过FPGA内部一些逻辑处理后输出。FPGA内部的布线资源有快有慢之分，好比国道和高速公路。通过高速通道所需要的路径延时假设为3ns-7ns，但只有两条可用；而通过慢速通道的路径延时则>10ns。

ise时序约束

ISE工具时序约束主要约束主要包括周期约束,pad to pad 约束和偏移约束： (1)周期约束的计算如下图所示： (2)pad to pad 约束是存粹的组合逻辑约束； (3)偏移约束主要包括输入偏移和输出偏移，规定了外部时钟和数据与输入输出管脚之间的时序关系，不是用来约束内部逻辑的； （转）FPGA时序分析，时序约束知识 时序约束目的：一、提高设计的工作频率二、获得正确的时序分析报告（STA：静态时序分析） 常用的时序概念：周期，最大时钟频率、时钟建立时间、时钟保持时间、时钟到输出延时、管脚到管脚延时、Slack和时钟偏斜（Skew). 周期：如图1是周期示意图，当计算出Tperiod，那么当然fm ax=1/Tperiod,fm ax是显示设计最重要的性能指标之一。 时钟建立时间：如图3所示是时钟建立时间的计算方法 时钟保持时间：同样利用图3的模型计算Th=clkdelay-datadelay+Microhold 注意：前两个公式中提到的Microsetup 和Microhold一般均是一个小于1ns的常量。

时钟输出延迟：他是指在时钟有效到数据有效的最大时钟间隔如图4所示 Tco=clkdelay+datadelay+Microco slack:表示设计是否满足时序的一个称谓：正的slack表示满足时序，负的slack表示不满足时序。保持时间slac k是一个重要的概念，引起不满足的主要原因是时钟偏斜大于数据路径的偏斜。Quartus2时序分析工具和优化向导： 常用的三种时序约束设置方法：1 通过Assignment/timing settings 2 Assignment/timing wiard tool 3 Assignment/Assignment editor选择在图形界面下完成对设计的时序约束。一般情况下前两种是做全局的时序约束，后一种是做局部的时序约束，另外还可以通过修改.qsf文件来实现。 时序约束思想：时序约束一般都是先全局后个别，如果冲突则个别的优先级更高。 一、将编绎器设置为时序驱动编绎，即是指让编绎过程尽量向着满足时序约束方向努力！assignment/settings/fitter setting. 二、全局时钟设置如果在设计中只有一个全局时钟，或者所有的时钟同频，可以在Quartus2中只设置一个全局时钟约束。Assignment/timing settings 三、时序向导在用记对时序约束设置不熟悉的情况下，可以选择使用向导。Assignment/classic timing analyser wizards. 四、可以设置独立时钟与衍生时钟，衍生时钟是由独立时钟变化而来的，他是由独立时钟分频，倍频，移相等变化而来的，可以在设置中确定二者的关系Assignment/settings/timing analyse setting/classic timing analyse setting/individual clock。 五、通过assignment editor 设置个别时钟约束

关于quartus ii时序约束

关于quartus ii时序约束（1） 2012-06-17 09:46:07| 分类：默认分类|举报|字号订阅 一直以来都只是简单地理解了一下关于时序约束的内容，而工具也有默认classic的约束，加上目前的设计对时序没有很高的要求，所以就一直都没真正地自己做过一次约束，但是我知道，这部分是不可以跳过的，这部分也算是搞FPGA必须掌握的内容。今天下午对这部分进行了初次探究，收获有如下： 常用的约束有三种： 1.时序约束 2.区域约束 3.位置约束 时序约束的作用有： 1.提高设计的工作频率 2.获得正确的时序分析报告 需要复习前面博文《FPGA学习之时序分析基础（7）》 记住，堵塞原则是HDL语言的精髓，也就是说触发器是有延时作用的，虽然两个触发器使用的是同一个时钟，但是当第二个触发器接收第一帧数据的时候第一个触发器在发第二帧数据，而当第二个触发器接收第二帧数据的时候第一个触发器在发第三帧数据，依此类推，也就是说每一帧数据在两个触发器之间都有一个clk的时间前进，如果前进的时间太长，也即是系统给的时钟太快，就会出现无法满足第二个触发器setup的时间。setup time 就是第二个触发器在接收到由第一个触发器上一个时钟发送的数据之前应空闲的时间。 公式：CLK+TCLK2-Tsu > Tclk1 + Tcd + Tdata 所以系统CLK是和Tsu息息相关的，所以看时序报告的时候也是从Clock Setup ‘clk’看最差路径等信息。

在FPGA设计工具中包含有4种路径：从输入端口到寄存器，从寄存器到寄存器，从寄存器到输出，从输入到输出的纯组合逻辑。通常，需要对这几种路径分别进行约束，以便使设计工具能够得到最优化的结果。下面对这几种路径分别进行讨论。 1. 从输入端口到寄存器： 这种路径的约束是为了让FPGA设计工具能够尽可能的优化从输入端口到第一级寄存器之间的路径延迟，使其能够保证系统时钟可靠的采到从外部芯片到FPGA的信号。 约束名称：input delay。 约束条件的影响主要有4个因素：外部芯片的Tco，电路板上信号延迟Tpd，FPGA的Tsu, 时钟延迟Tclk. Tco的参数通常需要查外部芯片的数据手册。计算公式：input delay = Tco+Tpd+Tsu-Tclk。FPGA的Tsu也需要查FPGA芯片的手册。FPGA速度等级不同，这个参数也不同。Tpd和Tclk需要根据电路板实际的参数来计算。通常，每10cm的线长可以按照1ns来计算。例如：系统时钟100MHz，电路板上最大延迟2ns，时钟最大延迟1.7ns，Tco 3ns，FPGA的Tsu为0.2ns。那么输入延迟的值：max Input delay = 2+3+0.2-1.7=3.5ns. 这个参数的含义是指让FPGA的设计工具把FPGA的输入端口到第一级寄存器之间的路径延迟（包括门延迟和线延迟）控制在10ns-3.5ns=6.5ns以内，其中10ns是系统时钟。 2. 寄存器到寄存器： 这种路径的约束是为了让FPGA设计工具能够优化FPGA内寄存器到寄存器之间的路径，使其延迟时间必须小于时钟周期，这样才能确保信号被可靠的传递。由于这种路径只存在于FPGA 内部，通常通过设定时钟频率的方式就可以对其进行约束。对于更深入的优化方法，还可以采用对寄存器的输入和寄存器的输出加入适当的约束，来使逻辑综合器和布线器能够对某条路径进行特别的优化。还可以通过设定最大扇出数来迫使工具对其进行逻辑复制，减少扇出数量，提高性能。 3. 寄存器到输出： 这种路径的约束是为了让FPGA设计工具能够优化FPGA内部从最后一级寄存器到输出端口的路径，确保其输出的信号能够被下一级芯片正确的采到。 约束的名称：output delay。

在ISE下分析和约束时序

1.在ISE下分析和约束时序 3.1ISE的时序约束工具入门 像TimeQuest一样，ISE软件工具也有自己的时序约束及分析工具。ISE界面的processes当中，有一个user constraints列表，其中的Creat Timing Constrain 可以提供用户添加指定的时序约束。 ISE使用的时序约束信息跟其他的物理约束，电气约束等信息全部都放置在后缀名为ucf（user constrain file）的文件中，在使用图形化界面编辑约束后，用户还可以直接编辑UCF文件对时序等要求进行修改。 此外，PlanAhead Post synthesis工具在提供管脚，区域约束等功能之外，也提供了时序约束及分析的功能。所以设计者在约束设计时序时可以有多种方法。 使用Creat Timing Constrain时界面的约束类型部分如下图所示： 图ISE时序约束类型 从图中我们看到，这个工具对于时序约束的理解与altera的一致，需要约束时钟，输入输出信号，以及指定一些时序例外，也有将约束组成Group的功能。Xilinx公司对于其FPGA约束的名称与altera略有不同，但含义一样。分别是Period constrain（时钟周期约束），OFFSET constrain（输入输出偏移约束），以及FROM TO constrain，当然也有multi-cycle constrain等。 双击unconstrained clks窗口的clk项，出现的以下对话框可以对设计的时钟信息进行指定。

图ISE下约束时钟界面 这个界面可以设置时钟的周期，占空比，以及初始边沿是上升沿还是下降沿。或者如果这个时钟是从其他指定的时钟生成的，也可以指定生成的关系从而软件自己计算生成时钟的信息。unconstrained clks窗口将设计中没有约束的时钟列出来，在对每个时钟一一指定之后，窗口内容逐一消失。而其上方另一个窗口将显示约束的具体信息，并且也可从中选择一条约束进行逐一修改。 约束类型菜单下的Inputs 选中双击后，会出现如下图所示的对话框，指定了输入偏移约束的类型之后，选择next。这里的OFFSET IN 的类型包括，输入信号是源同步还是系统同步（时钟的来源不同），是单边沿触发还是双边沿触发的信号，以及有效边沿类型。通常在设计中，若非特殊的DDR数据，或者使用了外部随路时钟，就选择SDR以及系统同步即可。

时序约束总结

很多人发贴，来信询问关于约束、时序分析的问题，比如： 如何设置setup，hold时间？如何使用全局时钟和第二全局时钟（长线资源）？如何进行分组约束？如何约束某部分组合逻辑？如何通过约束保证异步时钟域之间的数据交换可靠？如何使用I/O逻辑单元内部的寄存器资源？如何进行物理区域约束，完成物理综合和物理实现？等等。。。 为了解决大家的疑难，我们将逐一讨论这些问题。 今天先讨论一下约束的作用？ 有些人不知道何时该添加约束，何时不需要添加？有些人认为低速设计不需要时序约束？关于这些问题，希望下面关于约束作用的论述能够有所帮助！附加约束的基本作用有3： (1)提高设计的工作频率 对很多数字电路设计来说，提高工作频率非常重要，因为高工作频率意味着高处理能力。通过附加约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从而提高工作频率。 (2)获得正确的时序分析报告 几乎所有的FPGA设计平台都包含静态时序分析工具，利用这类工具可以获得映射或布局布线后的时序分析报告，从而对设计的性能做出评估。静态时序分析工具以约束作为判断时序是否满足设计要求的标准，因此要求设计者正确输入约束，以便静态时序分析工具输出正确的时序分析报告。 (3)指定FPGA/CPLD引脚位置与电气标准 FPGA/CPLD的可编程特性使电路板设计加工和FPGA/CPLD设计可以同时进行，而不必等FPGA/CPLD引脚位置完全确定，从而节省了系统开发时间。这样，电路板加工完成后，设计者要根据电路板的走线对FPGA/CPLD加上引脚位置约束，使FPGA/CPLD与电路板正确连接。另外通过约束还可以指定IO引脚所支持的接口标准和其他电气特性。为了满足日新月异的通信发展，Xilinx新型FPGA/CPLD可以通过IO引脚约束设置支持诸如AGP、BLVDS、CTT、GTL、

ISE时序约束笔记

ISE时序约束笔记 ISE时序约束笔记1——Global Timing Constraints 时序约束和你的工程 执行工具不会试图寻找达到最快速的布局&布线路径。——取而代之的是，执行工具会努力达到你所期望的性能要求。 性能要求和时序约束相关——时许约束通过将逻辑元件放置的更近一些以缩短布线资源从而改善设计性能。 没有时序约束的例子 该工程没有时序约束和管脚分配 ——注意它的管脚和放置 ——该设计的系统时钟频率能够跑到50M 时序约束的例子

和上面是相同的一个设计，但是加入了3个全局时序约束。 ——它最高能跑到60M的系统时钟频率 ——注意它大部分的逻辑的布局更靠近器件边沿其相应管脚的位置 更多关于时序约束 时序约束应该用于界定设计的性能目标 1.太紧的约束将会延长编译时间 2.不现实的约束可能导致执行工具罢工 3.查看综合报告或者映射后静态时序报告以决定你的约束是否现实 执行后，查看布局布线后静态时序报告以决定是否你的性能要求达到了——如果约束要求没有达到，查看时序报告寻找原因。 路径终点 有两种类型的路径终点： 1.I/O pads 2.同步单元（触发器，锁存器，RAMs） 时序约束的两个步骤： 1.路径终点生产groups（顾名思义就是进行分组） 2.指点不同groups之间的时序要求 全局约束使用默认的路径终点groups——即所有的触发器、I/O pads等 ISE时序约束笔记2——Global Timing Constraints 问题思考 单一的全局约束可以覆盖多延时路径 如果箭头是待约束路径，那么什么是路径终点呢？ 所有的寄存器是否有一些共同点呢？

DC综合中的时序约束、时序分析

DC综合中的时序约束、时序分析 A时序约束的概念和基本策略 时序约束主要包括周期约束（FFS到FFS，即触发器到触发器）和偏移约束（IPAD到FFS、FFS到OPAD）以及静态路径约束（IPAD到OPAD）等3种。通过附加约束条件可以使综合布线工具调整映射和布局布线过程，使设计达到时序要求。例如用OFFSET_IN_BEFORE约束可以告诉综合布线工具输入信号在时钟之前什么时候准备好，综合布线工具就可以根据这个约束调整与IPAD相连的Logic Circuitry的综合实现过程，使结果满足FFS的建立时间要求。 附加时序约束的一般策略是先附加全局约束，然后对快速和慢速例外路径附加专门约束。附加全局约束时，首先定义设计的所有时钟，对各时钟域内的同步元件进行分组，对分组附加周期约束，然后对FPGA/CPLD输入输出PAD附加偏移约束、对全组合逻辑的PAD TO PAD路径附加约束。附加专门约束时，首先约束分组之间的路径，然后约束快、慢速例外路径和多周期路径，以及其他特殊路径。 附加约束的基本作用 提高设计的工作频率 对很多数字电路设计来说，提高工作频率非常重要，因为高工作频率意味着高处理能力。通过附加约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从而提高工作频率。 获得正确的时序分析报告 几乎所有的前端设计平台都包含静态时序分析工具，利用这类工具可以获得映射或布局布线后的时序分析报告，从而对设计的性能做出评估。静态时序分析工具以约束作为判断时序是否满足设计要求的标准，因此要求设计者正确输入约束，以便静态时序分析工具输出正确的时序分析报告。 周期（PERIOD）的含义 周期的含义是时序中最简单也是最重要的含义，其它很多时序概念会因为软件商不同略有差异，而周期的概念确是最通用的，周期的概念是FPGA/ASIC时序定义的基础概念。后面要讲到的其它时序约束都是建立在周期约束的基础上的，很多其它时序公式，可以用周期公式推导。周期约束是一个基本时序和综合约束，它附加在时钟网线上，时序分析工具根据PERIOD约束检查时钟域内所有同步元件的时序是否满足要求。PERIOD约束会自动处理寄存器时钟端的反相问题，如果相邻同步元件时钟相位相反，那么它们之间的延迟将被默认限制为PERIOD约束值的一半。如下图所示

FPGA开发之时序约束(周期约束)

FPGA开发之时序约束（周期约束） 时序约束可以使得布线的成功率的提高，减少ISE布局布线时间。这时候用到的全局约束就有周期约束和偏移约束。周期约束就是根据时钟频率的不同划分为不同的时钟域，添加各自周期约束。对于模块的输入输出端口添加偏移约束。 这里先说一下周期约束：周期约束是为了达到同步组件的时序要求。如果相邻同步原件相位相反，那么延迟就会是时钟约束值的一半，一般不要同时使用上升沿和下降沿。注意：在实际工程中，附加的约束时间为期望值的90%，即约束的最高频率是实际工作频率的110%左右。 添加约束的方法中简单的方法就是直接添加到ucf中，其语法是： [约束信号] PERIOD = {周期长度} {HIGH|LOW} [脉冲持续时间];#[]中的内容是选填项，{}里面的是必填项。[约束信号]分为“Net net_name”或者“TIMEGRP group_name”，{周

期长度就是时钟周期，单位为ns默认，也可以是ps，ms，s}，{HIGH|LOW}用于指定第一个脉冲是高电平还是低电平。[持续时间就是第一个脉冲的持续时间，默认50%的占空比] 举个栗子：Net “clk_100MHz”period = 10ns High 5ns; #这种方法比较简单，但是我们一般不用这种方法。我们使用下面的方法 TIMESPEC “TS_identifier”= PERIOD “TNM_reference”{周期长度} {HIGH|LOW} [脉冲持续时间]; TS属性定义，可以用在任意的引用。在使用时要先定义时钟分组，再添加相应的约束，例如：NET “clk_50MHz”= “syn_clk”; TIMESPEC “TS_syn_clk”= PERIOD “syn_clk”20 HIGH 10; TIMESPEC “TS_identifier2”= PERIOD ”timegroup_name”“TS_identifier1”[* | /] 倍数因子[+|-] phase_value[单位] /* TS_identifier2是要派生出来的时钟，TS_identifier1是已经定义好的时钟，“倍数关系”是给出两者的倍数关系。这里的phase_value是时间长度，再根据周期换成相应相位。 */ 举个栗子：如给出了一个系统时钟为： TIMESPEC “TS_CLK_SYN”= PERIOD “CLK”5ns; 如要得到该时钟的反向时钟以及二分频时钟，可以进行如下定义：

xilinx ISE时序约束笔记-中文

时序约束的两个步骤： 1.路径终点生产groups（顾名思义就是进行分组） 2.指点不同groups之间的时序要求 全局约束使用默认的路径终点groups——即所有的触发器、I/O pads等ISE时序约束笔记2——Global Timing Constraints 问题思考 单一的全局约束可以覆盖多延时路径 如果箭头是待约束路径，那么什么是路径终点呢？ 所有的寄存器是否有一些共同点呢？ 问题解答 什么是路径终点呢？ ——FLOP1,FLOP2,FLOP3,FLOP4,FLOP5。 所有的寄存器是否有一些共同点呢？ ——它们共享一个时钟信号，约束这个网络的时序可以同时覆盖约束这些相关寄存器间的延时路径。 周期约束 周期约束覆盖由参考网络钟控的的同步单元之间的路径延时。

周期约束不覆盖的路径有：input pads到output pads之间的路径（纯组合逻辑路径），input pads到同步单元之间的路径，同步单元到output pads之间的路径。 周期约束特性 周期约束使用最准确的时序信息，使其能够自动的计算： 1.源寄存器和目的寄存器之间的时钟偏斜（Clock Skew） 2.负沿钟控的同步单元 3.不等同占空比的时钟 4.时钟的输入抖动（jitter） 假设： 1.CLK信号占空比为50% 2.周期约束为10ns 3.由于FF2将在CLK的下降沿触发，两个触发器之间的路径实际上将被约 束为10ns的50%即5ns

时钟输入抖动（Clock Input Jitter） 时钟输入抖动是源时钟的不确定性（clock uncertainty）之一 时钟的不确定时间必须从以下路径扣除： ——周期约束建立时间路径 ——OFFSET IN约束的建立时间路径 时钟的不确定时间必须添加到以下路径中： ——周期约束保持时间路径 ——OFFSET IN约束保持时间路径 ——OFFSET OUT约束路径 Pad-to-Pad约束 ——不包含任何同步单元的纯组合逻辑电路 ——纯组合逻辑延时路径开始并结束于I/O pads，所以通常会被我们遗漏而未约束 ISE时序约束笔记3——Global Timing Constraints 问题思考 哪些路径是由CLK1进行周期约束？ 哪些路径是由pad-to-pad进行约束？

让-XDC-时序约束为您效力

让XDC 时序约束为您效力 作者：Adam Taylor e2v 公司首席工程师 时序和布局约束是实现设计要求的关键因素。本文是介绍其使用方法的入门读物。 完成RTL 设计只是FPGA 设计量产准备工作中的一部分。接下来的挑战是确保设计满足芯片内的时序和性能要求。为此，您经常需要定义时序和布局约束。我们了解一下在基于赛灵思FPGA 和SoC 设计系统时如何创建和使用这两种约束。 时序约束 最基本的时序约束定义了系统时钟的工作频率。然而，更高级的约束能建立时钟路径之间的关系。工程师利用这类约束确定是否有必要对路径进行分析，或者在时钟路径之间不存在有效的时序关系时忽视路径。 默认情况下，赛灵思的Vivado? 设计套件会分析所有关系。然而，并非设计中的所有时钟之间都有可以准确分析的时序关系。例如当时钟是异步的，就无法准确确定它们的相位，如图1 所示。

图1–时钟域CLK1 和CLK2 相互之间异步。 您可通过在约束文件中声明时钟组来管理时钟路径之间的关系。当声明时钟组时，Vivado 工具不会对组内定义的时钟之间的任何方向执行时序分析。 为了有助于生成时序约束，Vivado 工具将时钟定义为三种类型：同步、异步或不可扩展。?同步时钟具有可预测的时序/相位关系。通常主时钟及其衍生时钟符合这种特性，因为它们具有公共的根起源和周期。 ?异步时钟之间不具备可预测的时序/相位关系。通常不同的主时钟（及其衍生时钟)符合这种特性。异步时钟有不同的起源。 ?如果超过1,000个周期后，仍无法确定公共周期，那么两个时钟就是不可扩展的。如果是这种情况，将使用1,000 个周期内的最差建立时间关系。不过，无法保证这就是实际的最差情况。 使用Vivado 生成的时钟报告来确定您所处理的时钟是哪种类型。该报告可帮助您识别异步和不可扩展时钟。 声明多周期路径能实现更合适而且要求放松的时序分析，从而让时序引擎集中处理其它更关键的路径。

FPGA时序约束与时序分析课案

FPGA设计之——时序设计 FPGA设计一个很重要的设计是时序设计，而时序设计的实质就是满足每一个触发器的建立(Setup)/保持(Hold)时间的要求。 建立时间(Setup Time)：是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器； 保持时间(Hold Time)：是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。 FPGA设计分为异步电路设计和同步电路设计，然而很多异步电路设计都可以转化为同步电路设计，在设计时尽量采用同步电路进行设计。对于同步电路可以转化的逻辑必须转化，不能转化的逻辑，应将异步的部分减到最小，而其前后级仍然应该采用同步设计。 为了让同步电路可靠地运行，就要对时钟偏差进行控制，以使时钟偏差减小到可用的范围。影响时钟偏差的主要有以下几个因素： o用于连接时钟树的连线 o钟树的拓扑结构 o时钟的驱动 o时钟线的负载 o时钟的上升及下降时间 在通常的FPGA设计中对时钟偏差的控制主要有以下几种方法： o控制时钟信号尽量走可编程器件的的全局时钟网络。在可编程器件中一般都有专门的时钟驱动器及全局时钟网络，不同种类、型 号的可编程器件，它们中的全局时钟网络数量不同，因此要根据 不同的设计需要选择含有合适数量全局时钟网络的可编程器件。 一般来说，走全局时钟网络的时钟信号到各使用端的延时小，时 钟偏差很小，基本可以忽略不计。 o若设计中时钟信号数量很多，无法让所有的信号都走全局时钟网络，那么可以通过在设计中加约束的方法，控制不能走全局时钟 网络的时钟信号的时钟偏差。 o异步接口时序裕度要足够大。局部同步电路之间接口都可以看成是异步接口，比较典型的是设计中的高低频电路接口、I/O接口， 那么接口电路中后一级触发器的建立-保持时间要满足要求，时序 裕度要足够大。 o在系统时钟大于30MHz时，设计难度有所加大，建议采用流水线等设计方法。采用流水线处理方式可以达到提高时序电路的速度， 但使用的器件资源也成倍增加。 o要保证电路设计的理论最高工作频率大于电路的实际工作频率。 A 时序约束的概念和基本策略 时序约束主要包括周期约束（FFS到FFS，即触发器到触发器）和偏移约束（IPAD 到FFS、FFS到OPAD）以及静态路径约束（IPAD到 OPAD）等3种。通过附加约束条件可以使综合布线工具调整映射和布局布线过程，使设计达到时序要求。例如用OFFSET_IN_BEFORE约束可以告诉综合布线工具输入信号在时钟之前什么时候准备好，综合布线工具就可以根据这个约束调整与IPAD相连的Logic

在FPGA设计环境中加时序约束的技巧

在FPGA设计环境中加时序约束的技巧 赛灵思中文社区 在给FPGA做逻辑综合和布局布线时，需要在工具中设定时序的约束。通常，在FPGA 中都包含有4种路径：从输入端口到寄存器，从寄存器到寄存器，从寄存器到输出，从输入到输出的纯组合逻辑。通常，需要对这几种路径分别进行约束，以便使设计工具能够得到最优化的结果。下面对这几种路径分别进行讨论： ⑴从输入端口到寄存器： 这种路径的约束是为了让FPGA设计工具能够尽可能的优化从输入端口到第一级寄存器之间的路径延迟，使其能够保证系统时钟可靠的采到从外部芯片到FPGA的信号。约束名称：input delay。约束条件的影响主要有4个因素：外部芯片的Tco，电路板上信号延迟Tpd，FPGA的Tsu，时钟延迟Tclk。Tco的参数通常需要查外部芯片的数据手册。计算公式：input delay = Tco + Tpd + Tsu – Tclk。FPGA的Tsu也需要查FPGA芯片的手册。FPGA速度等级不同，这个参数也不同。Tpd和Tclk需要根据电路板实际的参数来计算。通常，每10cm 的线长可以按照1ns来计算。例如：系统时钟100MHz，电路板上最大延迟2ns，时钟最大延迟1.7ns，Tco3ns，FPGA的Tsu为0.2ns。那么输入延迟的值：max Input delay = 2 + 3 + 0.2 - 1.7 = 3.5ns。这个参数的含义是指让FPGA的设计工具把FPGA的输入端口到第一级寄存器之间的路径延迟（包括门延迟和线延迟）控制在10ns - 3.5ns = 6.5ns以内。 ⑵寄存器到寄存器： 这种路径的约束是为了让FPGA设计工具能够优化FPGA内寄存器到寄存器之间的路径，使其延迟时间必须小于时钟周期，这样才能确保信号被可靠的传递。由于这种路径只存在于FPGA内部，通常通过设定时钟频率的方式就可以对其进行约束。对于更深入的优化方法，还可以采用对寄存器的输入和寄存器的输出加入适当的约束，来使逻辑综合器和布线器能够对某条路径进行特别的优化。还可以通过设定最大扇出数来迫使工具对其进行逻辑复制，减少扇出数量，提高性能。 ⑶寄存器到输出： 这种路径的约束是为了让FPGA设计工具能够优化FPGA内部从最后一级寄存器到输出端口的路径，确保其输出的信号能够被下一级芯片正确的采到。约束的名称：output delay,约束条件的影响主要有3个因素：外部芯片的Tsu，电路板上信号延迟Tpd，时钟延迟Tclk.Tsu 的参数通常需要查外部芯片的数据手册。计算公式：output delay = Tsu+Tpd-Tclk。例如：系