allegro 16.3 约束规则设置

Allegro 16.3约束规则设置

约束管理器是一个交叉的平台，以工作簿和工作表的形式在 Cadence PCB设计流程中用于管理所有工具的高速电子约束。可以使用约束管理器和SigXplorer Expert 开发电路的拓扑并得出电子约束，可以包含定制约束、定制测量和定制激励。

所谓约束就是用户定义的限制条件，当在板上走线和放置元件时会遵守这些约束。电子约束（ECSets）就是限制PCB 上与电行为有关的对象，比如可以设置某个网络最大传输延迟为2ns。

以下图为一约束设置窗口。

一、说明

先解释一下约束的类型以及约束中用到的简写名词，如下图所示：

1、NCIs（NET CLASS）

由众多nets或者buses、differential pairs、Xnet所组成的类，可对其赋予相似的约束。如下图所示。

2、NCC（Net Class-Class）

一般用在约束组与组之间的间距的时候使用，如下图。

3、DPr（Differential Pairs）差分对

一组差分对一般由两条Xnet或者net以差分走线的方式组成，如下图。差分对的形成有两种方式：一是由模型指定的差分对，再者就是由用户自己定义的差分对。

?模型定义的差分对：可以在器件信号模型中指定差分对，可以使用PCB Design，PCB SI，SigXplores 来将模型指定给相应的元件。

?用户定义的差分对：可以在约束管理器中 Net 一级的对象中创建差分对，可以灵活的更改差分对命名和更改差分对成员，但是没有模型指定差分对的精确性。

以下是设置差分对规则时，需要赋予约束的项。

针对以上约束中用到的一些约束点进行解释说明：

差分对的worksheets包含5个主要的约束目录：

(1)Pin Delay

此值指一对网络之间管脚封装上的延迟，单位是时间ns 或者长度mil。

(2) 不耦合长度(Uncoupled Length)

不耦合长度约束是用来限制差分对的一对网络之间的不匹配长度。若“gather control”设置为ignore，则实际不不耦合长度不包括两个驱动和接收之间的耦合带之外的长度。若“gather control”设置为“include”，包含出芯片的这段不耦合长度。当不耦合(即在差分对刚刚从芯片出来的走线通常是不耦合的，不耦合有一定的长度)长度超过“max”时产生冲突。

(3)相位偏差(Static Phase Tolerance)

相位偏差约束确保差分对成员在转换时是同相和同步的。实际的数值(actual value)从长度上或者时间上反应了差分对成员之间的差值，当差值超出 tolerance 值时，就会有冲突。

(4)最小线间距(Min Line Spacing)

最小线间距约束指差分对之间的最小距离，如果小于设定的最小值则报错。添加的最小线间距约束值必须小于或者等于Primary Gap减去(-)Tolerance，并且也要小于或者等于Neck Gap减去(-)Tolerance。

(5)耦合参数(Coupling Parameters)

这里面包括6个部分需要设置。1、Primary gap ：设置的是差分对之间的边到边理想间距，(+/-)tolerance 值是允许Diff Pairs的偏差值，如果间距偏差在范围内，差分对被认为是耦合的；2、Primary width：差分对成员的理想宽度；3、Neck gap：约束的是最小允许的边到边的差分间距，当在密集区域走线时，可能切换到neck模式，最小可允许的gap 包括Neck Gap 减去(-)Tolerance，当差分对间距小于ECSet 指定给差分对网络的Min neck width 规则值时，Neck Gap 覆盖任何Primary Gap 值，确保 Neck gap 不要低于任何Min line spaing 值，如果设置了(-)tolerance 值，不需要定义Neck gap ，因为已经说明了需要的Neck gap。；4、Neck width：最小可允许的差分对宽度，当在比较密集的区域走线的时，可能需要切换到neck模式；5、(+)Tolerance；6、(-)Tolerance。

使用差分计算器可以完成综合线宽和线距的计算以获得特殊的差分阻抗。在约束管理器中右键点击Primary Gap，Neck Gap，或者(+/-)tolerance 相应的单元格，在弹出的菜单选择Change 命令，然后点击按钮，即可启动差分计算器 (如下图所示)，差分计算器仅能完成边对边耦合的差分对计算。

差分对规则说明

分模型定义的差分对和用户定义的差分对来说明：

模型定义的差分对用户定义的差分对

可以在 PCB Design，PCB SI 中使用Analyze-

SI/EMIsim-Model 命令进行创建，如果要做分析，首先需要进行设置－包含设置叠层、指定DC 网络、指定元件CLASS、指定模型等。

可以 PCB Design，PCB SI 中在约束管理器中使用Creat-Differential Pair 命令创建，也可以使用Logic-Assign Differential Pair 命令创建。

在高速设计流程中首选采用模型定义差分对，因为带有独特的差分对的成员特性比如管脚寄生、启动延迟、逻辑门限和缓冲延迟。

用户定义的差分对没有模型指定的精确，因为模型指定的有IBIS 器件值。

差分对成员不能作为其他差分对的成员。差分对成员不能作为其他差分对的成员。

模型定义的差分对可以被提取进SigXplorer而带有耦合

性。

用户定义的差分对仅单根线被提取进SigXplorer。

模型定义的差分对有优先级。如果通过用户定义的方法定义了一个差分对，稍后用模型定义的方法又定义了同样的差分对，则模型定义的差分对有优先级。

用户定义的差分对与模型定义的差分对相比没有优先级。

在约束管理器中不能改变模型定义差分对成员，只能通过编辑模型的方法更改。

在约束管理器中可以对用户定义的差分对成员进行更改。

模型定义的差分对，参考同样器件类型的任何器件都将继承指定的模型中差分对。这个是可以重用的就像创建ECSet 和指定ECSet到很多设计对象。

在约束管理器中要分别创建用户定义的差分对，虽然自动设置简化了这个过程，与模型定义的差分对不同。

4、管脚对(Pin-Pair)

Pin-Pair 代表一对逻辑连接的管脚，一般是驱动和接收。Pin-Pairs 可能不是直接连接的，但是肯定存在于同一个net 或者Xnet（所谓Xnet 即网络的中间可能串接电阻或者接插件，比如下图中的U1.8 到U3.8 的连接中间经过了一个电阻，即Xnet）。可以使用pin-pairs 来获取net 或者Xnet 指定的pin-to-pin 约束，也可以使用pin-pairs来获取ECSets 通用的pin-to-pin 约束，如果参考了某个ECSets 会自动定义net 或者Xnet 的pin-pairs。

可以指定 pin-pairs（比如图中的U1.8 、U3.8）或者基于下面的格式直接提取。当从SigXplorer导入拓扑并应用ECSets 给net，约束管理器基于导入的拓扑文件创建net 或者Xnet 的pinpairs。

? Longest pin-pair

? Longest driver-receiver pair

? All driver-receiver pairs All Drivers/All Receivers

下表中的规则应用于创建Pin-Pair ，Pin-Pairs 仅能在以下工作表中创建。

? 在对象中一定要存在某个管脚，才能创建相应的 pin-pair ；

? 在 All Constraints 和Timing 工作表中的对象一定要有驱动和接收；

? Pin-pair length 如果已经完成走线则是两个管脚之前走线的长度，如果没走线，就是连接两个管脚的鼠线的曼哈顿距离；

? 约束管理器确定 longest/shortest pin-pair length 是基于驱动和接收，如果没有任何驱动和接收，就考虑Xnet ； ? 对于相对传输延迟约束，仅仅确定 longest pin-pair 。 5、Match Group （匹配群组）

Match Group 是nets ，Xnets 或者pin-pairs 的集合，此集合一定要都匹配（delay 或者length ）或者相对于组内的一个明确的目标。如果delta 值没有定义，组内的所有成员都将是绝对匹配的，并允许有一定的偏差。如果定义了delta 值，那么组内所有成员将相对匹配于明确的目标网络。下面的是 Match Group 的必要属性：

? Target ——组内其他pin-pairs 都要参考的pin-pair 就是目标（Target ），可以是默认的也可以是明确指定的pin-pair ，其他的pin-pairs 都要与这个目标比较。

? Delta ——每个pin-pair 成员与目标pin-pair 的差值，如果没有指定此差值，那么所有成员就需要匹配，如果定义了此值不为0，则此群组就是一个相对匹配的群组。

? Tolerance ——允许匹配的偏差值。

5.1 下面用三个例子来说明不同情况下的匹配群组（绝对的和相对的）。 例1

Net Target Delta Tolerance Comments

Data1 未指定 未指定

10mil 这个例子中没有参考，所有的网络都必须彼此匹配在10mil 之内，如果三个网络中的一个是1000mil ，其

他两个网络必须在990mil ～1010mil 之间，delta 值未指

定（不是0）是绝对的匹配延迟，target 也未指定。 Data2 未指定 未指定 10mil Data3 未指定 未指定

10mil 例2

Net Target Delta Tolerance Comments

Data1 0mil 10mil

Data3 是此群组参考值，所有的网络都必须匹配Data3 在10mil 之内，如果Data3 是1000mil ，其他两个

网络必须在990mil ～1010mil 之间，delta 值被指定是相

对的匹配（传输）延迟。 Data2 0mil 10mil Data3 参考

0mil 10mil

例3

Net Target Delta Tolerance Comments

Data1 参考

100mil 10mil Data1 此群组参考值，所有的网络都必须匹配Data1

Data2 100mil10mil在100mil 之内并加上或者减去指定的偏差值10mil。如

果Data1 是1000mil，其他两个网络必须在990mil～

1110mil 之间，对于相对的匹配（传输）延迟delta 和Data3 100mil10mil

tolerance 值被指定。

5.2 如何确定target pin pair

一旦pin-pairs 中的一对被选择作为目标，其他的pin-pairs 都要与此目标以给定的delta和tolerance 内来匹配。约束管理器决定目标pin-pairs 的方法如下：

?明确指定的 pin-pair。

?如果所有的 pin-pairs 都有delta 值，那么有最小delta 值的网络就是目标。如果超过一对管脚对有同样的最小的delta 值，那么有最长的曼哈顿长度的网络被选为目标。

?如果所有的管脚对都没有delta 值，那么就没有选择目标，所有的管脚对就进行相互比较。

5.3 相对/匹配的群组规则

? Match Group 仅能在Routing 工作簿的Relative Propagation Delay 工作表中的指定。

?可以为整个群组设置相对的/匹配的群组约束，群组中每个成员可以根据要求修改tolerance。

?相对/匹配的群组之间的延迟可以在system 和design 一级设置。

?匹配延迟约束从 14.0 版数据库升级Delta 值为0,暗示所有的群组成员都要匹配一个指定的目标管脚对。

二、电气规则设置

1、设置网络的最大最小传输延迟(Min/Max Propagation Delays)，此处以单一网络ADV_C0网络为例(示例中所举数字并非实际情况，此处只为说明而已)

z【Net】工作簿中双击【Routing】展开工作表。在这个工作表中有【Wiring】、【Impedance】、【Min/Max Propagation Delays】、【Total Etch Length】、【Differential Pair】、【Relative Propagation Delay】几种表格。

z点击【Min/Max Propagation Delays】显示相关的表格。

z选择所要设置的网络ADV_C0，在【Prop Delay】列下面的【Min】列，输入最小值“0.9”，注意缺省单位是“ns”，意即ADV_C0上的信号到达任何一个目标最小传输延迟都要有0.9ns。

z按 Tab 键。在【Pin Pairs】列自动选择了“All Drivers/All Receivers”，也就是说ADV_C0网络上的信号所有的的驱动和接收都被设置了传输延迟。

z在【Prop Delay】列下面的【Max】列，输入最小值“1.1”，注意缺省单位是“ns”，意即所选网络ADV_C0上的信号到达任何一个目标最大传输延迟不能超过1.1ns。

z选中刚才设置的网络ADV_C0，然后在菜单选择【Objects】/【Creat】/【Pin Pair…】命令，进入【Creat Pin Pairs of xxx for propagation delay】对话框。或者点击右键在弹出的菜单选择【Creat】/【Pin Pair…】命令。确定【First Pins】和【Second Pins】

z点击按钮。产生的管脚对显示出来，并且继承了网络ADV_C0的设置。

z将【Min】的值从“0.9ns”改为“0.8ns”。将【Max】的值从“1.1ns”改为“1.0ns”。（这表示这一对Pin Pair 单独被设定Min/Max Propagation Delays 值。）

2、设置网络相对传输延迟或者等长，以DDR2的一个lane来说明(示例中所举数字并非实际情况，此处只为说明而已)

可以设置网络或者管脚对的相对于其他网络的传输延迟，所有这些网络或者管脚对可以形成一个匹配的群组，有目标管脚对或者网络。下面将设置目标网络DDR_DQS0(实际上此为一差分对)的传输延迟，并生成一个匹配的网络，然后增加DDR_D<00>至DDR_D<07>和DDR_DQM0到匹配的群组并设置相对于网络DDR_DQS0的传输延迟。

1）打开约束管理器，在在【Routing】工作簿的【Min/Max Propagation Delays】工作表中找到差分对DDR_DQS0 (实际上在之前已经生成Dpr差分对)；

2）在DDR_DQS0的【Min】列，输入值1000mil。

3）在DDR_DQS0的【Max】列，输入值1050mil。

4）在【Routing】工作簿选择【Relative Propagation Delay】工作表，展开差分对DDR_DQS0(由DDR_DQS0和

DDR_DQS0N两个网络构成)，选中Xnet DDR_DQS0，然后选择【Objects】/【Create】/【Match Group】命令（或者按

右键在弹出的菜单选择【Create】/【Match Group】命令），出现【Creat Match Group】对话框。在【Match Group】

栏输入名称“MY_GROUP”，请见下图。

5）点击按钮。

6）在约束管理器界面，右键点击“ MY_GROUP ”，在弹出菜单选择【Membership 】/ 【Match Group 】，进入【Match Group Membership for MY_GROUP】对话框，把DDR_DQS0N、DDR_DQM0、DDR_D<00>至DDR_D<07>都移到右面，请见下图。

【Match Group Membership for MY_GROUP】对话框

点击按钮，请见下图约束管理器界面。

7）针对Xnet网络 DDR_DQS0(此处不是差分对，而是Xnet)，点击【Scope】栏空格，在下拉选项选择“Global”，意思是要匹配群组中的所有的管脚对要匹配。而【Delta:Tolerance】栏，点击右键，点击Set as target，即设置此Xnet为目标网络。

8）针对网络 DDR_DQS0N，在【Delta:Tolerance】栏中输入0mil:2mil，即差分对间的匹配，相对目标网络

DDR_DQS0长度误差为±2mil。

9）针对DDR_DQM0、DDR_D<00>至DDR_D<07>，分别点击【Scope】栏空格，在下拉选项选择“Global”。而【Pin Pairs】栏自动设置为“All Drivers/All Receivers”。在【Delta:Tolerance】栏输入-50mil:12.5mil，即比目标网络DDR_DQS0长度短50mil，误差为±12.5mil（如果用时间的方式，可以在【Delta:Tolerance】栏输入“0.3ns:5%”。意思是数据信号要比目标网络多延时0.3ns，并且在误差“+/-5%”之内，此处只是说明而已，数字只具有举例意义）。10）设定完就可以绕等长了，在右侧的Length上右击→Analyze，可以看到每根Net的长度，当每个字段都以绿色显示时，就说明它们满足设置的长度约束了，如下图所示：

11）在约束管理器界面，选择【File】/【Save】命令。

3、设置差分对约束

1）在约束管理器界面选择【Routing】工作薄的【Differential Pair】工作表，选择网络 DDR_CLK和DDR_CLKN。在约束管理器菜单选择【Objects】/【Create】/【Differential Pair】命令（或者按右键在弹出的菜单选择【Create】/【Differential Pair】命令），产生差分对DP_DDR_CLK，如下图所示：

2）在约束管理器中，针对DP_DDR_CLK进行设置。点击【Uncoupled Length】列下面的【Gether Control】列空格，在下拉菜单选择“Ignore”。这个选项“Ignore”或者“Include”决定计算不耦合长度是否包括从管脚出来的一段。设置【Max】为“200mil”，在【Phase Tolerance】栏设置【Tolerance】值为“2mil”。在【Min Line Spacing】栏，设置【Min】为“6mil”，在【Coupling】栏设置【Primary Gap】为“8mil”，设置【Primary Width】为

“6mil”，设置【Neck Gap】为“4mil”，设置【Neck Width】为“6mil”，设置【(+)Tolerance】为“2mil”，设置【(-)Tolerance】为“2mil”。如果知道这一对管脚的封装延迟，就在【Pin Delay】中填入相应的值。

3）选择【File】/【Save】，请见下图。

4、设置网络的时序和信号完整性约束(示例中所举数字并非实际情况，此处只为说明而已)

4.1 设置时序约束

在约束管理器界面【Net】部分点击【Timing】，双击【Timing】展开工作簿，点击【Switch/Settle Delays】工作表，调整工作表为满屏显示，选择Xnet网络ADC_C0。在【Min First Switch】栏，设置网络“ADC_C0”【Min】值为“0.25:0.26”，即设置信号上升沿为0.25ns，下降沿为0.26ns。在【Max Final Settle】栏，设置网络“ADC_C0”【Max】值为“3.25:3.25”，即设置信号最大的最终建立时间对于上升沿为3.25ns，对于下降沿为3.25ns。如下图所示，选择【File】/【Save】。

4.2 设置电气属性约束

1）点击【Net】文件夹的【Signal Integrity】，双击【Signal Integrity 】工作薄，展开工作表，注意有【Electrical Properties】、【Reflection】、【Edge Distortions】、【Estimated Xtalk】、【Simulated XTalk and SSN】几个工作表显示。点击【Electrical Properties】，显示【Electrical Properties】工作表，找到网络DDR_CLK。

2）在DDR_CLK行【Frequency】列输入“333”,单位是MHz。缺省的【Duty Cycle】是“50%”。缺省的【Jitter】是“0”，改为“3”, 缺省的单位是“ps”。缺省的【Cycle to Measure】是“1”，改为“2”。如下图所示。

4.3 设置反射属性约束

1）在约束管理器界面，点击【Reflection】工作表，找到DDR_CLK网络。设置网络DDR_CLK的【Oversheet】的【Max】栏值为“5100:-610”，缺省单位是mV。意思是设置上升沿最大过冲为5100mV，下降沿最大过冲为-610mV。对于【High Actual】、【Low Actual】、【Margin】的值是仿真后得到的实际结果，不能输入。

2）设置【Noise Margin】，在【Min】栏输入“100:100”，缺省单位是mV。对于【High Actual】、【Low Actual】、【Margin】的值是仿真后得到的实际结果，不能输入。选择【File】/【Save】,请见下图。

第5章电子约束创建和应用

你可以给关键网络定义约束，也可以将一组约束定义为一个ECSet 然后应用到每个相应的关键网络，这样可以创建一个通用的约束应用到很多的网络上，并且约束变更时，所有参考此约束的网络都会更新。另外可以重用 ECSet，可以将ECSet 导入新的设计中，节省时间。可以使用 ECSet 设置总线的某一位的pin-pair 约束，然后将此约束加到总线上。

约束管理器的主要优点：

?一个 ECSet 可以同时应用到很多网络上

?可以在一个 ECSet 中获取任何或者所有电气约束

?如果 ECSet 的约束变更，可以自动更新参考的网络

?可以不考虑 ECSet 定义的约束

下面以DDR2的数据总线为例讲解在Signal Explorer 中设置总线的某一位的约束，然后将ECSet 导入约束管理器，再将ECSet 覆给数据总线。

5.1 创建ECSet

在Signal Explorer 中获取DDR_D00的下述约束：

? Max overshoot

? Min noise margin

? Min first switch

? Max final settle

? Impedance

1) 在约束管理器界面Net部分中，点击【Signal Integrity】工作簿下的【Reflection】，右键点击DDR_D00，在弹出的

菜单选择【SigXplorer…】，弹出【SigXplorer PCB Design HDL XL】，如下图所示。

图 SigXplorer PCB Design HDL XL界面

注意：如果上述约束值不知道的话，需要做仿真和增加端接。你可以在端接值和仿真的上冲和下冲值之间做一个折衷，这要参考Allegro的仿真资料。

2) 在菜单选择【Set】/【Constraints…】命令。出现【Set Topology Constraints】对话框，点击【Signal Integrity】标题，在【Reflection】栏的【Overshoot:】中的【High State】输入“5000”，【Low State】输入“-600”。在【Reflection】栏的【Min Noise Margin:】中的【High State】输入“20”，【Low State】输入“22”，点击

按钮。请见下图。

图设置Signal Integrity

3）点击【Switch-Settle】标题，选择【Pins】栏的“ALL DRVRS/RCVRS”，在【Rule Editing】栏设置：

在【Min First Switch Delays】/【Rise】输入“2ns”；在【Min First Switch Delays】/【Fall】输入“3ns”；

在【Max Final Settle Delays】/【Rise】输入“5ns”；在【Max Final Settle Delays】/【Fall】输入“6ns”。

点击按钮，如下图所示。

4）点击【Impedance】标题，在【Pins/Tees】中，点击“ALL/ALL”，在【Rule Editing】栏设置：设置【Target】为“70 ohm”；设置【Tolerance】为“2”，点击按钮。

5）以上完成后，点击按钮，在SigXplorer PCB SI XL的菜单选择【File】/【Update Constraint Manager】命令，这将在约束管理器中创建一个新的ECSet。在约束管理器弹出【Constraint Manager】对话框，提示网络

DDR_D00是否参考名称为DDR_D00 的ECSet，如下图所示。

点击按钮，在约束管理器界面，点击【Electrical Constraint Set 】文件夹下【All Constraints】，查看右边工作表中的DDR_D00约束，这样就创建了一个约束，请见下图。

点击其中的【Topology】栏的【Mapping Mode】相应的约束表格，在下拉菜单可以选择拓扑映射模式。映射模式及应用请见下表：

映射模式约束管理器应用 ECSet 基于net’s 或者Xnets 的…

PINUSE Pin use； Pin use and buffer model

REFDES 参考位号和管脚号；参考位号和管脚用途

PINUSE and REFDES 参考位号和管脚号；管脚用途和参考位号；管脚用途和 buffer 模型；管脚用途

ECSet说明：

? ECSet 规则：所有的 ECSets 都存在适当的设计或者系统中，并能被同一设计或者系统中的对象参考。ECSets 可以被任何数量的网络相关的对象（bus，diff pair，Xnet 或者net）参考，但是一个对象只能参考一个ECSets。

?创建 ECSets：创建ECSets 也可以采用以下方法

在约束管理器界面，选择【Objects】/【Creat】/【Electrical CSet】命令来创建ECSets；

或者右键点击【Electrical Constraints Set】下面的工作表的对象，比如一个design，在弹出的菜单选择【Creat】/【Electrical CSet】命令创建；

或者右键点击【Electrical Constraints Set】下面的工作表的对象，比如一个ECSet，在弹出的菜单选择【Creat】/【Electrical CSet】命令，确认不选择【Copy Constraints From】选项；

或者右键点击工作表的对象比如网络，在弹出的菜单选择【Creat 】/【Electrical CSet】命令，确认不选择【Copy Constraints From】选项。

?克隆一个 ECSets

克隆一个ECSets 的方法与上面的第3 和第4 项的不同就是选择【Copy Constraints From】选项。

?删除 ECSet

选择一个 ECSet，然后选择【Objects】/【Delete】命令。在【Electrical Constraint Set】文件夹，点击一个ECSet，然后按“Delete”键。

?重命名 ECSet

右键点击一个ECSet，在弹出的菜单选择【Rename】命令。

?导入 ECSets

前边的练习讲解了从SigXplorer 更新约束管理器的ECSets，还可以在约束管理器界面选择【File】/【Import】/【Electrical CSets】。如果导入的template 以前已经指定了作为一个ECSets，那么导入将覆盖存在的约束值。注意如果选择了【Automatic Topology Update 】选项（在【Tools 】/【Options】中），那么被更新的template 信息将立刻应用到网络相关的对象，否则就要选择【Tools】/【Update Topology】来更新。（注意此项内容仅在PCB Design 和PCB SI 的约束管理器中才存在，在第7 章还会详细说明）。

?导入约束

使用【File】/【Import】/【Constraints】导入约束文件.dcf，此文件是电子约束信息的一个快照，包含用户定义的属性、ECSets 和它们的约束，还有网络相关的对象和它们的约束。在【Import Constraints】对话框中有以下几个选项：? Overwrite current constraints－删除当前的约束并读入新的约束，并产生一个报告。

? Merge with existing constraints－保留当前的约束并读入新的约束，并产生一个报告。

? Replace current constraints－仅覆盖那些导入的DCF 文件中的约束。

? Report only－只产生一个导入（Overwrite,Merge,Replace）的报告并不执行导入。

5.2 指定ECSet 给网络

PCB Design 和PCB SI 都可以灵活的映射约束信息，如果网络不能和参考的ECSet 的拓扑属性相匹配，映射将会失败，约束也就不起作用。例如将设置好的约束ECSet DDR_D00赋给网络DDR_D01…DDR_D07。

?检查对象参考的 ECSet

在【Net】文件夹，点击工作簿或者工作表，然后点击对象（net,Xnet,bus,或者diff pair）然后选择【Objects】/【Electrical Cset References】或者右键单击对象在弹出的菜单选择【Electrical Cset References】，将弹出如图5-4 所示的对话框，显示出对象参考的ECSets。右键点击对象的【Referenced Electrical Cset】栏，在弹出的菜单选择【Go to Electrical CSet】可以回到参考的ECSet。

5.3 不考虑ECSet 的缺省约束值

有时在设计中有的网络已经覆给了约束，但是希望某些约束值被过滤掉不考虑，将会通过更改约束值来实现。下面以DDR_D07为例来说明。

更改 ECSet 的缺省约束值

打开约束管理器【Net】文件夹下的【Impedance】工作表，更改DDR_D07的【Target】阻抗值为“74”。请见下图。

打开【Switch/Settle Delay】工作表，更改DDR_D07的【Min First Switch】的值为“0.5:0.6”，选择【File】/【Save】。

第8章约束分析

约束管理器有两种方法分析设计中的约束：

?设计规则检查

实时设计规则检测是针对routing 工作表中的约束，与布局布线做比较结果返回给工作表。如果发生设计规则冲突，约束管理器中相应的单元格显示就会变成红色，此外也会在layout 中以蝴蝶结标识出冲突的位置。约束管理器有三种模式的设计规则检查。可以用约束模式对话框的 DRC 控制

（【Analyze】/【Analysis Mode】），也可以指定分析设置，DRC 模式和输出期望的报告。这些将在以后的章节详细介绍。

?仿真分析

仿真分析是针对 Signal integrity 和timing 工作表的。比较计算值和约束值分析结果返回工作表单元格。Margin 是差值，Actual 是实际值。分析仿真基础的约束，一定要运行在 PCB Design 或者PCB SI。

8.1 查看工作表单元格和对象

因为设计的复杂度越来越高，设计中的对象也是越来越多，相应的ECSets 的数量也越来越多，约束管理器提供了一些简单的方法改变视图，从而容易的找到关注的对象。

任务命令行动

定位一个object ，一个result 或者一个ECSet 【Edit】/【Find】查找指定的 object，可以按照如下内容过滤：

Match whole word only

Expand hierarchy

可以点击或者按F3 查找下一个。【Edit】/【Go to source】定位拥有ECSet 的上一级对象，比如总线中的一

位继承了总线的ECSet，则总线就是parent object。【 View 】/ 【Options 】/

【Row Numbers】

在工作表中显示出行号。

【Objects】/【Filter】选择显示或者隐藏工作表中的下列对象：

net

Xnet

Pin-pair

Results

Diff pair

Bus

Match group

控制工作表或者对象的层次

【 Objects 】/【Expand/Collapse】或

者使用+或者-

扩展或者折叠工作表

最差的结果显示在折叠的对象。【View 】/ 【Show All Rows】扩展或者折叠所有的工作表

工作在列【Column】/【Sort】或者双击列的表

头

排列对象或者约束的顺序

【 View 】/ 【Hide/Show Column】

Resize 调整列的宽度

比较单元格【Window】/【Tile】比较两个或者更多不同的工作表中的单元格。

【 Window 】/ 【New Window】比较同一个工作表中的单元格。

8.2 定制约束、定制测量和定制激励

约束管理器支持定制约束、定制测量和定制激励。如果没有约束管理器，只能从PCB提取网络，然后在SigXplorer 中定义定制约束、定制测量和定制激励，每次都要做这些工作很可能会发生错误或者很厌烦。因为约束管理器可以对PCB 上所有的网络进行全局的查看，所以应用定制约束、定制测量和定制激励是很简单的。

不用在约束管理器中定义定制约束、定制测量和定制激励，仅仅指定、管理和分析它们。在SigXplorer 中定义定制约束、定制测量和定制激励，然后保存位拓扑文件然后作为一个ECSet 导入约束管理器或者刷新当前的ECSet 参考。任何参考ECSet 的网络相关的对象都会继承ECSet 中定制约束、定制测量和定制激励数据。

8.2.1 定制约束

除了预先定义的约束，约束管理器也支持用户定义的属性和约束定制测量。

8.2.1.1 用户定义的属性

可以使用用户定义的属性来获取对象的特性。约束管理器不能完成这些属性的设计规则检查或者分析。

可以在 PCB Design PCB SI 中使用【Setup】/【Property Definitions】命令来定义属性，也可以在SigXplorer 中使用【Set】/【Constraints】/【User-Defined】来定义属性，现在也可以直接在约束管理器中直接定义属性。对于约束管理器去显示或者报告用户定义的属性，一定要用【Column】/【Add】命令在Net 相关的工作表中增加一列，并从对话框中选择期望的属性。约束管理器加一列在工作表的最右边并以属性名称作为列的标签。没有Actual 和Margin 与用户定义的属性相关联。此外，属性显示在ECSet 文件夹的All Constraints 工作薄中。

8.2.1.2 约束的定制测量

可以使用定制的测量和定制的激励指定自己的约束，这些约束不同于约束管理器中用户定义的属性，它可以通过设计规则检查和分析校验。

可以在SigXplorer 中使用表达式编辑器用定义非约束的定制测量的方法来创建约束的定制测量。当选择None 作为约束类型时，SigXplorer 创建非约束的定制测量。当选择minimum、maximum、min-max 或者target:tolerance 作为约束类型时，SigXplorer 创建约束的定制测量，实际上时用户定义的约束。

第9章 Scheduling Nets－网络中的节点排序

9.1 Scheduling Nets

可以使用PCB Design 和约束管理器将schedule 应用于多个网络，也就通过拓扑规则来给特定的网络设置拓扑结构。在这一节中将根据下图重新调整网络A3(此处以A3网络为例) 的节点顺序，并使用约束管理器将拓扑传递给相似的网络。

简单的网络节点排序

网络中的节点排序

1. 启动 PCB Design ，打开.brd文件(此处以lesson1.brd为例)，选择【Display】/【Blank Rats】/【All】，隐藏所有网

络鼠线，选择【 Setup 】/ 【Electrical Constraint Spreadsheet 】启动约束管理器，点击按钮。选择【Net】文件夹【Routing】工作簿下面的【Wiring】工作表，请见下图。

2. 回到 PCB Design 界面，选择【Display】/【Show Rats】/【Net】，回到约束管理器，右键点击【Objects】栏下面

的网络A3，在弹出的菜单选择【select】命令。

3. 回到 PCB Design 界面，查看网络A3 的鼠线已经显示出来，右键点击在弹出的菜单选择【Done】。下面将完成网络节点的重新排序，请见下图，是排序前和重新排序后的网络鼠线。

4. 选择【Logic】/【Net Schedule】，点击J1的pin 64，移动鼠标，鼠线附在鼠标上，点击U2 的pin 52，点击U18的pin 10，再点击 U2 的pin 52，右键点击在弹出的菜单选择【Insert T】命令，点击加上T-point，点击U14的pin 8，点击T-point，点击 U15 的pin 8，右键点击在弹出的菜单选择【Done】命令。下面开始创建一个ECSet 以便将此网络排序应用到相似的网络。

5. 回到约束管理器界面，注意网络A3 的topology schedule 已经被定义为“UserDefined”，并显示为蓝色。右键点击网络A3 选择【Creat】/【Electrical CSet】命令，在弹出的菜单选择【Creat】/【Electrical CSet】命令，出现了【Creat Electrical CSet】对话框。

6. 确认选择了【Copy Constraints From:】选项，输入ECSet 名“a_constraints”，点击按钮。新创建的ECSet 继承了网络A3 的信息。选择网络A2 ～A23 ，右键点击在弹出的菜单选择【Electrical CsetReferences】。出现【Electrical Cset References】对话框。在下拉菜单选择“a_constraints”，点击按钮。出现【Electrical Cset ApplyInformation】对话框。

7. 查看报告文件，网络A16 到A23 都有error，说明A16到A23不适用这种约束，网络的管脚数量与ECSet 的管脚数不匹配。点击按钮，关闭报告。请见下图。

图约束显示

注意网络A16 到A23 对应的【Referenced Electrical CSet】都是红色显示的，将鼠标放在网络A16对应的【Referenced

Electrical CSet】栏，查看状态栏显示信息。右键点击网络A16 对应的【Referenced Electrical CSet】栏，在弹出的菜单

选择【AuditElectrical CSet】，查看报告，点击按钮，关闭报告。注意查看网络A3 的【Schedule】的信息为“UserDefined”。因为网络A16~A23 不能映射ECSet 的schedule，下面将参考的ECSet 去掉。选择网络A16~A23 的【Referenced Electrical CSet】栏，点击右键在弹出的菜单选择【Clear】。注意：约束管理器中网络 A2~A15 的【Actual】和【Margin】栏是黄色的，暗示着不对当前的设置做分析。有些约束（信号完整性和时序）需要仿真来计算【Actual】值。当【Actual】值被计算并返回工作表，此值与指定的约束值做比较，差值显示在【Margin】栏。其他的约束比如topology schedule 简单的生成一个pass/fail 状态。

8. 移动鼠标放在网络 A2~A15 的【Actual】栏，查看状态栏显示“DRC analysismode is not on”。选择【Analyze】/【Analysis Modes】命令，出现【Annlysis Mode】对话框。选择【Stub length/Net】选项“On”，确认选择了【on-line DRC】。点击按钮。右键点击【Topology】的【Actual】栏，在弹出的菜单选择【Analyze】命令分析拓扑。查看此栏显示依然为黄色。将鼠标放在黄色区域，观察状态栏显示“‘Verify schedule’is not set to ‘YES’”。可以用几种方法将【Verify Schedule】栏设置为“YES”。

Net-by-net－即每次点击一个网络的【Verify Schedule】栏，在下拉列表选择“YES”。

By range－即一次选中很多网络，然后点击网络的【Verify Schedule】栏，在下拉列表选择“YES”。

By object grouping－先创建一个“bus”然后点击网络的【Verify Schedule】栏，在下拉列表选择“YES”。

Alter an ECSet－在【Electrical Constraint Set】文件夹的【All Constraints】工作薄，点击ECSet 的【Verify Schedule】栏选择“YES”。所有的参考此ECSet 的网络都会继承这个信息并更新。

9. 按照上述第4 个方法将【Verify Schedule】栏选择“YES”。查看约束管理器【Net】文件夹下面的网络A2~A15 的显示已经有分析的结果。请见下图。这样A2到A16都被赋予了拓扑约束。

分析结果

9.2 Scheduling Nets-Revisited

在上一节学习重新定义一个网络的节点顺序并使用约束管理器指定此schedule 到几个网络。在本节，将使用SigXplorer 和约束管理器完成同样的任务。

利用 SigXplorer 和约束管理器重排网络节点：

1. 在 PCB Design 界面打开文件lesson

2.brd，然后启动约束管理器。打开【Net】文件夹的【Routing】下面的

【Wiring】工作表。选择网络A2～A15,按右键选择【Creat】/【Bus】，输入总线名“a_bus ”，点击按钮。请见下图。

生成总线

2. 回到 PCB Design 界面，选择【Display】/【Show Rats】/【Net】命令。在约束管理器界面，选择总线A_BUS，按右键选择【Select】。查看总线A_BUS 的网络鼠线都显示出来。下面提取总线进入Sigxp。在约束管理器界面，右键点击总线A_BUS，在弹出的菜单选择【SigXplorer】。如果出现对话框，选择【Expert】。拓扑显示如图下图所示。拓扑结构为总线的第1 个成员的。注意图中部件的名称可能与各位的不同。

拓扑结构

图中的三角形代表管脚 buffers，圆柱体代表理想传输线，下面显示的值是time 或者length，细的线代表理想的连接。

3. 点击每条细的黄色线，删除所有细的黄色线。移动各个部件，并点击按钮，再点击一个理想传输线，拷贝一条线，放在图中，如下图所示。

重排部件

cadence16.6差分约束规则

差分对的约束设置 第一步，差分对的设置 差分对的设置有很多方法，下面介绍两种最常用的方法。 1．点击菜单Logic→Assign Differential Pair... 弹出以下对话框。 点击你想要创建差分对的Net1和Net2,填入差分的名字，点击Add后就成功创建了差分对。 点击Auto Generate按钮后，弹出以下对话框：

在第一个输入框填入Net的主要名字后，在下面的框中填入差分线的标志如N，P。点击Generate即可自动产生差分对。 2.在约束管理器中设置差分对。 在DSN上点击右键，在菜单中选择Create→Differential Pair。即可弹出下面的对话框。

和上一种方法的设置差不多，这里就不再叙述了。 第二步差分对约束规则的设置 差分对各项约束可以在约束管理器中的 Electric→Net→routing→Differential Pair中直接在各差分对上填入各项约束数值就可生效，但更好的方法是创建约束规则后赋给各个差分对。 在DSN上点击右键，在菜单中选择Create→Electrical CSet后，弹出下面的对话框; 输入规则名后点Ok，在Electric→constraimt set→outing→Differential Pair中可以看到新规则。 在表格中输入各项数值即可完成新规则的设置。如图所示 差分对约束参数主要有以下几个：

1coupling paramaters 主要包括了 Primary Gap 差分对最优先线间距（边到边间距）。 Primary Width 差分对最优先线宽。 Neck Gap 差分对Neck模式下的线间距（边到边间距），用于差分对走线在布线密集区域时切换到Neck值。 Neck Width差分对Neck模式下的线宽，用于差分对走线在布线密集区域时切换到Neck值。如图所示 设置数值时在表格中右键菜单中选择change，会出现以下各层数值表格，可以在每一层上设置不同的数值。 需要注意的是在物理（physical）约束中同样可以设置差分规则，但是电气规则约束在布线时更优先，同时电气规则可以设置更多的约束，推荐在电气规则中设置差分走线的约束。 2 Min Line Specing 差分对最小间距，一定要小于或等于"Primary gap"与（-）tolerance的数值，并且也要小于或等于"Neck gap"与（-）tolerance的数值。对于不符合约束的差分对，会显示“DS”的DRC错误提示。

Allegro_约束管理器-_Constraint_Manager

Allegro? Constraint Manager User Guide 1 Welcome to Constraint Manager Topics in this chapter include The Allegro? Constraint Manager Information Set on page 12 What is Allegro? Constraint Manager?on page 13 Accessing Constraint Manager on page 17 Domains, Workbooks, Worksheets, and Cells on page 21 Constraint Manager’s User Interface Controls on page 33 Enhancements Done in 16.3 The Allegro? Constraint Manager Information Set The Allegro? Constraint Manager information set consists of online books accessible from Cadence Help in both HTML and PDF formats. All documentation is accessible from Constraint Manager’s help menu. Refer to . . .for this level of information Allegro?Constraint Manager User Guide (this book) This book is for users who want to know how to use Constraint Manager in the design flow. This book complements the information in the Allegro? Constraint Manager Reference.

Allegro教程之基本规则设置布线规则设置线宽及线间距的设置

在PCB设计过程中，需要通过设置各种规则，以满足各种信号的阻抗。比如，常用的高速差分线，我们常控的100欧姆，那么到底走多宽的线以及差分线之间的间距到底是多少，才能满足设计要求的100欧姆阻抗呢？本文就对Allegro 种的基本规则设置做一个详细的讲解。 注：本文是基于Allegro 15 版本的。对于16版本不适用。 首先需要打开规则管理器，可通过以下三种方式打开： 一、点击工具栏上的图标。 二、点击菜单Setup->Constraints 三、在命令栏内输入"cns" 并回车 打开的规则管理器如下：

在最上面一栏有一个On-line DRC，这是对画板过程中不停检测是否违反规则，并可产生DRC。一般我们都默认开启。可以实时查看产生的DRC 错误，并加以修正。 接下来的Spacing rule set 是对走线的线间距设置。比如对于时钟线、复位线、及高速查分线。我们可以再这里面加一规则，使其离其它信号线尽可能的远。 Physical(lines/vias)rule set 是针对各种物理规则设置，比如线宽，不同信号线的过孔等。例如我们可通过电源网络的设置，使其默认线宽比普通信号走线更粗，已满足走线的载流能力。 现针对一个时钟及电源，分别设置间距规则和物理规则。 首先筛选网络，对于需要设置线间距规则的网络赋上Net_Spacing_Type 属性、而对于需要设置线宽规则的网络赋上Net_Physical_type 。而对于即要线间距和线宽规则约束的

网络，可将Net_Spacing_Type 及Net_Physical_type 属性同时赋上。 本例针对的时钟网络，只需要对其赋上Net_Spacing_Type ，方法如下： 点击菜单Edit->Properties 然后在右侧Find 一栏中选择Nets 。如下图所示： 如果你知道PCB上网络名，那么你可以直接在PCB上选择一个网络。假如你并不知道到底哪个网络是时钟，那么你可以选择Find下面的More

allegro 16.3 约束规则设置

Allegro 16.3约束规则设置 约束管理器是一个交叉的平台，以工作簿和工作表的形式在 Cadence PCB设计流程中用于管理所有工具的高速电子约束。可以使用约束管理器和SigXplorer Expert 开发电路的拓扑并得出电子约束，可以包含定制约束、定制测量和定制激励。 所谓约束就是用户定义的限制条件，当在板上走线和放置元件时会遵守这些约束。电子约束（ECSets）就是限制PCB 上与电行为有关的对象，比如可以设置某个网络最大传输延迟为2ns。 以下图为一约束设置窗口。 一、说明 先解释一下约束的类型以及约束中用到的简写名词，如下图所示：

1、NCIs（NET CLASS） 由众多nets或者buses、differential pairs、Xnet所组成的类，可对其赋予相似的约束。如下图所示。 2、NCC（Net Class-Class） 一般用在约束组与组之间的间距的时候使用，如下图。 3、DPr（Differential Pairs）差分对 一组差分对一般由两条Xnet或者net以差分走线的方式组成，如下图。差分对的形成有两种方式：一是由模型指定的差分对，再者就是由用户自己定义的差分对。 ?模型定义的差分对：可以在器件信号模型中指定差分对，可以使用PCB Design，PCB SI，SigXplores 来将模型指定给相应的元件。 ?用户定义的差分对：可以在约束管理器中 Net 一级的对象中创建差分对，可以灵活的更改差分对命名和更改差分对成员，但是没有模型指定差分对的精确性。 以下是设置差分对规则时，需要赋予约束的项。

针对以上约束中用到的一些约束点进行解释说明：

约束理论的管理方法与作用

---------------------------------------------------------------范文最新推荐------------------------------------------------------ 约束理论的管理方法与作用 约束理论(TOC)是由以色列物理学家埃利?格特拉特(EliGoldratt)博士于20世纪80年代中期在他的最优生产技术(OPT)基础上创立和发展起来的。TOC在OPT的基础上已发展为:(1)使瓶颈产能最大化,从而使系统有效产出最大化的生产管理技术;(2)系统地解决问题的一套思维流程;(3)辨识系统核心问题并持续提升系统限制的管理哲学。TOC认为任何系统至少存在着一个约束,如果这个约束决定一个企业或组织达成目标的速率,则必须从克服该约束着手,才能以更快速的步伐在短时间内显著地提高系统的产出。TOC给出了管理改善的起点和路径,使得企业避免了不必要的弯路。因此,TOC对企业优化管理具有方法论上的意义。一、约束理论(TOC)(一)约束理论的基本原则(1)平衡物流,而不是平衡能力。所谓物流平衡就是使各个工序都与瓶颈机床同步,以求生产周期最短、在制品最少。(2)非瓶颈资源的利用程度不是由它们自己的潜力决定的,而是由系统的约束决定的。约束资源制约着系统的产出能力,而非约束资源的充分利用不仅不能提高有效产出,而且会使库存和运行费增加。(3)资源的“利用”和“活力”不是同义词。“利用”是指资源应该利用的程度,“活力”是指资源能够利用的程度。(4)瓶颈上一小时的损失,则是整个系统一个小时的损失。(5)非瓶颈获得的一个小时是毫无意义的。非瓶颈资源利用率的提高,可能会造成系统物流的不平衡或库存的增加,并不能提高系统的整体效率。(6)瓶颈控制了库存和产销率。(7)转运批量可以不等 1 / 9

Cadence Allegro 16.2规则设置

Spacing规则（约束） Rex dlutarm@https://www.sodocs.net/doc/253186266.html, 2009-07-02 Allegro 16.0以后版本的约束规则设置较之前有很大改变，对于用惯了15.x的人 来说，很多不习惯新的约束管理器。和在对待女人的态度上，恰相反。80后说90后脑残，15.7说16.2脑残，Xp说Vista脑残。Vista确实很脑残。新事物取代旧事物是自然界发展的客观规律。 说明： 1本文只介绍了Spacing约束的设置，因为Physical规则通常来说都设置的非常简单。掌握了Spacing规则Physical规则对你来说一定是小Case。另外，Physical 规则的设置也写的话，一定显得都是在重复Spacing的设置； 2文中所有的规则（约束），如不特殊说明默认情况下均指Spacing规则（约束）；3对于Electrical的约束，是另一种约束，本文不作讨论。 约束的设置方式： 1直接的：Net中写数值， 2 间接的：创建Constraint Set，然后Assign给Net； 这两种都很常用，后者管理方便。在Physical和Spacing设置中用后者比较好，但是在Electrical中，我看到很多很多的人会混合使用。 使用第二种约束设置方式的约束设置步骤： 1约束的对象 2约束的内容 3给对象分配内容 １

这3个步骤默默的引导着所有间接约束的设置。基本约束 预备 先理解： Net class 2

Net class-class Region Region-class Region-class-class Bus …… 现在不理解，想跳过去。没关系，你早晚都要理解的。 最简单和稍微复杂一点的约束： 最简单的就是default的约束，稍微复杂一点的就是修改了一点默认的约束。 再复杂一些的约束： 你可能会想让不断变化的CLK（我们不考虑是不是差分）和其他的线离的远一些。 在Constraint Set中Create规则并设置规则的内容： Creat & Set之后 3

Allegro PCB设计中的约束管理

Allegro PCB设计中的约束管理 本章主要介绍一下约束管理器的使用，约束管理器贯穿于原理图设计、PCB 设计、仿真分析设计，这里主要讲述在PCB Editor中如何使用约束管理器来对信号进行约束设置。 一、约束管理器概述 约束管理器是贯穿于整个PCB设计平台的一个对信号约束的工具，在整个项目的开发过程中，起着桥梁的作用。我们可以在原理图设计阶段在约束管理器中设定约束来指导PCB设计；也可以在使用仿真分析工具仿真后，将仿真分析的拓扑添加到约束管理器中从而来驱动布局、布线。 约束管理器是以表格形式为基础的工作表形式，所以其操作简单、运用灵活。它将印制电路板所有的网名以表格形式显示，不仅使设计者对网名一目了然且更加方便地对信号设定不同的规则。对不同的规则如相对长度规则、总长度规则、曼哈顿长度规则等分了不同的栏显示以方便大家的规则设定。 二、约束管理器 1、约束管理器的启动 在Allegro PCB Design中，选择菜单命令Setup/Electrical Constraint Speadsheet或者单击Setup工具栏中的按钮，打开约束管理器，如图10_1所示。 10_1 2、约束管理器界面概述

1）菜单栏 约束管理器的菜单栏包括：File、Edit、Objects、Column、View、Analyze、Audit、Tools、Window及Help。 2）Electrical Constraint Set栏 此栏主要是对电气规则来设定约束，包括：Signal Intergrity（信号完整性设置规则）、Timing（时序规则设置）、Routing（布线设置）、All Constraint（所有的约束管理）。 3）Net栏 Net栏主要对指定的网络来设置不同的约束规则，包括Signal Intergrity（信号完整性设置规则）、Timing（时序规则设置）、Routing（布线设置）、Custom Measeurement（用户添加规则管理）、General Properties（通用属性设置）。 4）设计规则约束设置 包括：Electrical（电气规则）、Spacing（间距规则设置）、Physical（物理规则设置）、Design（设计规则设置）。 三、线的约束设置 约束管理器可以设定的规则很多，但是真正常用的是Net栏中Routing中的各项对布线的约束设置。包括：Wiring（线路设置）、Impedance（阻抗设置）、Min/Max Propagation Delays（最大或最小传输延时设置）、Total Etch Length（总长度设置）、Differential Pair（差分对的设置）和Relative Propagation Delay（相对传输延时设置）。 1、创建Bus 在设定约束的时候，可以对单独的网络进行设置，也可以对一个Bus进行设置。对于在原理图设计的时候没有设计总线形式的网络，也可以在约束管理器中创建一个Bus。方法如下：1、在约束管理器Net栏中选择Routing/Wiring，展开所有的网络列表；2、选中要创建Bus的网络名，单击鼠标右键，在弹出的菜单中选择Create/Bus，如图10_2所示；3、在弹出的对话框中输入创建的Bus名，如图10_3所示；4、点击“Ok”完成Bus的创建，此Bus会在约束管理器中即时显示。 注意：对一个Bus内的信号线，其布线拓扑应基本一致，否则，在设定约束后，布线的时候会引起匹配不当。

(完整版)Cadenceallegro菜单解释

Cadence allegro菜单解释——file 已有 320 次阅读2009-8-16 19:17|个人分类:|关键词:Cadence allegro file 菜单解释 每一款软件几乎都有File菜单，接下来详细解释一下allegro与其他软件不同的菜单。 new 新建PCB文件，点new菜单进入对话框后，drawing type里面包含有9个选项，一般我们如果设计PCB就选择默认第一个board即可。 如果我们要建封装库选package symbol即可，其他7个选项一般很少用，大家可以理解字面意思就可以知道什么意思了。 open 打开你所要设计的 PCB文件，或者封装库文件。 recent designs 打开你所设计的PCB文件，一般是指近期所设计的或者打开过的PCB文件。 save 保存 save as 另存为，重命名。 import import 菜单包含许多项，下面详细解释一下我们经常用到的命令。 logic 导入网表，详细介绍在allegro基础教程连载已经有介绍，在此不再详细介绍。 artwork 导入从其他PCB文件导出的.art的文件。一般很少用词命令。 命令IPF和stream 很少用，略。 DXF 导入结构要素图或者其他DXF的文件。 导入方法如下： 点import/DXF后，在弹出的对话框选择，在DXF file里选择你要导入的DXF的路径，DXF units 选择MM，然后勾选use default text table和incremental addition，其他默认即可。再点edit/view layers弹出对话框，勾选select all，DXF layer filter 选择all，即为导入所有层的信息，然后在下面的class里选择board geometry，subclass选择assembly_notes，因为一般导入结构要素图都是导入这一层，然后点ok，进入了点import/DXF后弹出的对话框，然后点import即可将结构要素图导入。 IDF IFF Router PCAD 这四个命令也很少用，略。 PADS 一般建库的时候导入焊盘。 sub-drawing 命令功能非常强大，也是我们在PCB设计中经常用的命令，如果能够非常合理的应用sub-drawing命令会提高我们设计PCB的效率。

Allegro约束规则设置详解SCC

Allegro16.6约束规则设置详解 前言：本文主要讲解Allegro16.6约束管理器的使用，从基本约束规则到高级约束规则的设置。 目录： 一、基本约束规则设置 1、线间距设置 2、线宽设置 3、设置过孔 4、区域约束规则设置 5、设置阻抗 6、设置走线的长度范围 7、设置等长 7.1、不过电阻的NET等长 7.2、过电阻的XNET等长 7.3、T型等长 8、设置通用属性 9、差分规则设置 9.1、创建差分对 9.2、设置差分约束 10、Pin Delay

二、高级约束规则设置 11、单个网络长度约束 12、a+b类长度约束 13、a+b-c类长度约束 14、a+b-c在最大和最小传播延迟中的应用

1、线间距设置 （1）、设置默认间距规则 点击CM图标，如下图所示，打开约束管理器。 单击Spacing，再点击All Layers，如下图所示。右边有一个DEFAULT就是默认规则，我们可以修改其值。

按住Shift键，点击第一个和最后一个即可选中所示，然后输入一个值，这样就都修改了，如下图所示 （2）、定义特殊的间距约束 点选Default按鼠标右键，执行Create-Spacing CSet

加入新规则。取一个有意义点的名字，如下图所示，单击OK。 其值是从默认规则拷贝的，先修改其值。 按住Shift键选中所有，输入12，回车。 然后为所需要设置的网络分配规则 单击左边的Net-All Layers，在右边工作簿中，为GND网络设置12MIL_SPACE规则，在Referenced Spacing CSet下选中12MIL_SPACE，如下图所示

Candence约束管理器分册

约束管理器分册 第一章约束管理器介绍 约束管理器是一个交叉的平台，以工作簿和工作表的形式在Cadence PCB设计流程中用于管理所有工具的高速电子约束。约束管理器让你定义、查看和校验从原理图到分析到PCB设计实现的设计流程中每一步的约束。可以使用约束管理器和SigXplorer Expert开发电路的拓扑并得出电子约束，可以包含定制约束、定制测量和定制激励。 本培训教材描述的主要是怎样在约束管理器中提取约束，并且约束如何与原理图和PCB的属性同步。本教材的内容是约束管理器、Concept HDL和PCB Design的紧密集成的集锦。 所谓约束就是用户定义的限制条件，当在板上走线和放置元件时会遵守这些约束。电子约束（ECSets）就是限制PCB上与电行为有关的对象，比如可以设置某个网络最大传输延迟为2ns。 教材主要内容如下： ?第1章～第7章主要关于原理图约束管理器使用： 在约束管理器中提取ECs（电子约束）； 在原理图和约束管理器中执行ECO； 在Concept和PCB Design中传递ECs。 这部分面向Concept HDL的约束管理器的初学者，但是要熟悉Concept HDL 和PCB Design。此教材不讨论Concept HDL和PCB Design不同模式和属性的细节，但是会详细地讨论约束管理器过程。为了快速理解约束管理器的主要

特点，可以看看Concept HDL的多媒体教材。请见Help –Learning Concept HDL–Demos in Concept HDL。将练习文件project.zip解压缩到一个空的路径\design。确认设置环境变量CONCEPT_INST_DIR到Cadence 安装路径（一般安装时设置好了）。 第8章～第12章主要关于PCB约束管理器使用，但是省略了与原理图相同的部分。 本培训教材附两个练习文件：project.zip和golderboard.rar。 1.1 约束管理器简介 约束即用户定义的附加到网络或者管脚对上的要求，电子约束管理着网络和管脚对的行为。可以使用约束管理器来提取和管理电子约束。Cadence推荐使用约束管理器来提取约束，因为约束管理器有下列特性： 提供工作表为基础的用户接口，允许快速的提取、修改、删除约束。 支持语法检查 支持约束继承，高层的约束可以被继承，低层的约束可以覆盖高层约束。 可以定义电子约束集。 创建约束报告。 约束管理器在流程中的位置和作用请见下图：

Allegro16.6约束规则设置详解(图文并茂)

前言：本文主要讲解Allegro16.6约束管理器的使用，从基本约束规则到高级约束规则的设置。 目录： 一、基本约束规则设置 1、线间距设置 2、线宽设置 3、设置过孔 4、区域约束规则设置 5、设置阻抗 6、设置走线的长度范围 置详解（图文并茂） 则设约束规.616o r g Alle （为了不侵犯别人的成果，所以在这里做了特殊说明，以示敬意）首先感谢詹书庭编写这篇文章，为我们学习交流Cadence allegro 苦用心！ 俗话说的好，社会在发展，技术在进步，技术的进步在于不断的学习交流和实践。所以为了方便大家学习交流，为大家提供一个良好 QQ )! 学习交流 Cadence allegro 请加QQ 群: 一起来学AllegRo 【2】.群号： 331730476 .以下是正文 这篇文章写得很好，操作步骤详细，截图一目了然，通俗易懂，唯一的缺点就是部分截图不是很清晰，我对个别图片做了调整和替 换，不易替换的不清晰图片，仔细看下也能明白其中的意思。 此文章由丹心静居整理－－－２０１４．１０．１３　 加入。对原文作者表示歉意的交流平台，在这里留下我们的群原文作者的群拒绝任何人 (QQ 软件提供了丰富的知识和方法。请大家认真学习，不要辜负作者的良 2014-10-13 第 1 页，共 83 页

二、高级约束规则设置 11、单个网络长度约束 12、a+b 类长度约束 13、a+b-c 类长度约束 14、a+b-c 在最大和最小传播延迟中的应用 y a l e D n i P 、10约束分差设置、.29分对差创建、.19设置则分规差、 9属性用置通设、 8等长型T 、.37等长NET X 阻的过电、.27等长NET 阻的电不过、.17置等长 设、 7

cadence Allegro16.3约束规则

约束规则设置 约束管理器是一个交叉的平台，以工作簿和工作表的形式在 Cadence PCB设计流程中用于管理所有工具的高速电子约束。可以使用约束管理器和SigXplorer Expert 开发电路的拓扑并得出电子约束，可以包含定制约束、定制测量和定制激励。 所谓约束就是用户定义的限制条件，当在板上走线和放置元件时会遵守这些约束。电子约束（ECSets）就是限制PCB 上与电行为有关的对象，比如可以设置某个网络最大传输延迟为2ns。 以下图为一约束设置窗口。 一、说明 先解释一下约束的类型以及约束中用到的简写名词，如下图所示：

由众多nets或者buses、differential pairs、Xnet所组成的类，可对其赋予相似的约束。如下图所示。 2、NCC（Net Class-Class） 一般用在约束组与组之间的间距的时候使用，如下图。 3、DPr（Differential Pairs）差分对 一组差分对一般由两条Xnet或者net以差分走线的方式组成，如下图。差分对的形成有两种方式：一是由模型指定的差分对，再者就是由用户自己定义的差分对。 ?模型定义的差分对：可以在器件信号模型中指定差分对，可以使用PCB Design，PCB SI，SigXplores 来将模型 指定给相应的元件。

?用户定义的差分对：可以在约束管理器中 Net 一级的对象中创建差分对，可以灵活的更改差分对命名和更改差分对成员，但是没有模型指定差分对的精确性。 以下是设置差分对规则时，需要赋予约束的项。

针对以上约束中用到的一些约束点进行解释说明： 差分对的worksheets包含5个主要的约束目录： (1)Pin Delay 此值指一对网络之间管脚封装上的延迟，单位是时间ns 或者长度mil。 (2) 不耦合长度(Uncoupled Length) 不耦合长度约束是用来限制差分对的一对网络之间的不匹配长度。若“gather control”设置为ignore，则实际不不耦合长度不包括两个驱动和接收之间的耦合带之外的长度。若“gather control”设置为“include”，包含出芯片的这段不耦合长度。当不耦合(即在差分对刚刚从芯片出来的走线通常是不耦合的，不耦合有一定的长度)长度超过“max”时产生冲突。 (3)相位偏差(Static Phase Tolerance) 相位偏差约束确保差分对成员在转换时是同相和同步的。实际的数值(actual value)从长度上或者时间上反应了差分对成员之间的差值，当差值超出 tolerance 值时，就会有冲突。 (4)最小线间距(Min Line Spacing) 最小线间距约束指差分对之间的最小距离，如果小于设定的最小值则报错。添加的最小线间距约束值必须小于或者等于Primary Gap减去(-)Tolerance，并且也要小于或者等于Neck Gap减去(-)Tolerance。 (5)耦合参数(Coupling Parameters) 这里面包括6个部分需要设置。1、Primary gap ：设置的是差分对之间的边到边理想间距，(+/-)tolerance 值是允许Diff Pairs的偏差值，如果间距偏差在范围内，差分对被认为是耦合的；2、Primary width：差分对成员的理想宽度；3、Neck gap：约束的是最小允许的边到边的差分间距，当在密集区域走线时，可能切换到neck模式，最小可允许的gap 包括Neck Gap 减去(-)Tolerance，当差分对间距小于ECSet 指定给差分对网络的Min neck width 规则值时，Neck Gap 覆盖任何Primary Gap 值，确保 Neck gap 不要低于任何Min line spaing 值，如果设置了(-)tolerance 值，不需要定义Neck gap ，因为已经说明了需要的Neck gap。；4、Neck width：最小可允许的差分对宽度，当在比较密集的区域走线的时，可能需要切换到neck模式；5、(+)Tolerance；6、(-)Tolerance。 使用差分计算器可以完成综合线宽和线距的计算以获得特殊的差分阻抗。在约束管理器中右键点击Primary Gap，

约束管理器_allegro

allegro 目录 第一章约束管理器介绍 (4) 1.1 约束管理器简介 (4) 1.2 约束管理器界面简介 (8) 1.2.1worksheet selector (8) 1.2.2用户接口 (9) 1.2.3View选项 (9) 1.3 启动约束管理器 (11) 第2章OBJECTS介绍 (12) 2.1 P IN-P AIRS (13) 2.1.1Pin-Pair规则 (14) 2.2 N ETS和X NETS (14) 2.3 B USES (15) 2.4 M ATCH G ROUPS (15) 2.4.1如何确定target pin pair (16) 2.4.2相对/匹配的群组规则 (16) 2.5 D IFF P AIRS (16) 2.5.1差分对工作表 (17) 2.5.2差分计算器（Differential Calculator）的使用方法 (19) 2.5.3差分对规则 (19) 2.6 D ESIGNS AND S YSTEMS (20) 第3章设置网络的走线约束 (21) 3.1.1设置网络的最大最小传输延迟 (21) 3.1.2设置网络相对传输延迟 (24) 3.1.3设置差分对约束 (26) 3.1.4查看网络规范格式和物理格式 (28) 第4章设置网络的时序和信号完整性约束 (30) 4.1 设置时序约束 (30) 4.2 设置信号完整性约束 (32) 4.2.1设置电气属性约束 (32)

0 第一章约束管理器介绍 2 4.2.2设置反射属性约束 (33) 第5章电子约束创建和应用 (35) 5.1 创建ECS ET (35) 5.2 指定ECS ET给网络 (40) 5.3 不考虑ECS ET的缺省约束值 (41) 5.4 在原理图中查看ECS ET (41) 第6章ECOS实现 (43) 6.1 在原理图中增加网络 (43) 6.2 在原理图中修改约束 (45) 6.3 在约束管理器中修改约束 (46) 6.4 在约束管理器中删除约束 (46) 6.5 在原理图中重新命名网络 (47) 第7章在原理图和PCB之间同步约束 (50) 7.1 从原理图中输出约束 (50) 7.2 在PCB D ESIGN中查看和添加约束 (50) 7.3 在原理图中导入并查看约束 (51) 7.4 在PCB和原理图之间同步约束的两种模式 (52) 7.4.1用原理图中的约束重写PCB中的约束 (53) 7.4.2在原理图中导入PCB中变更的约束 (56) 第8章约束分析 (58) 8.1 查看工作表单元格和对象 (58) 8.2 定制约束、定制测量和定制激励 (59) 8.2.1定制约束 (59) 8.2.1.1 用户定义的属性 (59) 8.2.1.2 约束的定制测量 (59) 第9章SCHEDULING NETS (61) 9.1 S CHEDULING N ETS (61) 9.2 S CHEDULING N ETS-R EVISITED (65) 第10章相对传输延迟 (68)

Allegro中的约束规则设置V1.2

A llegro中的约束规则设置 Allegrophan 刚好五个字

修订记录 日期版本描述作者2008-12V1.0初版，学完的总结。适用于Cadence15.5版本。Allegrophan 2009-09-08V1.1小改，修改部分措辞Allegrophan 2009-10-14V1.2小改，更正、修改几个错漏之处。添加一些说明性文字。 感谢群里的佳猪、梦姑娘等朋友的指正！ Allegrophan

目录 一：Physical（Line/vias）rule物理特性（线宽和过孔）约束设置： (4) 1）“Set values”设置约束特征值 (5) 2）“Attach property”绑定约束 (6) 3）“Assignment table”约束规则分配 (8) 二“Spacing rule”间距约束设置 (9) 1）“Set values”设置约束特征值 (9) 2）“Attach property”绑定约束 (10) 3）“Assignment table”约束规则分配 (11) 三Constraint areas区域约束设置 (12) 四Allegro中走线长度的设置 (13) 1）差分线等长设置 (13) 2）一组Net等长 (16) 3）XNet等长 (17)

线宽、线距、区域的约束主要在“Constraints Sys ”中设置，点击“Setup/Constraints ”或点击图标打开“Constraints Sys ”窗口，如下： “Constraints Sys ”窗口分两个级别，第一级别有两类：Standard design rules 和Exte Extended nded design rules 。Standard design rules 仅有一级分类，点击“Set standard values ”设置默认约束值，如下：

Allegro16.3约束设置

Allegro16.3约束设置 Allegro16.3约束设置差分对的约束设置第一步，差分对的设置差分对的设置有很多方法，下面介绍两种最常用的方法。1．点击菜单Logic→Assign Differential Pair... 弹出以下对话框。点击你想要创建差分对的Net1和Net2,填入差分的名字，点击Add后就成功创建了差分对。点击Auto Generate按钮后，弹出以下对话框：在第一个输入框填入Net的主要名字后，在下面的框中填入差分线的标志如N，P。点击Generate即可自动产生差分对。2.在约束管理器中设置差分对。在DSN上点击右键，在菜单中选择 Create→Differential Pair。即可弹出下面的对话框。和上一种方法的设置差不多，这里就不再叙述了。第二步差分对约束规则的设置差分对各项约束可以在约束管理器中的Electric→Net→routing→Differential Pair中直接在各差分对 上填入各项约束数值就可生效，但更好的方法是创建约束规则后赋给各个差分对。在DSN上点击右键，在菜单中选择Create→Electrical CSet后，弹出下面的对话框;输入规则名后点Ok，在Electric→constraimt set→outing→Differential Pair中可以看到新规则。在表格中输入各项数值即可完成新规则的设置。如图所示差分对约束参数主要有以下几个： 1coupling paramaters 主要包括了Primary Gap 差分对最

优先线间距（边到边间距）。Primary Width 差分对最优先线宽。Neck Gap 差分对Neck模式下的线间距（边到边间距），用于差分对走线在布线密集区域时切换到Neck值。Neck Width差分对Neck模式下的线宽，用于差分对走线在布线 密集区域时切换到Neck值。如图所示设置数值时在表格中右键菜单中选择change，会出现以下各层数值表格，可以 在每一层上设置不同的数值。需要注意的是在物理（physical）约束中同样可以设置差分规则，但是电气规则约束在布线时更优先，同时电气规则可以设置更多的约束，推荐在电气规则中设置差分走线的约束。2 Min Line Specing 差分对最小间距，一定要小于或等于"Primary gap"与（-）tolerance的数值，并且也要小于或等于"Neck gap"与（-）tolerance的 数值。对于不符合约束的差分对，会显示“DS”的DRC错误 提示。3 Dynamic Phase:动态相位检查，在16.3版本新加 入的功能。对差分对路径中每个转角之间造成的路径差异进行检查。如在整个差分对网络中，正向与反向之间的走线差距不能超过“x mils”。如果整个路径中的某一个位置，发生了两个信号之间相位偏移超过了规定的“x mils”，这个误差必须在“y mils”范围内补偿回来。如下图x=20，y=600.设定约束 时tolerance填入x值，max length填入y值。对于不符合 约束的走线的路径会以高亮显现，并且显示DY错误。4 Static Phase Tolerance 这个约束设置了两根差分线之间的差值，

ConstraintManager约束规则基本设置

C o n s t r a i n t M a n a g e r 约束规则基本设置 Revised by Petrel at 2021

约束规则的设置 孙海峰在PCB设计中规则设置是必不可少的，它也可以被称为DRC检查规则，用来确定电路板的走线规则是否符合设计要求。在AllegroPCB的电路板设计过程中，设计约束规则主要包括时序规则、走线规则、间距规则、信号完整性规则等以及物理规则等设置。 首先，需要认识一下，AllegroPCB的约束管理器： 在PCB设计界面中，执行Setup/Constraints/ConstraintManager命令，弹出AllegroConstraintManager对话框，如下图。 在约束管理器中，设计者可以对电路板的电气规则、物理规则、间距规则等设计规则进行设置定义。约束规则可以按板层、网络或者区域进行设置。 约束管理器是Cadence系统提供的专用规则设置系统，主要有菜单栏、工具栏、工作表选择区、工作状态报告栏四部分，在工作表中选择一个对象，然后右击，在弹出的命令菜单中，可以进行任意操作。 工作表选择区内可以选择电气规则、物理规则、间距规则等规则设置。在对应Net文件夹内，可以创建指定网络的对象分组，如：系统、设计、总线、差分对、扩展网络（XNet）、网络、相对或匹配群组，也可以创建基于相关属性的电气规则（ECSet）、物理规则（PCSet）、间距规则(SCSet)等。 约束管理器的约束对象分为引脚对、总线和匹配群组，她们相互之间存在优先级差异，即底层对象会集成顶层对象指定约束，为底层对象指定的约束优先高于上层继承的约束，对象层次的优先级为系统、设计、总线、差分对、扩展网络、相对或匹配群组、引脚对。 一、电气规则设置 在约束管理器中，选择Electrical选项卡，其中可以为设计或网络来设置时序规则、信号完整性规则、布线的电气规则（延时、差分对）等，执行Objects/Create/ElectricalCSet命令可新建电气规则。

EDA工具手册约束管理器分册

目录 第一章约束管理器介绍 (4) 1.1约束管理器简介 (4) 1.2约束管理器界面简介 (8) 1.2.1worksheet selector (8) 1.2.2用户接口 (9) 1.2.3View选项 (9) 1.3启动约束管理器 (11) 第2章OBJECTS介绍 (12) 2.1P IN-P AIRS (13) 2.1.1Pin-Pair规则 (14) 2.2N ETS和X NETS (14) 2.3B USES (15) 2.4M ATCH G ROUPS (15) 2.4.1如何确定target pin pair (16) 2.4.2相对/匹配的群组规则 (16) 2.5D IFF P AIRS (16) 2.5.1差分对工作表 (17) 2.5.2差分计算器（Differential Calculator）的使用方法 (19) 2.5.3差分对规则 (19) 2.6D ESIGNS AND S YSTEMS (20) 第3章设置网络的走线约束 (21) 3.1.1设置网络的最大最小传输延迟 (21) 3.1.2设置网络相对传输延迟 (24) 3.1.3设置差分对约束 (26) 3.1.4查看网络规范格式和物理格式 (28) 第4章设置网络的时序和信号完整性约束 (30) 4.1设置时序约束 (30) 4.2设置信号完整性约束 (32) 4.2.1设置电气属性约束 (32)

4.2.2设置反射属性约束 (33) 第5章电子约束创建和应用 (35) 5.1创建ECS ET (35) 5.2指定ECS ET给网络 (40) 5.3不考虑ECS ET的缺省约束值 (41) 5.4在原理图中查看ECS ET (41) 第6章ECOS实现 (43) 6.1在原理图中增加网络 (43) 6.2在原理图中修改约束 (45) 6.3在约束管理器中修改约束 (46) 6.4在约束管理器中删除约束 (46) 6.5在原理图中重新命名网络 (47) 第7章在原理图和PCB之间同步约束 (50) 7.1从原理图中输出约束 (50) 7.2在PCB D ESIGN中查看和添加约束 (50) 7.3在原理图中导入并查看约束 (51) 7.4在PCB和原理图之间同步约束的两种模式 (52) 7.4.1用原理图中的约束重写PCB中的约束 (53) 7.4.2在原理图中导入PCB中变更的约束 (56) 第8章约束分析 (58) 8.1查看工作表单元格和对象 (58) 8.2定制约束、定制测量和定制激励 (59) 8.2.1定制约束 (59) 8.2.1.1 用户定义的属性 (59) 8.2.1.2 约束的定制测量 (59) 第9章SCHEDULING NETS (61) 9.1S CHEDULING N ETS (61) 9.2S CHEDULING N ETS-R EVISITED (65) 第10章相对传输延迟 (68)

ALLEGRO16.3_约束设置-zhoulz

ALLEGRO16.3 约束设置 一. 普通单端线的线宽设置 该约束定义为PCS，即physical constraint set，选中physical-->physical constraint set-->all layers，对右边的功能名字点击右键，creat-->physical cset即可创建pcs约束，如下图所示，我的工程名字是newcore。 如果需要对每层设置不同的线宽的话，只要把default展开，修改需要单独设置的层的线宽即可。上图中设置最小线宽为4mil，最大为40mil，在走线的时候，默认走的是最小线宽4mil，NECK下的线宽用于NECK MODE下的线宽，一般在bga下面走线的时候有时候两个管脚间距过小，需要使用neck mode，走线时，鼠标右键，选择neck mode即进入neck模式。 如果需要设置某些线的默认线宽不是4mil的话，比如设置默认电源、地的默认线宽不是4mil，那么可以创建一个PCS，适用于电源和地信号，默认线宽为10mil，如下图 设置好后，在physical-->net中对GND信号使用PCS_POWER规则，如下图 二. 普通单端线的线距设置 该约束定义为SCS，即spacing constraint set，选中spacing-->spacing constraint set-->all layers，对右边的功能名字点击右键，creat-->physical cset即可创建pcs约束，如下图所示。

default是3w间距设置，SCS_5W是5w间距设置，3w或5w都是line to line或者line to shape的，因为line to line和line to shape的平行距离可能较大。而line to hole、line to via、line to pin之类的最小间距仅是非常小的一段，所以这些间距的值可以是很小的，设置5即可。 如果需要设置某些线对其它线的线间距为5w的话，只要在net-->all layers中对该线应用scs_5w规则即可，如下图，对DDR的时钟线应用了5w规则，注意到这里的DDR_CK0是差分线对，5w规则应用于该差分线对与其他线之间的间距，而不是差分线内两线之间的间距： 三. 差分线线宽、内线距的设置 这里的内间距指的是差分对内两线的间距 在physical-->physical constraint set-->all layers中，有differential pair的一些设置，但是我应用时这些设置都是无效的，如下图所示，我还不清楚这些设置是做什么用的。 我知道的有效的差分线线宽、内间距的设置是在electrical-->electrical constraint set-->routing-->differential pari中是实现的，我的设置如下图： uncoupled length：一般不需要设置，没有用single trace mode去调节差分线的话，uncoupled length只在引脚附近出现，手动调一下该段uncoupled length即可。 Min line spacing：内间距最小线距，若实际走线内间距小于这个值，DRC就会出错。 Primary Gap：默认内间距 Primary width：默认线宽 Neck Gap： neck mode模式下默认内间距 Neck Width：neck mode 模式下默认线宽 四. 差分线外间距的设置