半导体名词解释
1. 何谓PIE? PIE的主要工作是什幺?
答：Process Integration Engineer(工艺整合工程师), 主要工作是整合各部门的资源, 对工艺持续进行改善, 确保产品的良率（yield）稳定良好。
2. 200mm，300mm Wafer 代表何意义?
答：8吋硅片(wafer)直径为 200mm , 直径为 300mm硅片即12吋.
3. 目前中芯国际现有的三个工厂采用多少mm的硅片(wafer)工艺？未来北京的Fab4(四厂)采用多少mm的wafer工艺？
答：当前1~3厂为200mm(8英寸)的wafer, 工艺水平已达0.13um工艺。未来北京厂工艺wafer将使用300mm(12英寸)。
4. 我们为何需要300mm?
答：wafer size 变大，单一wafer 上的芯片数(chip)变多，单位成本降低
200→300 面积增加2.25倍,芯片数目约增加2.5倍
5. 所谓的0.13 um 的工艺能力(technology)代表的是什幺意义？
答：是指工厂的工艺能力可以达到0.13 um的栅极线宽。当栅极的线宽做的越小时，整个器件就可以变的越小，工作速度也越快。
6. 从0.35um->0.25um->0.18um->0.15um->0.13um 的technology改变又代表的是什幺意义？
答：栅极线的宽（该尺寸的大小代表半导体工艺水平的高低）做的越小时，工艺的难度便相对提高。从0.35um -> 0.25um -> 0.18um -> 0.15um -> 0.13um 代表着每一个阶段工艺能力的提升。
7. 一般的硅片(wafer)基材(substrate)可区分为N,P两种类型（type）,何谓 N, P-type wafer?
答：N-type wafer 是指掺杂 negative元素(5价电荷元素，例如：P、As)的硅片, P-type 的wafer 是指掺杂 positive 元素(3价电荷元素, 例如：B、In)的硅片。
8. 工厂中硅片（wafer）的制造过程可分哪几个工艺过程(module)？
答：主要有四个部分：DIFF（扩散）、TF(薄膜)、PHOTO（光刻）、ETCH（刻蚀）。其中DIFF又包括FURNACE(炉管)、WET(湿刻)、IMP(离子注入)、RTP(快速热处理)。TF包括PVD(物理气相淀积)、CVD(化学气相淀积) 、CMP(化学机械研磨)。硅片的制造就是依据客户的要求，不断的在不同工艺过程（module）间重复进行的生产过程，最后再利用电性的测试，确保产品良好。
9. 一般硅片的制造常以几P几M 及光罩层数(mask layer)来代表硅片工艺的时间长短，请问几P几M及光罩层数(mask layer)代表什幺意义？
答：几P几M代表硅片的制造有几层的Poly(多晶硅)和几层的metal(金属导线).一般0.15um 的逻辑产品为1P6M( 1层的Poly和6层的metal)。而
光罩层数（mask layer）代表硅片的制造必需经过几次的PHOTO（光刻）.
10. Wafer下线的第一道步骤是形成start oxide 和zero layer? 其中start oxide 的目的是为何？
答：①不希望有机成分的光刻胶直接碰触Si 表面。
②在laser刻号过程中,亦可避免被产生的粉尘污染。
11. 为何需要zero layer?
答：芯片的工艺由许多不同层次堆栈而成的, 各层次之间以zero layer当做对准的基准。
12. Laser mark是什幺用途? Wafer ID 又代表什幺意义?
答：Laser mark 是用来刻wafer ID, Wafer ID 就如同硅片的身份证一样,一个ID代表一片硅片的身份。
13. 一般硅片的制造(wafer process)过程包含哪些主要部分？
答：①前段（frontend）-元器件(device)的制造过程。
②后段（backend）-金属导线的连接及护层（passivation）
14. 前段（frontend）的工艺大致可区分为那些部份?
答：①STI的形成(定义AA区域及器件间的隔离)
②阱区离子注入（well implant）用以调整电性
③栅极(poly gate)的形成
④源/漏极（source/drain）的形成
⑤硅化物(salicide)的形成
15. STI 是什幺的缩写? 为何需要STI?
答：STI: Shallow Trench Isolation(浅沟道隔离)，STI可以当做两个组件（device）间的阻隔, 避免两个组件间的短路.
16. AA 是哪两个字的缩写? 简单说明 AA 的用途?
答：Active Area, 即有源区，是用来建立晶体管主体的位置所在，在其上形成源、漏和栅极。两个AA区之间便是以STI来做隔离的。
17. 在STI的刻蚀工艺过程中，要注意哪些工艺参数？
答：①STI etch（刻蚀）的角度；
②STI etch 的深度；
③STI etch 后的CD尺寸大小控制。
(CD control, CD=critical dimension)
18. 在STI 的形成步骤中有一道liner oxide（线形氧化层）, liner oxide 的特性功能为何？
答：Liner oxide 为1100C, 120 min 高温炉管形成的氧化层，其功能为：
①修补进STI etch 造成的基材损伤；
②将STI etch 造成的etch 尖角给于圆化( corner rounding)。
19. 一般的阱区离子注入调整电性可分为那三道步骤? 功能为何？
答：阱区离子注入调整是利用离子注入的方法在硅片上形成所
需要的组件电子特性，一般包含下面几道步骤：
①Well Implant ：形成N,P 阱区；
②Channel Implant：防止源/漏极间的漏电；
③Vt Implant：调整Vt（阈值电压）。
20. 一般的离子注入层次（Implant layer）工艺制造可分为那几道步骤?
答：一般包含下面几道步骤：
①光刻(Photo)及图形的形成；
②离子注入调整；
③离子注入完后的ash (plasma(等离子体)清洗)
④光刻胶去除（PR strip）
21. Poly（多晶硅）栅极形成的步骤大致可分为那些?
答：①Gate oxide(栅极氧化层)的沉积；
②Poly film的沉积及SiON(在光刻中作为抗反射层的物质)的沉积）；
③Poly 图形的形成(Photo)；
④Poly及SiON的Etch；
⑤Etch完后的ash( plasma(等离子体)清洗)及光刻胶去除（PR strip）；
⑥Poly的Re-oxidation（二次氧化）。
22. Poly（多晶硅）栅极的刻蚀(etch)要注意哪些地方？
答：①Poly 的CD(尺寸大小控制；
②避免Gate oxie 被蚀刻掉，造成基材（substrate）受损.
23. 何谓 Gate oxide (栅极氧化层)?
答：用来当器件的介电层，利用不同厚度的 gate oxide ,可调节栅极电压对不同器件进行开关
24. 源/漏极(source/drain)的形成步骤可分为那些?
答：①LDD的离子注入（Implant）；
②Spacer的形成；
③N+/P+IMP高浓度源/漏极(S/D)注入及快速热处理(RTA：Rapid Thermal Anneal)。
25. LDD是什幺的缩写? 用途为何?
答：LDD: Lightly Doped Drain. LDD是使用较低浓度的源/漏极, 以防止组件产生热载子效应的一项工艺。
26. 何谓 Hot carrier effect (热载流子效应)?
答：在线寛小于0.5um以下时, 因为源/漏极间的高浓度所产生的高电场,导致载流子在移动时被加速产生热载子效应, 此热载子效应会对gate oxide造成破坏, 造成组件损伤。
27. 何谓Spacer? Spacer蚀刻时要注意哪些地方？
答：在栅极(Poly)的两旁用dielectric（介电质）形成的侧壁，主要由Ox/SiN/Ox组成。蚀刻spacer 时要注意其CD大小，profile(剖面轮廓)，及remain oxide(残留氧化层的厚度)
28. Spacer的主要功能?
答：①使高浓度的源/漏极与栅极间产生一段LDD区域;
②作为Contact Etch时栅极的保护层。
29. 为何在离子注入后, 需要热处理( Thermal Anneal)的工艺?
答：①为恢复经离子注入后造成的芯片表面损伤;
②使注入离子扩散至适当的深度;
③使注入离子移动到适当的晶格位置。
30. SAB是什幺的缩写? 目的为何？
答：SAB：Salicide block, 用于保护硅片表面，在RPO (Resist Protect Oxide) 的保护下硅片不与其它Ti, Co形成硅化物(salicide)
31. 简单说明SAB工艺的流层中要注意哪些?
答：①SAB 光刻后（photo），刻蚀后(etch)的图案（特别是小块区域）。要确定有完整的包覆（block）住必需被包覆（block）的地方。
②remain oxide (残留氧化层的厚度)。
32. 何谓硅化物( salicide)?
答：Si 与 Ti 或 Co 形成 TiSix 或 CoSix, 一般来说是用来降低接触电阻值（Rs, Rc）。
33. 硅化物(salicide)的形成步骤主要可分为哪些?
答：①Co(或Ti)+TiN的沉积；
②第一次RTA（快速热处理）来形成Salicide。
③将未反应的Co(Ti)以化学酸去除。
④第二次RTA (用来形成Ti的晶相转化, 降低其阻值)。
34. MOS器件的主要特性是什幺？
答：它主要是通过栅极电压（Vg）来控制源，漏极(S/D)之间电流，实现其开关特性。
35. 我们一般用哪些参数来评价device的特性？
答：主要有Idsat、Ioff、Vt、Vbk(breakdown)、Rs、Rc；一般要求Idsat、Vbk (breakdown)值尽量大， Ioff、Rc尽量小，Vt、Rs尽量接近设计值.
36. 什幺是Idsat?Idsat 代表什幺意义？
答：饱和电流。也就是在栅压(Vg)一定时，源/漏(Source/Drain)之间流动的最大电流.
37. 在工艺制作过程中哪些工艺可以影响到Idsat?
答：Poly CD(多晶硅尺寸)、Gate oxide Thk(栅氧化层厚度)、AA(有源区)宽度、Vt imp.条件、LDD imp.条件、N+/P+ imp. 条件。
38. 什幺是Vt? Vt 代表什幺意义？
答：阈值电压（Threshold Voltage），就是产生强反转所需的最小电压。当栅极电压Vg 39. 在工艺制作过程中哪些工艺可以影响到Vt? 答：Poly CD、Gate oxide Thk. (栅氧化层厚度)、AA(有源区)宽度及Vt imp.条件。 40. 什幺是Ioff? Ioff小有什幺好处 答：关态电流，Vg=0时的源、漏级之间的电流，一般要求此电流值越小越好。Ioff越小, 表示栅极的控制能力愈好, 可以避免不必要的漏电流(省电)。 41. 什幺是 device breakdown voltage? 答：指崩溃电压（击穿电压），在 Vg=Vs=0时，Vd所能承受的最大电压，当Vd大于此电压时，源、漏之间形成导电沟道而不受栅压的影响。在器件越做越小的情况下，这种情形会将会越来越严重。 42. 何谓ILD? IMD? 其目的为何？ 答： ILD ：Inter Layer Dielectric, 是用来做device 与第一层metal 的隔离（isolation），而IMD：Inter Metal Dielectric，是用来做metal 与 metal 的隔离（isolation）.要注意ILD及IMD在CMP后的厚度控制。 43. 一般介电层ILD的形成由那些层次组成？ 答：① SiON层沉积(用来避免上层B,P渗入器件)； ② BPSG（掺有硼、磷的硅玻璃）层沉积； ③ PETEOS（等离子体增强正硅酸乙脂）层沉积； 最后再经ILD Oxide CMP(SiO2的化学机械研磨)来做平坦化。 44. 一般介电层IMD的形成由那些层次组成？ 答：① SRO层沉积(用来避免上层的氟离子往下渗入器件)； ② HDP-FSG（掺有氟离子的硅玻璃）层沉积; ③ PE-FSG（等离子体增强,掺有氟离子的硅玻璃）层沉积； 使用FSG的目的是用来降低dielectric k值, 减低金属层间的寄生电容。 最后再经IMD Oxide CMP(SiO2的化学机械研磨)来做平坦化。 45. 简单说明Contact(CT)的形成步骤有那些? 答：Contact是指器件与金属线连接部分，分布在poly、AA上。 ① Contact的Photo（光刻）； ② Contact的Etch及光刻胶去除(ash & PR strip)； ③ Glue layer（粘合层）的沉积； ④ CVD W（钨）的沉积 ⑤ W-CMP 。 46. Glue layer（粘合层）的沉积所处的位置、成分、薄膜沉积方法是什幺？ 答：因为W较难附着在Salicide上,所以必须先沉积只Glue layer再沉积W Glue layer是为了增强粘合性而加入的一层。主要在salicide与W(CT)、W(VIA)与metal之间, 其成分为Ti和TiN, 分别采用PVD 和CVD方式制作。 47. 为何各金属层之间的连接大多都是采用CVD的W-plug(钨插塞)? 答：①因为W有较低的电阻； ② W有较佳的step coverage(阶梯覆盖能力)。 48. 一般金属层(metal layer)的形成工艺是采用哪种方式?大 致可分为那些步骤? 答：① PVD (物理气相淀积) Metal film 沉积 ②光刻(Photo)及图形的形成； ③ Metal film etch 及plasma(等离子体)清洗（此步驺为连序工艺，在同一个机台内完成，其目的在避免金属腐蚀） ④ Solvent光刻胶去除。 49. Top metal和inter metal的厚度，线宽有何不同? 答：Top metal通常要比inter metal厚得多，0.18um工艺中inter metal为4KA,而top metal要8KA.主要是因为top metal直接与外部电路相接，所承受负载较大。一般top metal 的线宽也比 inter metal宽些。50. 在量测Contact /Via（是指metal与metal之间的连接）的接触窗开的好不好时, 我们是利用什幺电性参数来得知的? 答：通过Contact 或Via的 Rc值，Rc值越高，代表接触窗的电阻越大, 一般来说我们希望Rc 是越小越好的。 51. 什幺是Rc? Rc代表什幺意义？ 答：接触窗电阻，具体指金属和半导体（contact）或金属和金属(via)，在相接触时在节处所形成的电阻，一般要求此电阻越小越好。 52. 影响Contact (CT) Rc的主要原因可能有哪些? 答：①ILD CMP 的厚度是否异常； ②CT 的CD大小； ③CT 的刻蚀过程是否正常； ④接触底材的质量或浓度（Salicide，non-salicide)； ⑤CT的glue layer（粘合层）形成； ⑥CT的W-plug。 53. 在量测Poly/metal导线的特性时, 是利用什幺电性参数得知? 答：可由电性量测所得的spacing & Rs 值来表现导线是否异常。 54. 什幺是spacing?如何量测? 答：在电性测量中，给一条线(poly or metal)加一定电压，测量与此线相邻但不相交的另外一线的电流，此电流越小越好。当电流偏大时代表导线间可能发生短路的现象。 55. 什幺是 Rs? 答：片电阻（单位面积、单位长度的电阻），用来量测导线的导电情况如何。一般可以量测的为 AA(N+,P+), poly & metal. 56. 影响Rs有那些工艺? 答：①导线line（AA, poly & metal）的尺寸大小。(CD=critical dimension) ②导线line（poly & metal）的厚度。 ③导线line (AA, poly & metal) 的本身电导性。（在AA, poly line 时可能为注入离子的剂量有关） 57. 一般护层的结构是由哪三层组成? 答：① HDP Oxide(高浓度等离子体二氧化硅) ② SRO Oxide（Silicon rich oxygen富氧二氧化硅） ③ SiN Oxide 58. 护层的功能是什幺? 答：使用oxide或SiN层, 用来保护下层的线路，以避免与外界的水汽、空气相接触而造成电路损害。 59. Alloy 的目的为何? 答：① Release 各层间的stress（应力），形成良好的层与层之间的接触面 ②降低层与层接触面之间的电阻。 60. 工艺流程结束后有一步骤为WAT，其目的为何? 答：WAT(wafer acceptance test), 是在工艺流程结束后对芯片做的电性测量，用来检验各段工艺流程是否符合标准。（前段所讲电学参数Idsat, Ioff, Vt, Vbk(breakdown), Rs, Rc就是在此步骤完成） 61. WAT电性测试的主要项目有那些? 答：①器件特性测试； ② Contact resistant (Rc)； ③ Sheet resistant (Rs)； ④ Break down test； ⑤电容测试； ⑥ Isolation (spacing test)。 62. 什么是WAT Watch系统? 它有什么功能? 答：Watch系统提供PIE工程师一个工具, 来针对不同WAT测试项目,设置不同的栏住产品及发出Warning警告标准, 能使PIE工程师早期发现工艺上的问题。 63. 什么是PCM SPEC? 答：PCM (Process control monitor) SPEC广义而言是指芯片制造过程中所有工艺量测项目的规格,狭义而言则是指WAT测试参数的规格。64. 当WAT量测到异常是要如何处理? 答：①查看WAT机台是否异常,若有则重测之 ②利用手动机台Double confirm ③检查产品是在工艺流程制作上是否有异常记录 ④切片检查 65. 什么是EN? EN有何功能或用途? 答：由CE发出,详记关于某一产品的相关信息(包括Technology ID, Reticle and some split condition ETC….) 或是客户要求的事项 (包括HOLD, Split, Bank, Run to complete, Package….), 根据EN提供信息我们才可以建立Process flow及处理此产品的相关动作。 66. PIE工程师每天来公司需要Check哪些项目(开门五件事)? 答：① Check MES系统, 察看自己Lot情况 ②处理in line hold lot.(defect, process, WAT) ③分析汇总相关产品in line数据.(raw data & SPC) ④分析汇总相关产品CP test结果 ⑤参加晨会, 汇报相关产品信息 67. WAT工程师每天来公司需要Check哪些项目(开门五件事)? 答：①检查WAT机台Status ②检查及处理WAT hold lot ③检查前一天的retest wafer及量测是否有异常 ④是否有新产品要到WAT ⑤交接事项 68. BR工程师每天来公司需要Check哪些项目(开门五件事)? 答：① Pass down ② Review urgent case status ③ Check MES issues which reported by module and line ④ Review documentation ⑤ Review task status 69. ROM是什幺的缩写? 答：ROM: Read only memory唯读存储器 70. 何谓YE? 答：Yield Enhancement 良率改善 71. YE在FAB中所扮演的角色？ 答：针对工艺中产生缺陷的成因进行追踪，数据收集与分析，改善评估等工作。进而与相关工程部门工程师合作提出改善方案并作效果评估。 72. YE工程师的主要任务？ 答：①降低突发性异常状况。(Excursion reduction) ②改善常态性缺陷状况。(Base line defect improvement) 73. 如何reduce excursion? 答：有效监控各生产机台及工艺上的缺陷现况, defect level 异常升高时迅速予以查明，并协助异常排除与防止再发。 74. 如何improve base line defect? 答：藉由分析产品失效或线上缺陷监控等资料，而发掘重点改善目标。持续不断推动机台与工艺缺陷改善活动，降低defect level使产品良率于稳定中不断提升 75. YE 工程师的主要工作内容？ 答：①负责生产过程中异常缺陷事故的追查分析及改善工作的调查与推动。 ②评估并建立各项缺陷监控(monitor)与分析系统。 ③开发并建立有效率的缺陷工程系统，提升缺陷分析与改善的能力。 ④协助module建立off-line defect monitor system, 以有效反应生产机台状况。 76. 何谓Defect? 答：Wafer上存在的有形污染与不完美，包括 ① Wafer上的物理性异物（如：微尘，工艺残留物，不正常反应生成物）。 ②化学性污染（如：残留化学药品，有机溶剂）。 ③图案缺陷（如：Photo或etch造成的异常成象，机械性刮伤变形，厚度不均 匀造成的颜色异常）。 ④ Wafer本身或制造过程中引起的晶格缺陷。 77. Defect的来源？ 答：①素材本身：包括wafer,气体，纯水，化学药品。 ②外在环境：包含洁净室，传送系统与程序。 ③操作人员：包含无尘衣，手套。 ④设备零件老化与制程反应中所产生的副生成物。 78. Defect的种类依掉落位置区分可分为? 答：① Random defect : defect分布很散乱 ② cluster defect : defect集中在某一区域 ③ Repeating defect : defect重复出现在同一区域 79. 依对良率的影响Defect可分为? 答：① Killer defect =>对良率有影响 ② Non-Killer defect =>不会对良率造成影响 ③ Nuisance defect =>因颜色异常或film grain造成的defect,对良率亦无影响 80. YE一般的工作流程? 答：① Inspection tool扫描wafer ②将defect data传至YMS ③检查defect增加数是否超出规格 ④若超出规格则将wafer送到review station review ⑤确认defect来源并通知相关单位一同解决 81. YE是利用何种方法找出缺陷(defect)? 答：缺陷扫描机 (defect inspection tool)以图像比对的方式来找出defect.并产出defect result file. 82. Defect result file包含那些信息? 答：① Defect大小 ②位置,坐标 ③ Defect map 83. Defect Inspection tool 有哪些型式？ 答：Bright field & Dark Field 84. 何谓 Bright field? 答：接收反射光讯号的缺陷扫描机 85. 何谓 Dark field? 答：接收散射光讯号的缺陷扫描机 86. Bright field 与 Dark field 何者扫描速度较快? 答：Dark field 87. Bright field 与 Dark field 何者灵敏度较好? 答：Bright field 88. Review tool 有哪几种？ 答：Optical review tool 和 SEM review tool. 89. 何为optical review tool? 答：接收光学信号的optical microscope. 分辨率较差,但速度较快,使用较方便 90. 何为SEM review tool? 答：SEM (scanning electron microscope) review tool 接收电子信号. 分辨率较高但速度慢,可分析defect成分,并可旋转或倾斜defect 来做分析 91. Review Station的作用? 答：藉由 review station我们可将 Inspection tool 扫描到的defect加以分类,并做成分析,利于寻找defect来源 92. YMS为何缩写? 答：Yield Management System 93. YMS有何功能? 答：①将inspection tool产生的defect result file传至review station ②回收review station分类后的资料 ③储存defect影像 94. 何谓Sampling plan? 答：即为采样频率,包含: ①那些站点要Scan ②每隔多少Lot要扫1个Lot ③每个Lot要扫几片Wafer ④每片Wafer要扫多少区域 95. 如何决定那些产品需要scan? 答：①现阶段最具代表性的工艺技术。 ②有持续大量订单的产品。 96. 选择监测站点的考虑为何？ 答：①以Zone partition的观念，两个监测站点不可相隔太多工艺的步骤。 ②由yield loss analysis手法找出对良率影响最大的站点。 ③容易作线上缺陷分析的站点。 97. 何谓Zone partition 答：将工艺划分成数个区段，以利辨认缺陷来源。 98. Zone partition的做法？ 答：①应用各检察点既有的资料可初步判断工艺中缺陷主要的分布情况。 ②应用既有的缺陷资料及defect review档案可初步辨认异常缺陷发生的工艺站点。 ③利用工程实验经由较细的Zone partition可辨认缺陷发生的确切站点或机台 99. 何谓yield loss analysis? 答：收集并分析各工艺区间所产生的缺陷对产品良率的影响以决定改善良率的可能途径。 100. yield loss analysis的功能为何？ 答：①找出对良率影响最大的工艺步骤。 ②经由killing ratio的计算来找出对良率影响最大的缺陷种类。 ③评估现阶段可达成的最高良率。 101. 如何计算killing ratio? 答：藉由defect map与yield map的迭图与公式的运算，可算出某种缺陷对良率的杀伤力。 1. 何谓PIE PIE的主要工作是什幺 答：Process Integration Engineer(工艺整合工程师), 主要工作是整合各部门的资源, 对工艺持续进行改善, 确保产品的良率（yield）稳定良好。 2. 200mm，300mm Wafer 代表何意义 答：8吋硅片(wafer)直径为200mm , 直径为300mm硅片即12吋. 3. 目前中芯国际现有的三个工厂采用多少mm的硅片(wafer)工艺未来北京的Fab4(四厂)采用多少mm的wafer工艺 答：当前1~3厂为200mm(8英寸)的wafer, 工艺水平已达工艺。未来北京厂工艺wafer将使用300mm(12英寸)。 4. 我们为何需要300mm 答：wafer size 变大，单一wafer 上的芯片数(chip)变多，单位成本降低200→300 面积增加倍,芯片数目约增加倍 5. 所谓的um 的工艺能力(technology)代表的是什幺意义 答：是指工厂的工艺能力可以达到um的栅极线宽。当栅极的线宽做的越小时，整个器件就可以变的越小，工作速度也越快。 6. 从>>>> 的technology改变又代表的是什幺意义 答：栅极线的宽（该尺寸的大小代表半导体工艺水平的高低）做的越小时，工艺的难度便相对提高。从-> -> -> -> 代表着每一个阶段工艺能力的提升。 7. 一般的硅片(wafer)基材(substrate)可区分为N,P两种类型（type）,何谓N, P-type wafer 答：N-type wafer 是指掺杂negative元素(5价电荷元素，例如：P、As)的硅片, P-type 的wafer 是指掺杂positive 元素(3价电荷元素, 例如：B、In)的硅片。 8. 工厂中硅片（wafer）的制造过程可分哪几个工艺过程(module) 答：主要有四个部分：DIFF（扩散）、TF(薄膜)、PHOTO（光刻）、ETCH（刻蚀）。其中DIFF又包括FURNACE(炉管)、WET(湿刻)、IMP(离子注入)、RTP(快速热处理)。TF包括PVD(物理气相淀积)、CVD(化学气相淀积) 、CMP(化学机械研磨)。硅片的制造就是依据客户的要求，不断的在不同工艺过程（module）间重复进行的生产过程，最后再利用电性的测试，确保产品良好。 9. 一般硅片的制造常以几P几M 及光罩层数(mask layer)来代表硅片工艺的时间长短，请问几P几M及光罩层数(mask layer)代表什幺意义 答：几P几M代表硅片的制造有几层的Poly(多晶硅)和几层的metal(金属导线).一般的逻辑产品为1P6M( 1层的Poly和6层的metal)。而 半导体工艺英语名词解释 CMP CMP 是哪三个英文单词的缩写 答：Chemical Mechanical Polishing (化学机械研磨) CMP是哪家公司发明的 答：CMP是IBM在八十年代发明的。 简述CMP的工作原理 答：化学机械研磨是把芯片放在旋转的研磨垫(pad)上，再加一定的压力，用化学研磨液(slurry)来研磨的。为什幺要实现芯片的平坦化 答：当今电子元器件的集成度越来越高，例如奔腾IV就集成了四千多万个晶体管，要使这些晶体管能够正常工作，就需要对每一个晶体管加一定的电压或电流，这就需要引线来将如此多的晶体管连接起来，但是将这幺多的晶体管连接起来，平面布线是不可能的，只能够立体布线或者多层布线。在制造这些连线的过程中，层与层之间会变得不平以至不能多层迭加。用CMP来实现平坦化，使多层布线成为了可能。 CMP在什幺线宽下使用 答：CMP在微米以下的制程要用到。 什幺是研磨速率（removal rate） 答：研磨速率是指单位时间内研磨膜厚度的变化。 研磨液(slurry)的组成是什幺 答：研磨液是由研磨颗粒(abrasive particles)，以及能对被研磨膜起化学反应的化学溶液组成。 为什幺研磨垫(Pad)上有一些沟槽(groove) 答：研磨垫上的沟槽是用来使研磨液在研磨垫上达到均匀分布，使得研磨后芯片上的膜厚达到均匀。 为什幺要对研磨垫进行功能恢复(conditioning) 答：研磨垫在研磨一段时间后，就有一些研磨颗粒和研磨下来的膜的残留物留在研磨垫上和沟道内,这些都会影响研磨液在研磨垫的分布,从而影响研磨的均匀性。 什幺是blanket wafer 什幺是pattern wafer 答：blanket wafer 是指无图形的芯片。pattern wafer 是指有图形的芯片。 1.迁移率 参考答案： 单位电场作用下，载流子获得的平均定向运动速度，反映了载流子在电场作用下的输运能力，是半导体物理中重要的概念和参数之一。迁移率的表达式为：* q m τμ= 可见，有效质量和弛豫时间（散射）是影响迁移率的因素。 影响迁移率的主要因素有能带结构（载流子有效质量）、温度和各种散射机构。 n p neu peu σ=+ 2.过剩载流子 参考答案： 在非平衡状态下，载流子的分布函数和浓度将与热平衡时的情形不同。非平衡状态下的载流子称为非平衡载流子。将非平衡载流子浓度超过热平衡时浓度的部分，称为过剩载流子。 非平衡过剩载流子浓度：00,n n n p p p ?=-?=-，且满足电中性条件：n p ?=?。可以产 生过剩载流子的外界影响包括光照（光注入）、外加电压（电注入）等。 对于注入情形，通过光照或外加电压（如碰撞电离）产生过剩载流子：2i np n >，对于抽取情形，通过外加电压使得载流子浓度减小：2i np n <。 3. n 型半导体、p 型半导体 N 型半导体：也称为电子型半导体.N 型半导体即自由电子浓度远大于空穴浓度的杂质半导体.在纯净的硅晶体中掺入五价元素（如磷）,使之取代晶格中硅原子的位置,就形成了N 型半导体.在N 型半导体中,自由电子为多子,空穴为少子,主要靠自由电子导电.自由电子主要由杂质原子提供,空穴由热激发形成.掺入的杂质越多,多子（自由电子）的浓度就越高,导电性能就越强. P 型半导体：也称为空穴型半导体.P 型半导体即空穴浓度远大于自由电子浓度的杂质半导体.在纯净的硅晶体中掺入三价元素（如硼）,使之取代晶格中硅原子的位子,就形成P 型半导体.在P 型半导体中,空穴为多子,自由电子为少子,主要靠空穴导电.空穴主要由杂质原子提供,自由电子由热激发形成.掺入的杂质越多,多子（空穴）的浓度就越高,导电性能就越强. 4. 能带 当N 个原子处于孤立状态时，相距较远时，它们的能级是简并的，当N 个原子相接近形成晶体时发生原子轨道的交叠并产生能级分裂现象。当N 很大时，分裂能级可看作是准连续 半导体行业的英文单词和术语 A 安全地线safe ground wire 安全特性security feature 安装线hook-up wire 按半周进行的多周期控制multicycle controlled by half-cycle 按键电话机push-button telephone set 按需分配多地址demand assignment multiple access(DAMA) 按要求的电信业务demand telecommunication service 按组编码encode by group B 八木天线Yagi antenna 白噪声white Gaussian noise 白噪声发生器white noise generator 半波偶极子halfwave dipole 半导体存储器semiconductor memory 半导体集成电路semiconductor integrated circuit 半双工操作semi-duplex operation 半字节Nib 包络负反馈peak envelop negative feed-back 包络延时失真envelop delay distortion 薄膜thin film 薄膜混合集成电路thin film hybrid integrated circuit 保护比（射频）protection ratio (RF) 保护时段guard period 保密通信secure communication 报头header 报文分组packet 报文优先等级message priority 报讯alarm 备用工作方式spare mode 背景躁声background noise 倍频frequency multiplication 倍频程actave 倍频程滤波器octave filter 被呼地址修改通知called address modified notification 被呼用户优先priority for called subscriber 本地PLMN local PLMN 本地交换机local exchange 本地移动用户身份local mobile station identity ( LMSI) 本地震荡器local oscillator 半导体物理名词解释 1.单电子近似：假设每个电子是在周期性排列且固定不动的原子核势场及其他电子的平均势场中运动。该势场是具有与晶格同周期的周期性势场。 2.电子的共有化运动：原子组成晶体后，由于电子壳层的交叠，电子不再完全局限在某一个原子上，可以由一个原于转移到相邻的原子上去，因而，电子将可以在整个晶体中运动。这种运动称为电子的共有化运动。 3.允带、禁带： N个原子相互靠近组成晶体，每个电子都要受到周围原子势场作用，结果是每一个N度简并的能级都分裂成距离很近能级，N个能级组成一个能带。分裂的每一个能带都称为允带。允带之间没有能级称为禁带。 4.准自由电子：内壳层的电子原来处于低能级，共有化运动很弱，其能级分裂得很小，能带很窄，外壳层电子原来处于高能级，特别是价电子，共有化运动很显著，如同自由运动的电子，常称为“准自由电子”，其能级分裂得很厉害，能带很宽。 6.导带、价带：对于被电子部分占满的能带，在外电场的作用下，电子可从外电场中吸收能量跃迁到未被电子占据的能级去，形成了电流，起导电作用，常称这种能带为导带。下面是已被价电子占满的满带，也称价带。 8.（本证激发）本征半导体导电机构：对本征半导体，导带中出现多少电子，价带中相应地就出现多少空穴，导带上电子参与导电，价带上空穴也参与导电，这就是本征半导体的导电机构。 9.回旋共振实验意义：这通常是指利用电子的回旋共振作用来进行测试的一种技术。该方法可直接测量出半导体中载流子的有效质量，并从而可求得能带极值附近的能带结构。当交变电磁场角频率W等于回旋频率Wc时，就可以发生共振吸收，Wc=qB/有效质量 10.波粒二象性，动量，能量 P=m0v E=1 2P2 m0 P=hk 1.间隙式杂质：杂质原子位于晶格原子间的间隙位置，称为间隙式杂质。 1. 有效质量:粒子在晶体中运动时具有的等效质量，它概括 了半导体内部势场的作用。 2. 费米能级:费米能级是T=0 K时电子系统中电子占据态和未占据态的分界线，是T=0 K时系统中电子所能具有的最高能量。 3. 准费米能级:半导体处于非平衡态时，导带电子和价带空穴不再有统一的费米能级，但可以认为它们各自达到平衡，相应的费米能级称为电子和空穴的准费米能级。 4. 金刚石型结构：金刚石结构是一种由相同原子构成的复式 晶体，它是由两个面心立方晶胞沿立方体的空间对角线彼此位移四分之一空间对角线长度套构而成。每个原子周围都有4个最近邻的原子，组成一个正四面体结构。 5. 闪锌矿型结构：闪锌矿型结构的晶胞，它是由两类原子各 自组成的面心立方晶格，沿空间对角线彼此位移四分之一空间对角线长度套构而成。 6. N型半导体:在纯净的硅晶体中掺入五价元素（如磷），使 之取代晶格中硅原子的位置，就形成了N型半导体。7. P型半导体:在纯净的硅晶体中掺入三价元素（如硼）， 使之取代晶格中硅原子的位置，形成P型半导体。 8. 状态密度:在能带中能量E附近每单位能量间隔内的量子 态数 9. 费米分布函数:大量电子在不同能量量子态上的统计分布 10.非平衡载流子:半导体处于非平衡态时，比平衡态时多出来的那一部分载流子称为非平衡载流子。Δp=Δn 11.直接复合：电子从导带直接跃迁至价带与空穴相遇而复 合。 12.间接复合:电子通过禁带中的能级而跃迁至价带与空穴 相遇而复合。 13.施主能级:通过施主掺杂在半导体的禁带中形成缺陷能 级，被子施主杂质束缚的电子能量状态称施主能级。 14 受主能级：通过受主掺杂在半导体的禁带中形成缺陷能 级。正常情况下，此能级为空穴所占据，这个被受主杂质束缚的空穴的能量状态称为受主能级。 15.陷阱中心:半导体中的杂质和缺陷在禁带中形成一定的能 级，这些能级具有收容部分非平衡载流子的作用，杂质能级的这种积累非平衡载流子的作用称为陷阱效应。把产生显著陷阱效应的杂质和缺陷称为陷阱中心。 16.复合中心：半导体中的杂质和缺陷可以在禁带中形成一定 的能级，对非平衡载流子的寿命有很大影响。杂质和缺陷越多，寿命越短，杂质和缺陷有促进复合的作用，把促进复合的杂质和缺陷称为复合中心。（2分） 17等电子复合中心：等电子复合中心：在Ⅲ－Ⅴ族化合物半导体中掺入一定量的与主原子等价的某种杂质原子，取代格点上的原子。由于杂质原子和主原子之间电负性的差别，中性杂质原子可以束缚电子或空穴而成为带电中心，带电中心会吸引和被束缚载流子符号相反的载流子，形成一个激子束缚态。 18.迁移率：单位电场作用下，载流子获得的平均定向运动速度，反映了载流子在电场作用下的输运能力，是半导体物 理中重要的概念和参数之一。迁移率的表达式为：μ=qτ/m* 。可见，有效质量和弛豫时间（散射）是影响迁移率的因素。 19.漂移运动:载流子在电场作用下的运动。总漂移电流密度方程 E pq nq J J J p n p n ) (μ μ+ = + = 20.扩散运动：当半导体内部的载流子存在浓度梯度时，引起载流子由浓度高的地方向浓度低的地方扩散，扩散运动是载流子的有规则运动。电子扩散电流dx dn qD J n diff n = , 空穴扩散电流dx dp qD J p diff p - = , 21.简并半导体:对于重掺杂半导体，费米能级接近或进入导带或价带，导带/价带中的载流子浓度很高，泡利不相容原理起作用，电子和空穴分布不再满足玻耳兹曼分布，需要采用费米分布函数描述。称此 类半导体为简并半导体。满足的条件 为 22.非简并半导体:掺杂浓度较低，其费米能级EF在禁带中 的半导体;半导体中载流子分布可由经典的玻尔兹曼分布代替费米分布描述时，称之为非简并半导体 23迁移率：单位电场作用下，载流子获得的平均定向运动速度，反映了载流子在电场作用下的输运能力，是半导体物理中重要的概念和参数之一。迁移率的表达式为：μ=qτ/m* 。可见，有效质量和弛豫时间（散射）是影响迁移率的因素。 24硅中掺金的工艺主要用于制造＿＿器件。 若某材料电阻率随温度上升而先下降后上升，该材料是＿＿。 25.Pn结外加反向偏压时，流过pn结的电流比由扩散理论得 到的理论结果要大，而且随外加反向偏压的增大而缓慢增加。除扩散电流外，该电流还包括＿＿。 26若某半导体导带中发现电子的几率为零，则该半导体必定＿＿。 27室温下，，已知Si的电子迁移率为， Dn为。 28在光电转换过程中，硅材料一般不如砷化镓量子效率高，因其。 28．有效陷阱中心的位置靠近。 29.对于只含一种杂质的非简并n型半导体，费米能级Ef随 温度上升而。 30.长声学波对载流子的散射几率Ps与温度T的关系 是，由此所决定的迁移率与温度的关系为31.已知硅的禁带宽度为1.12eV，则本征吸收的长波限为 （微米），锗的禁带宽度为0.67eV，则长波限为（微米）。 32.复合中心的作用是。起有效复合中 心的杂质能级必须位于，而且对电子和空穴的俘获系数rn 和rp 须满足。 0.026 k T q V = 1. 何谓PIE? PIE的主要工作是什幺? 答：Process Integration Engineer(工艺整合工程师), 主要工作是整合各部门的资源, 对工艺持续进行改善, 确保产品的良率（yield）稳定良好。 2. 200mm，300mm Wafer 代表何意义? 答：8吋硅片(wafer)直径为 200mm , 直径为 300mm硅片即12吋. 3. 目前中芯国际现有的三个工厂采用多少mm的硅片(wafer)工艺？未来北京的Fab4(四厂)采用多少mm的wafer工艺？ 答：当前1~3厂为200mm(8英寸)的wafer, 工艺水平已达0.13um工艺。未来北京厂工艺wafer将使用300mm(12英寸)。 4. 我们为何需要300mm? 答：wafer size 变大，单一wafer 上的芯片数(chip)变多，单位成本降低 200→300 面积增加2.25倍,芯片数目约增加2.5倍 5. 所谓的0.13 um 的工艺能力(technology)代表的是什幺意义？ 答：是指工厂的工艺能力可以达到0.13 um的栅极线宽。当栅极的线宽做的越小时，整个器件就可以变的越小，工作速度也越快。 6. 从0.35um->0.25um->0.18um->0.15um->0.13um 的technology改变又代表的是什幺意义？ 答：栅极线的宽（该尺寸的大小代表半导体工艺水平的高低）做的越小时，工艺的难度便相对提高。从0.35um -> 0.25um -> 0.18um -> 0.15um -> 0.13um 代表着每一个阶段工艺能力的提升。 7. 一般的硅片(wafer)基材(substrate)可区分为N,P两种类型（type）,何谓 N, P-type wafer? 答：N-type wafer 是指掺杂 negative元素(5价电荷元素，例如：P、As)的硅片, P-type 的wafer 是指掺杂 positive 元素(3价电荷元素, 例如：B、In)的硅片。 8. 工厂中硅片（wafer）的制造过程可分哪几个工艺过程(module)？ 答：主要有四个部分：DIFF（扩散）、TF(薄膜)、PHOTO（光刻）、ETCH（刻蚀）。其中DIFF又包括FURNACE(炉管)、WET(湿刻)、IMP(离子注入)、RTP(快速热处理)。TF包括PVD(物理气相淀积)、CVD(化学气相淀积) 、CMP(化学机械研磨)。硅片的制造就是依据客户的要求，不断的在不同工艺过程（module）间重复进行的生产过程，最后再利用电性的测试，确保产品良好。 9. 一般硅片的制造常以几P几M 及光罩层数(mask layer)来代表硅片工艺的时间长短，请问几P几M及光罩层数(mask layer)代表什幺意义？ 答：几P几M代表硅片的制造有几层的Poly(多晶硅)和几层的metal(金属导线).一般0.15um 的逻辑产品为1P6M( 1层的Poly和6层的metal)。而 光罩层数（mask layer）代表硅片的制造必需经过几次的PHOTO（光刻）. 10. Wafer下线的第一道步骤是形成start oxide 和zero layer? 其中start oxide 的目的是为何？ 答：①不希望有机成分的光刻胶直接碰触Si 表面。 ②在laser刻号过程中,亦可避免被产生的粉尘污染。 11. 为何需要zero layer? 答：芯片的工艺由许多不同层次堆栈而成的, 各层次之间以zero layer当做对准的基准。 12. Laser mark是什幺用途? Wafer ID 又代表什幺意义? 答：Laser mark 是用来刻wafer ID, Wafer ID 就如同硅片的身份证一样,一个ID代表一片硅片的身份。 13. 一般硅片的制造(wafer process)过程包含哪些主要部分？ 答：①前段（frontend）-元器件(device)的制造过程。 ②后段（backend）-金属导线的连接及护层（passivation） 14. 前段（frontend）的工艺大致可区分为那些部份? 答：①STI的形成(定义AA区域及器件间的隔离) ACTIVE AREA主动区(工作区) 主动晶体管(ACTIVE FRANSISTOR)被制造的区域即所谓的主动区(active area)在标准之MOS制造过程中ACTIVE AREA是由，一层氮化硅光罩及等接氮化硅蚀刻之后的局部特区氧化(LOCOS OXIDATION)所形成的，而由于利用到局部场氧化之步骤．所以Active AREA 会受到鸟嘴(BIRD’S BEAK)之影响而比原先之氮化硅光罩所定义的区域来得小以长0.6UM 之场区氧化而言大概会有O.5 UM之BIRD'S BEAK存在也就是说ACTIVE AREA比原在之氮化硅光罩定义之区域小O.5UM Acetone丙酮 1.丙碗是有机溶剂的一种，分子式为CH30HCH3 2.性质：无色，具剌激性薄荷臭味之液体 3.用途：在FAB内之用途，主要在于黄光室内正光阻之清洗、擦拭 4﹒毒性：对神经中枢具中度麻醉性，对皮肤粘膜具轻微毒性，长期接触会引起皮肤炎，吸入过量之丙酮蒸气会刺激鼻、眼结膜、咽喉粘膜、甚至引起头痛、念心、呕吐、目眩、意识不明等。 5﹒允许浓度:1000ppm ADI显影后检查 After Developing Inspection之缩写 目的：检查黄光室制程;光阻覆盖→对准→曝光弓显影。发现缺点后，如覆盖不良、显影不良‥‥等即予修改(Rework)﹒以维产品良率、品质。 方法：利用目检、显微镜为之。 AEI蚀刻后检查 1. AEI 即After Etching Inspection，在蚀刻制程光阻去除、前反光阻去除后，分别对产品实施主检或抽样检查。 2. AEI之目的有四： 2-1提高产品良率，避免不良品外流。 2-2达到品质的一致性和制程之重复性。 2-3显示制程能力之指针。 2-4防止异常扩大，节省成本 3. 通常AEI检查出来之不良品，非必要时很少做修改。因为重去氧化层或重长氧化层可能造成组件特性改变可靠性变差、缺点密度增加。生产成本增高，以及良率降低之缺点。Air Shower空气洗尘室 进入洁净室之前，须穿无尘衣，因在外面更衣室之故﹒无尘衣上沽着尘埃，故进洁净室之前﹒须经空气喷洗机将尘埃吹掉。 Alignment对准 目的：在IC的制造过程中，必须经过6至10次左右的对准、曝光来定义电路图案，对准就是要将层层图案精确地定义显像在芯片上面。 1)Acetone 丙酮 丙酮是有机溶剂的一种，分子式为CH3COCH3 性质：无色，具剌激性薄荷臭味的液体 用途：在FAB内的用途，主要在于黄光室内正光阻的清洗、擦拭 毒性：对神经中枢具中度麻醉性，对皮肤粘膜具轻微毒性，长期接触会引起皮肤炎，吸入过量的丙酮蒸气会刺激鼻、眼结膜、咽喉粘膜、甚至引起头痛、恶心、呕吐、目眩、意 识不明等。 允许浓度：1000ppm 2)Active Area 主动区域 MOS核心区域，即源，汲，闸极区域 3)AEI蚀刻后检查 （1）AEI 即After Etching Inspection，在蚀刻制程光阻去除前和光阻去除后，分别对产品实施主检或抽样检查。 （2）AEI的目的有四： 提高产品良率，避免不良品外流。 达到品质的一致性和制程的重复性。 显示制程能力的指标。 防止异常扩大，节省成本 （3）通常AEI检查出来的不良品，非必要时很少做修改。因为除去氧化层或重长氧化层可能造成组件特性改变可靠性变差、缺点密度增加。生产成本增高，以及良率降低的缺点。4）Al-Cu-Si 铝硅铜 金属溅镀时所使用的原料名称，通常是称为T arget，其成份为0.5%铜，1%硅及98.5%铝，一般制程通常是使用99%铝1%硅．后来为了金属电荷迁移现象(Electromigration) 故渗加 0.5%铜降低金属电荷迁移 5）Alkaline Ions 碱金属雕子 如Na+，K+，破坏氧化层完整性，增加漏电密度，减小少子寿命，引起移动电荷，影响器件稳定性。其主要来源是：炉管的石英材料，制程气体及光阻等不纯物。 6）Alloy 合金 半导体制程在蚀刻出金属连线后，必须加强Al与SiO2间interface的紧密度，故进行Alloy步骤，以450℃作用30min，增加Al与Si的紧密程度，防止Al层的剥落及减少欧姆接触的电阻值，使R C的值尽量减少。 7）Aluminum 铝 一种金属元素，质地坚韧而轻，有延展性，容易导电。普遍用于半导体器件间的金属连线，但因其易引起spike及Electromigration，故实际中会在其中加入适量的Cu或Si 8）Anneal 回火 又称退火：也叫热处理，集成电路工艺中所有的在氮气等不活泼气氛中进行的热处理过程都可以称为退火。 a)激活杂质：使不在晶格位置上的离子运动到晶格位置，以便具有电活性，产生自由载 流子，起到杂质的作用。 b)消除损伤：离子植入后回火是为了修复因高能加速的离子直接打入芯片而产生的损毁 区（进入底材中的离子行进中将硅原子撞离原来的晶格位置，致使晶体的特性改变）。 而这种损毁区，经过回火的热处理后即可复原。这种热处理的回火功能可利用其温度、 时间差异来控制全部或局部的活化植入离子的功能 c)氧化制程中的回火主要是为了降低界面态电荷，降低SiO2的晶格结构 退火方式： ?炉退火 ?快速退火：脉冲激光法、扫描电子束、连续波激光、非相干宽带频光源(如卤光灯、电弧灯、石墨加热器、红外设备等) 9）Angstrom 埃(?) 是一个长度单位，1?=10-10米,其大小为1公尺的佰亿分之一，约人的头发宽度的伍拾万分之 一、名词解释（本大题共5题每题4分，共20分） 1. 受主能级：通过受主掺杂在半导体的禁带中形成缺陷能级。正常情况下，此能级为空穴所占据，这个被受主杂质束缚的空穴的能量状态称为受主能级。 2. 直接复合：导带中的电子越过禁带直接跃迁到价带，与价带中的空穴复合，这样的复合过程称为直接复合。 3. 空穴：当满带顶附近产生P0个空态时，其余大量电子在外电场作用下所产生的电流，可等效为P0个具有正电荷q和正有效质量m p，速度为v(k)的准经典粒子所产生的电流，这样的准经典粒子称为空穴。 4. 过剩载流子：在光注入、电注入、高能辐射注入等条件下，半导体材料中会产生高于热平衡时浓度的电子和空穴，超过热平衡浓度的电子△n=n-n0和空穴 △p=p-p0称为过剩载流子。 5.费米能级、化学势 答：费米能级与化学势：费米能级表示等系统处于热平衡状态，也不对外做功的情况下，系统中增加一个电子所引起系统自由能的变化，等于系统的化学势。处于热平衡的系统有统一的化学势。这时的化学势等于系统的费米能级。费米能级和温度、材料的导电类型杂质含量、能级零点选取有关。费米能级标志了电子填充能级水平。费米能级位置越高，说明较多的能量较高的量子态上有电子。随之温度升高，电子占据能量小于费米能级的量子态的几率下降，而电子占据能量大于费米能级的量子态的几率增大。 二、选择题（本大题共5题每题3分，共15分） 1．对于大注入下的直接辐射复合，非平衡载流子的寿命与（D ） A. 平衡载流子浓度成正比 B. 非平衡载流子浓度成正比 C. 平衡载流子浓度成反比 D. 非平衡载流子浓度成反比 2．有3个硅样品，其掺杂情况分别是： 含铝1×10-15cm-3乙.含硼和磷各1×10-17cm-3丙.含镓1×10-17cm-3 室温下，这些样品的电阻率由高到低的顺序是（C ） 甲乙丙 B. 甲丙乙 C. 乙甲丙 D. 丙甲乙3．有效复合中心的能级必靠近( A ) 禁带中部 B.导带 C.价带 D.费米能级4．当一种n型半导体的少子寿命由直接辐射复合决定时，其小注入下的少子寿 1. acceptance testing (WAT: wafer acceptance testing) 2. acceptor: 受主，如B，掺入Si中需要接受电子 3. ACCESS：一个EDA（Engineering Data Analysis）系统 4. Acid：酸 5. Active device：有源器件，如MOS FET（非线性，可以对信号放大） 6. Align mark(key)：对位标记 7. Alloy：合金 8. Aluminum：铝 9. Ammonia：氨水 10. Ammonium fluoride：NH4F 11. Ammonium hydroxide：NH4OH 12. Amorphous silicon：α-Si，非晶硅（不是多晶硅） 13. Analog：模拟的 14. Angstrom：A（1E-10m）埃 15. Anisotropic：各向异性（如POLY ETCH） 16. AQL(Acceptance Quality Level)：接受质量标准，在一定采样下，可以95%置信度通过质量标准（不同于可靠性，可靠性要求一定时间后的失效率） 17. ARC(Antireflective coating)：抗反射层（用于METAL等层的光刻） 18. Antimony(Sb)锑 19. Argon(Ar)氩 20. Arsenic(As)砷 21. Arsenic trioxide(As2O3)三氧化二砷 22. Arsine(AsH3) 23. Asher：去胶机 24. Aspect ration：形貌比（ETCH中的深度、宽度比） 25. Autodoping：自搀杂（外延时SUB的浓度高，导致有杂质蒸发到环境中后，又回掺到外延层） 26. Back end：后段（CONTACT以后、PCM测试前） 27. Baseline：标准流程 28. Benchmark：基准 29. Bipolar：双极 30. Boat：扩散用（石英）舟 31. CD：（Critical Dimension）临界（关键）尺寸。在工艺上通常指条宽，例如POLY CD 为多晶条宽。 32. Character window：特征窗口。用文字或数字描述的包含工艺所有特性的一个方形区域。 33. Chemical-mechanical polish（CMP）：化学机械抛光法。一种去掉圆片表面某种物质的方法。 34. Chemical vapor deposition（CVD）：化学汽相淀积。一种通过化学反应生成一层薄膜的工艺。 35. Chip：碎片或芯片。 36. CIM：computer-integrated manufacturing的缩写。用计算机控制和监控制造工艺的一种综合方式。 37. Circuit design ：电路设计。一种将各种元器件连接起来实现一定功能的技术。 38. Cleanroom：一种在温度，湿度和洁净度方面都需要满足某些特殊要求的特定区域。 ●有效质量：粒子在晶体中运动时具有的等效质量，它概括了半导体内部势场的作用。其 物理意义：1.有效质量的大小仍然是惯性大小的量度；2.有效质量反映了电子在晶格与外场之间能量和动量的传递，因此可正可负。 ●能带：晶体中，电子的能量是不连续的，在某些能量区间能级分布是准连续的，在某些 区间没有能及分布。这些区间在能级图中表现为带状，称之为能带。 ●空穴：假想的粒子，与价带顶部的空状态相关的带正电“粒子”。 ●空穴：在电子挣脱价键的束缚成为自由电子，其价键中所留下来的空位。 ●空穴：定义价带中空着的状态看成是带正电荷的粒子，称为空穴。 ●替位式杂质：杂质原子取代晶格原子而位于晶格点处。 ●间隙式杂质：杂质原子位于晶格原子的间隙位置。 ●点缺陷：是最简单的晶体缺陷，它是在结点上或邻近的微观区域内偏离晶体结构正常排 列的一种缺陷。包括：间隙原子和空位是成对出现的弗仓克耳缺陷和只在晶体内形成空位而无间隙原子的肖特基缺陷。 ●施主能级：通过施主掺杂在半导体的禁带中形成缺陷能级，被子施主杂质束缚的电子能 量状态称为施主能级。 ●施主能级：离化能很小，在常温下就能电离而向导带提供电子，自身成为带正电的电离 施主，通常称这些杂质能级为施主能级。 ●受主杂质：能够接受电子而产生导电空穴，并形成负电中心的杂质。 ●受主杂质：Ⅲ族杂质在硅、锗中能够接受电子而产生导电空穴，并形成负点中心，所以 称它们为受主杂质或p型杂质。 ●受主能级：通过受主掺杂在半导体的禁带中形成缺陷能级。正常情况下，此能级为空穴 所占据，这个被受主杂质束缚的空穴的能量状态称为受主能级。 ●n型半导体：以电子为主要载流子的半导体。 ●p型半导体：以空穴为主要载流子的半导体。 ●多数载流子：指的是半导体中的电子流。n型半导体中的电子和p型半导体中的空穴称 之为多数载流子。 ●少数载流子：指的是半导体中的电子流。n型半导体中的空穴和p型半导体中的电子称 之为少数载流子。 ●（半导体材料中有电子和空穴两种载流子。在 N 型半导体中,电子是多数载流子, 空穴 是少数载流子。在P型半导体中,空穴是多数载流子,电子是少数载流子。） 半导体物理试卷b答案 Document serial number【NL89WT-NY98YT-NC8CB-NNUUT-NUT108】 一、名词解释（本大题共5题每题4分，共20分） 1. 直接复合：导带中的电子越过禁带直接跃迁到价带，与价带中的空穴复合，这样的复合过程称为直接复合。 2.本征半导体：不含任何杂质的纯净半导体称为本征半导体，它的电子和空穴数量相同。 3．简并半导体：半导体中电子分布不符合波尔兹满分布的半导体称为简并半导体。 过剩载流子：在光注入、电注入、高能辐射注入等条件下，半导体材料中会产生高于热平衡时浓度的电子和空穴，超过热平衡浓度的电子△n=n-n 和空穴 称为过剩载流子。 △p=p-p 4. 有效质量、纵向有效质量与横向有效质量 答：有效质量：由于半导体中载流子既受到外场力作用，又受到半导体内部周期性势场作用。有效概括了半导体内部周期性势场的作用，使外场力和载流子加速度直接联系起来。在直接由实验测得的有效质量后，可以很方便的解决电子的运动规律。 5. 等电子复合中心 等电子复合中心：在III- V族化合物半导体中掺入一定量与主原子等价的某种杂质原子，取代格点上的原子。由于杂质原子与主原子之间电性上的差别，中性杂质原子可以束缚电子或空穴而成为带电中心。带电中心吸引与被束缚载流子符号相反的载流子，形成一个激子束缚态。这种激子束缚态叫做等电子复合中心。 二、选择题（本大题共5题每题3分，共15分） 1．对于大注入下的直接辐射复合，非平衡载流子的寿命与（D ） A. 平衡载流子浓度成正比 B. 非平衡载流子浓度成正比 C. 平衡载流子浓度成反比 D. 非平衡载流子浓度成反比2．有3个硅样品，其掺杂情况分别是： 甲．含铝1×10-15cm-3乙.含硼和磷各1×10-17cm-3丙.含镓1×10-17cm-3室温下，这些样品的电子迁移率由高到低的顺序是（C ） 甲乙丙 B. 甲丙乙 C. 乙甲丙 D. 丙甲乙 离子注入机 ion implanter LSS理论 Lindhand Scharff and Schiott theory 又称“林汉德-斯卡夫-斯高特理论”。 沟道效应 channeling effect 射程分布 range distribution 深度分布 depth distribution 投影射程 projected range 阻止距离 stopping distance 阻止本领 stopping power 标准阻止截面 standard stopping cross section 退火 annealing 激活能 activation energy 等温退火 isothermal annealing 激光退火 laser annealing 应力感生缺陷 stress-induced defect 择优取向 preferred orientation 制版工艺 mask-making technology 图形畸变 pattern distortion 初缩 first minification 精缩 final minification 母版 master mask 铬版 chromium plate 干版 dry plate 乳胶版 emulsion plate 透明版 see-through plate 高分辨率版 high resolution plate, HRP 超微粒干版 plate for ultra-microminiaturization 掩模 mask 掩模对准 mask alignment 对准精度 alignment precision 光刻胶 photoresist 又称“光致抗蚀剂”。 负性光刻胶 negative photoresist 半导体物理考试重点 题型：名词解释3*10=30分；简答题4*5=20分；证明题10*2=20分；计算题15*2=30分 一．名词解释 1、施主杂志：在半导体中电离时，能够释放电子而产生导电电子并形成正电中心的杂质称为施主杂质。 2、受主杂志：在半导体中电离时，能够释放空穴而产生导电空穴并形成负电中心的杂质称为受主杂质。 3、本征半导体：完全不含缺陷且无晶格缺陷的纯净半导体称为本征半导体。实际半导体不可能绝对地纯净，本征半导体一般是指导电主要由本征激发决定的纯净半导体。 4、多子、少子 （1）少子：指少数载流子，是相对于多子而言的。如在半导体材料中某种载流子占少数，在导电中起到次要作用，则称它为少子。 （2）多子：指多数载流子，是相对于少子而言的。如在半导体材料中某种载流子占多数，在导电中起到主要作用，则称它为多子。 5、禁带、导带、价带 （1）禁带：能带结构中能量密度为0的能量区间。常用来表示导带与价带之间能量密度为0的能量区间。 （2）导带：对于被电子部分占满的能带，在外电场作用下，电子可以从外电场中吸收能量跃迁到未被电子占据的能级去，形成电流，起导电作用，常称这种能带为导带 （3）价带：电子占据了一个能带中的所有的状态，称该能带为满带，最上面的一个满带称为价带 6、杂质补偿 施主杂质和受主杂质有互相抵消的作用，通常称为杂质的补偿作用。 7、电离能：使多余的价电子挣脱束缚成为导电电子所需要的能量称为电离能 8、（1）费米能级:费米能级是绝对零度时电子的最高能级。 （2）受主能级：被受主杂质所束缚的空穴的能量状态称为受主能级 （3）施主能级：被施主杂质束缚的电子的能量状态称为施主能级 9、功函数：功函数是指真空电子能级E0 与半导体的费米能级之差。 10、电子亲和能：真空的自由电子能级与导带底能级之间的能量差，也就是把导带底的电子拿出到真空去而变成自由电子所需要的能量。 11、直/间接复合 （1）直接复合：电子在导带和价带之间的直接跃迁，引起电子和空穴的复合，称为直接复合。 （2）间接复合：电子和空穴通过禁带的能级（复合中心）进行的复合方式称为间接复合。 12、（1）非平衡载流子：半导体中比热平衡时所多出的额外载流子。 （2）非平衡载流子的寿命：非平衡载流子的平均生存时间。 13、载流子热运动 14、小注入条件：当注入半导体材料的非平衡载流子的浓度远小于平衡时多数载流子的浓度时，满足这个条件的注入称为小注入。 15、（1）载流子迁移率：单位电场强度下载流子所获得的平均漂移速率。 （2）载流子产生率：单位时间内载流子的产生数量 16、深/浅能级 （1）浅能级杂质：在半导体中，能够提供能量靠近导带的电子束缚态或能量接近价带的空穴束缚态的杂质称为浅能级杂质。（2）深能级杂质：在半导体中，能够提供能量接近价带的电子束缚态或能量接近导带的空穴束缚态的杂质称为深能级杂质。17、同/异质结 （1）同质结：由同一种半导体材料形成的结称之为同质结，包括结、结、结。 （2）异质结：由不同种半导体材料形成的结称之为异质结，包括结、结、结、结。 1.单电子近似：假设每个电子是在周期性排列且固定不动的原子核势场及其他电子的平均势场中运动。该势场是具有与晶格同周期的周期性势场。 2.电子的共有化运动：原子组成晶体后，由于电子壳层的交叠，电子不再完全局限在某一个原子上，可以由一个原于转移到相邻的原子上去，因而，电子将可以在整个晶体中运动。这种运动称为电子的共有化运动。 3.允带、禁带：N个原子相互靠近组成晶体，每个电子都要受到周围原子势场作用，结果是每一个N度简并的能级都分裂成距离很近能级，N个能级组成一个能带。分裂的每一个能带都称为允带。允带之间没有能级称为禁带。 4.准自由电子：内壳层的电子原来处于低能级，共有化运动很弱，其能级分裂得很小，能带很窄，外壳层电子原来处于高能级，特别是价电子，共有化运动很显著，如同自由运动的电子，常称为“准自由电子”，其能级分裂得很厉害，能带很宽。 6.导带、价带：对于被电子部分占满的能带，在外电场的作用下，电子可从外电场中吸收能量跃迁到未被电子占据的能级去，形成了电流，起导电作用，常称这种能带为导带。下面是已被价电子占满的满带，也称价带。 8.（本证激发）本征半导体导电机构：对本征半导体，导带中出现多少电子，价带中相应地就出现多少空穴，导带上电子参与导电，价带上空穴也参与导电，这就是本征半导体的导电机构。 9.回旋共振实验意义：这通常是指利用电子的回旋共振作用来进行测试的一种技术。该方法可直接测量出半导体中载流子的有效质量，并从而可求得能带极值附近的能带结构。当交变电磁场角频率W等于回旋频率Wc时，就可以发生共振吸收，Wc=qB/有效质量 10.波粒二象性，动量，能量 P=m0v E=1 2P2 m0 P=hk 1.间隙式杂质：杂质原子位于晶格原子间的间隙位置，称为间隙式杂质。 半导体物理名词解释 1.有效质量：a 它概括了半导体内部势场的作用，使得在解决导体中电子在外力作用下的运动规律时， 可以不涉及半导体内部势场的作用 b 可以由实验测定，因而可以很方便的解决电子的运动规律 2.空穴：定义价带中空着的状态看成是带正电荷的粒子，称为空穴 1.意义a 把价带中大量电子对电流的贡献仅用少量的空穴表达出来b金属中仅有电 子一种载流子，而半导体中有电子和空穴两种载流子，正是这两种载流子的相互作用， 使得半导体表现出许多奇异的特性，可用来制造形形色色的器件 3.理想半导体（理想与非理想的区别）：a 原子并不是静止在具有严格周期性的晶格的格点位置上，而 是在其平衡位置附近振动 b 半导体材料并不是纯净的，而是含有各种杂质即在晶格格点位置上存在着与组成半导体材料的元素不同其他化学元素的原子c 实际的半导体晶格结构并不是完整无缺的，而存在着各种形式的缺陷 4.杂质补偿：在半导体中，施主和受主杂质之间有相互抵消的作用通常称为杂质的补偿作用 5.深能级杂质：非Ⅲ、Ⅴ族杂质在硅、锗的禁带中产生的施主能级距离导带较远，他们产生的受主能级 距离价带也较远，通常称这种能级为深能级，相应的杂质为深能级杂质 6.简并半导体：当E-E F》k o T不满足时，即f（E）《1，[1-f（E）]《1的条件不成立时，就必须考虑泡利 不相容原理的作用，这时不能再应用玻耳兹曼分布函数，而必须用费米分布函数来分析导带中的电子及价带中的空穴的统计分布问题。这种情况称为载流子的简并化，发生载流子简并化的半导体被称为简并半导体（当杂质浓度超过一定数量后，载流子开始简并化的现象称为重掺杂，这种半导体即称为简并半导体 7.热载流子：在强电场情况下，载流子从电场中获得的能量很多，载流子的平均能量比热平衡状态时的 大，因而载流子与晶格系统不再处于热平衡状态。温度是平均动能的量度，既然载流子的能量大于晶格系统的能量，人们便引入载流子的有效温度T e来描写这种与晶格系统不处于热平衡状态时的载流子，并称这种状态载流子为热载流子 8.砷化镓负阻效应：当电场达到一定値时，能谷1中的电子可从电场中获得足够的能量而开始转移到能 谷2，发生能谷间的散射，电子的动量有较大的改变，伴随吸收或发射一个声子。但是，这两个能谷不是完全相同的，进入能谷2的电子，有效质量大为增加，迁移率大大降低，平均漂移速度减小，电导率下降，产生负阻效应 9.准费米能级：统一的费米能级是热平衡状态的标志。当外界的影响破坏了热平衡，使半导体处于非平 衡状态时，就不再存在统一的费米能级。但是可以认为，分别就导带和价带中的电子讲，他们各自基本上处于平衡状态，导带与价带之间处于不平衡状态。因为费米能级和统计分布函数对导带和价带各自仍是适用的，可以引入导带费米能级和价带费米能级，它们都是局部的费米能级。称为“准费米能级” 10.陷阱中心：半导体处于热平衡状态时，无论是施主、受主、复合中心或是任何其他的杂质能级上，都 具有一定数目的电子，它们由平衡时的费米能级及分布函数所决定。实际上，能级中的电子是通过载流子的俘获和产生过程与载流子之间保持着平衡的。当半导体处于非平衡状态，出现非平衡载流子时，这种平衡遭到破坏，必然引起杂质能级上电子数目的改变。如果电子增加，说明能级具有收容部分非平衡电子的作用，若是电子减少，则可以看成能级具有收容空穴的作用。杂质能级的这种积累非平衡载流子的作用称为陷阱效应，把有显著陷阱效应的杂质能级称为陷阱，相应的杂质和缺陷为陷阱中心 11.理想pn结模型： a 小注入条件——注入的少数载流子浓度比平衡多数载流子浓度小的多 b 突变耗尽条件——外加电压和接触电势差都降落在耗尽层上，耗尽层中的电荷由电离施主和电离受主的电荷组成。耗尽层外的半导体是电中性的。因此，注入的少数载流子在p区和n区是纯扩散运动 c 通过耗尽层的电子和空穴电流是常量，不考虑耗尽层中载流子的产生及复合作用 d 玻耳兹曼边界条件——在耗尽层两端。载流子分布满足玻耳兹曼统计分布半导体名词解释
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