examcoo Xilinx ISE软件使用过程新(含PROM下载)

Xilinx ISE 13.4软件使用方法

本章将以实现一个如图所示的4为加法器为例，来介绍Xilinx ISE13.4开发流程，并且最终下载到实验板BASYS2中运行。

1

A 1

1.建立工程

运行Xilinx ISE Design Suite 13.4，初始界面如图F2所示

F1 软件初始状态表

选择File->New Project ，该对话框显示用向导新建工程所需的步骤。 在Name 栏中输入工程名称（注意：以下所有不能含有中文字符或空格），如“test”。在Location 栏中选择想要存放的工程位置，如“E:\code\Xilinx\test”。顶层语言选项栏中选择“HDL”语言。设置向导最终设置效果如图F2所示

F2 路径信息设置表

点击“Next”，进入芯片型号选择界面。在本界面中，根据BASYS2实验板上的芯片型号进行相关设置，设置效果如图F3所示。

F3 芯片信息选择表

点击“Next”，出现如图F4所示工程信息汇总表格。

F4 工程信息汇总表

点击“Finish”完成设置。

2新建Verilog文件

在F5所示界面中，如图所示的区域内右击鼠标，选择“New Source”，出现F6对话框。

F5

在File name栏中键入verilog文件的名称，如“test”。

F6

点击“Next”，在本界面中将设置加法器的输入输出引脚数量，如图F1所示的加法器共有A、B、C0、S和C1，5组引脚，其中A、B和S为4位总线形式，因此设置结果如图F7所示。

F7 点击“Next”，出现Verilog新建信息汇总表。

F8 点击“Finish”，完成Verilog新建工作。

3逻辑设计

输入代码

在输入完成后，双击“Check Syntax”对代码进行语法检测。

F9

4.仿真验证

在完成语法检测模块后，可以根据需要对系统进行仿真测试，下面将详细介绍具体的实验步骤。首先，点击如图F10所示的“Simulation”选项，将当前工程切换至仿真模式下。

然后，在如图F11所示区域右击鼠标，选择“New Source”选项

F11

选择“Verilog Test Fixture”选项，添加测试文件，在“File Name”栏中为测试文件

命名，如“test_Fixture”。一直点击“Next”，直至点击“Finish”完成设置。

F11

在新建仿真文件后，将文本中Initial Begin 和end 之间的内容修改为如下内容。

完成文本输入后，在F12所示的界面中，首先在左上区域内选中“test_Fixture”，然后双击左下区域内的“Simulate Behavioral Model”进入仿真界面。

仿真界面效果

图如图F13所示。

F12

F13

5.锁定引脚

关闭仿真界面，显示如图F14所示界面，首先将工程切换至“Implementation”状态，然后在左上区域内右击鼠标，为工程添加“Implementation Constraints Files”选项。

在“Files Name”选项中命名引脚文件，如“Test_ICF”。

在引脚锁定文件中，输入引脚映射关系。效果如图F16所示。

F16

6.综合文件

选择如图F17所示的test.v文件，然后双击“Synthesize - XST”进行综合。

双击“Implement Design”。

F18

7.生成.bit文件并下载

双击“Generate Programming Files”文件，生成.bit文件。

F19

双击“Configuration Target Device”->“Management Configuration Project”进入下载

界面。

F20

进入下载界面后，双击“Boundary Scan”，在右侧区域内右击鼠标，在下拉菜单中选择“Initialize Chain”。

F21

（首先，取消所有弹出的对话框）这时将出现如图F22所示的界面，然后然后双击如图F22中所框选的芯片，然后选择已经生成的.bit文件，如图F23所示。

F22

在弹出的对话框中，选择“No”

F24

然后，鼠标右键选择图F22中的芯片，选择下拉菜单中的“Program”选项。在确认弹出的对话框中的芯片信息后，点击“OK”进行下载。

F25

8.生成.mcs文件并下载到PROM中

之前6步如前面所述，然后跳过第7步，双击“Generate Programming Files”文件，生成.bit文件。

双击“Configuration Target Device”，弹出对话框，点击“OK”确定。

F26

进入下载界面后，在弹出图F27对话框中，双击“Create PROM File”，弹出F28对话框。Step1存储类型选择Xilinx Flash/PROM，点击中间绿色箭头，进入Step2，如图F28选择PROM Family与Device，再点击“Add Storage Device”或者如图F29直接勾选“Auto Select PROM” 进入Step3，填写输出文件名字与位置，生成文件格式为.MCS。

F27

F28

F29

点击“OK”，弹出对话框选择“Yes”，弹出Add Device，提示开始添加设备文件，

点击“OK”，添加之前生成的test.bit文件。

F30

之后弹出Add Device，提示是否添加其他文件，点击“NO”，之后点击“OK”确

定。

F31

F32

双击“Generate File”，右侧提示“Generate Succeeded”，即生成.MCS文件完毕。

F33

选择“Boundary Scan”，右侧空白右击，在下拉菜单中选择“Initialize Chain”。

F34

（首先，取消所有弹出的对话框）这时将出现如图F35所示的界面，然后双击如图F35中所框选的芯片，然后选择已经生成的.mcs文件，如图F36所示。

F35

F36

然后，鼠标右键选择图F35中的芯片，选择下拉菜单中的“Program”选项。在确

认弹出的对话框中的芯片信息后，点击“OK”进行下载。

F37

等待下载完成后，设备断电后重新上电即可。

附录

BASYS2 开发板引脚分配表

引脚名

引脚号 注释

引脚名 引脚号 注释 SW[0] P11 拨码开关

BTN[0] G12 按键，按下时 对应高电平

SW[1] L3 BTN[1] C11 SW[2] K3 BTN[2] M4 SW[3] B4 BTN[3] A7 SW[4] G3 CA L14 数码管对应的字段,低电平有效

SW[5] F3 CB H12 SW[6] E2 CC N14 SW[7] N3 CD N11 LED[0] M5 LED 指示灯，高电平时点亮

CE P12 LED[1] M11 CF L13 LED[2] P7 CG M12 LED[3] P6 DP N13 LED[4] N5 AN[0] K14 数码管对应的选通字段，低电平有效

LED[5] N4 AN[1] M13 LED[6] P4 AN[2] J12 LED[7] G1 AN[3]

F12 CLK_50

B8

50M 时钟输入

Xilinx FPGA入门连载1：ISE14.6安装

Xilinx FPGA入门连载1：ISE14.6安装 特权同学，版权所有 配套例程和更多资料下载链接： https://www.sodocs.net/doc/2d12190524.html,/s/1jGjAhEm 1 安装文件拷贝与解压缩 到SP6共享网盘（链接https://www.sodocs.net/doc/2d12190524.html,/s/1jGjAhEm）下的software文件夹下载ISE14.6的安装包。 随意选中前面的某个压缩包，右键单击选择“解压到当前文件夹”。 随后大约需要5-10分钟，解压才能完成。解压完成后，出现如下文件夹。

2 虚拟光驱或解压缩安装 点击进入文件夹“Xilinx.ISE.Design.Suite.14.6”，如图所示。 若用户PC安装了虚拟光驱，则使用虚拟光驱打开“XILINX_ISE_DS_14.6”进行安装。 假设用户PC没有安装虚拟光驱，则按照我们下面的步骤操作。右键单击“XILINX_ISE_DS_14.6”，选择“解压到XILINX_ISE_DS_14.6”，如图所示。 又是5-10分钟的漫长等待，谁让咱们土得连个虚拟光驱都没有捏！ 3 ISE14.6安装 安装前面的步骤解压缩后，如图所示。

在着手开始安装前，建议大家把什么乱起八糟的杀毒软件都关一关，免得后面一大堆郁闷问题。 双击上图的最后一个可执行文件“xsetup”，随后便弹出了最基本的ISE安装界面，如图所示。点击右下角的“Next”进入下一步。 如图所示分别勾选“I accept …”和“I also accept…”两个选项，再点击右下角的“Next”进入下一步。

如图所示，勾选最下方的“I accept…”选项，然后点击右下角的“Next”进入下一步。 入下一步。

Xilinx spartan3e FPGA掉电配置及应用程序引导

Xilinx spartan3e FPGA掉电配置及应用程序引导 Xilinx公司的spartan3e开发板上面有丰富的外围器件，就存储器来说有一个16M并行flash，一个4Mbits串行flash，还又一个64M的DDR，在嵌入式开发中，一般我们可能会在FPGA中嵌入cpu软核，让C语言程序在里面运行。这就涉及到FPGA配置文件的引导，如果C语言程序太大，需要在DDR里面运行的话也涉及到应用程序的引导的问题。我刚接触到xinlinx的spartan3e开发板时，只会将FPGA配置文件（.bit）直接通过JTAG口下载到芯片里。后来编写的程序大了，如果将程序直接放到内部的RAM里面就装不下了，这时就只有将程序放到DDR里面运行，如果仅仅是调试应用程序不需要重启开发板后程序也可以运行，那么可以直接用EDK里面的XDM工具通过dow命令直接下载到DDR里面，然后就可以执行了。但是但我们的应用程序和硬件配置调试通过，达到了我们的要求以后我们就想到可不可以将让程序在板子上电时就可以自动运行呢。因为FPGA是掉电要丢失的，重新上电就必须重新配置。我们通过查找相关资料，找到了解决烧写问题的解决办法。首先是配置文件的烧写。spartan3e提供了3个掉电不丢失的外部存储器，就是上面提到的并行flash，串行flash和Flash PROM。配置文件都可以烧写到其中任何一个储存器里面。但是，在我看来，一般的配置问件都是烧写到Flash PROM里面。烧写方法有很多，可以用Xilinx公司的专门的烧写.mcs文件的工程烧写，也可以用iMPACT烧写。一般用iMPACT工具烧写，烧写过程如下： 打开iMPACT，弹出新建工程时选择Cancle，然后双击窗口左边的

Xilinx_FPGA中文教程

Spartan-3E Starter Kit Board User Guide

Chapter 1: Introduction and Overview Chapter 2: Switches, Buttons, and Knob Chapter 3: Clock Sources Chapter 4: FPGA Configuration Options Chapter 5: Character LCD Screen Chapter 6: VGA Display Port Chapter 7: RS-232 Serial Ports Chapter 8: PS/2 Mouse/Keyboard Port Chapter 9: Digital to Analog Converter (DAC) Chapter 10: Analog Capture Circuit Chapter 11: Intel StrataFlash Parallel NOR Flash PROM Chapter 12: SPI Serial Flash Chapter 13: DDR SDRAM Chapter 14: 10/100 Ethernet Physical Layer Interface Chapter 15: Expansion Connectors Chapter 16: XC2C64A CoolRunner-II CPLD Chapter 17: DS2432 1-Wire SHA-1 EEPROM

Chapter 1：Introduction and Overview Spartan-3E 入门实验板使设计人员能够即时利用Spartan-3E 系列的完整平台性能。 设备支持设备支持：：Spartan-3E 、CoolRunner-II 关键特性关键特性：：Xilinx 器件: Spartan-3E (50万门，XC3S500E-4FG320C), CoolRunner?-II (XC2C64A-5VQ44C)与Platform Flash (XCF04S-VO20C) 时钟时钟：：50 MHz 晶体时钟振荡器 存储器: 128 Mbit 并行Flash, 16 Mbit SPI Flash, 64 MByte DDR SDRAM 连接器与接口: 以太网10/100 Phy, JTAG USB 下载,两个9管脚RS-232串行端口, PS/2类型鼠标/键盘端口, 带按钮的旋转编码器, 四个滑动开关,八个单独的LED 输出, 四个瞬时接触按钮, 100管脚hirose 扩展连接端口与三个6管脚扩展连接器 显示器: VGA 显示端口，16 字符- 2 线式 LCD 电源电源：：Linear Technologies 电源供电，TPS75003三路电源管理IC 市场: 消费类, 电信/数据通信, 服务器, 存储器 应用: 可支持32位的RISC 处理器，可以采用Xilinx 的MicroBlaze 以及PicoBlaze 嵌入式开发系统；支持DDR 接口的应用；支持基于Ethernet 网络的应用；支持大容量I/O 扩展的应用。 Choose the Starter Kit Board for Your Needs Spartan-3E FPGA Features and Embedded Processing Functions Spartan3-E FPGA 入门实验板具有Spartan3-E FPGA 系列突出独特的特点和为嵌入式处理发展与应用提供了很大的方便。该板的特点如下： Spartan3-E 特有的特征：并行NOR Flash 配置；通过并行NOR Flash PROM 实现FPGA 的多种配置方式 嵌入式系统：MicroBlaze? 32-bit 嵌入RISC 处理器；PicoBlaze? 8-bit 嵌入控制器；DDR 存储器接口 Learning Xilinx FPGA, CPLD, and ISE Development Software Basics Spartan3-E FPGA 入门实验板比其他的入门实验板先进、复杂。它是学习FPGA 或CPLD 设计和怎样运用ISE 软件的基础。 Advanced Spartan-3 Generation Development Boards 入门实验板示范了MicroBlaze? 32-bit 嵌入式处理器和EDK 的基本运用。其更先进的地方

xilinx ise安装教程

《Xilinx ISE 14.2 安装指南》 1. 写在前面的话 到了这个年纪，一个人的路，总是孤独的。型号还有FPGA这一爱好，凭着自己的兴趣，不屈不饶的努力学习，不求有多大的成就，但求能给数字界贡献微薄的一份子。曾经无数的跌倒，曾经无数次的失落，曾经无数次的崩溃，尽管失去总比得到的多，这些都不重要，因为，我一直在努力，像松鼠那么努力！ 光阴似箭，玩了大约3年的Altera FPGA，把它当做最亲密的伙伴的同时，我竟然开始玩弄Xilinx FPGA了。。。甚是激动。。。也许知己知彼，百战百殆，但对我而言，每一个都将是我学习的对象，也许是我的兴趣，也许是我的使命，这两者必定在我未来扮演重要的角色。尽然开始读研了，一个人的奋斗，没有找到久违的团队感，一度，我感到很孤独！虽然水平不过如此，见识还是那么的肤浅，能力还是不足，但好歹我终于找到了激情的欲望，也许拿到ZedBoard这一刻起，我又能找回方向，填补孤独的心灵了。 允许，还是老样子，我将会一步一步记录我Xilinx FPGA的学习过程，包括我的设计，思想，灵感；我会将此与Altera FPGA对照着来触摸，深化，我希望能让更多的人了解Xilinx，而不是仅仅局限于Altera FPGA。此刻开始，从新回归到菜鸟水平，“巧妇难为无米之炊”，万事开头难，在收集了一大包相关Xilinx的资料后，咱就开始安家吧—Xilinx ISE 14.2安装指南。

2. Xilinx ISE 14.2软件下载 由于偷懒，省的更换系统后又得下载对应版本的软件，在官网直接下载全功能版本，8.2G，支持Windows & Linux，网址及连接如下所示：

ISE学习教程

1、ISE的安装 现以ISE 5.2i为例介绍Xilinx ISE Series的安装过程。 1）系统配置要求 ISE 5.2i推荐的系统配置与设计时选用的芯片有关。因为在综合与实现过程中运算量非常大，所以对系统配置要求很高。为了提高综合、仿真、实现过程的速度，对于计算机的CPU的主频、主板和硬盘的工作速度，尤其是内存大小配置都有非常高的要求。在ISE 5.2i支持的所有Xilinx的FPGA/CPLD中，要求最低的Spartan II和XC9500/XL/XV等系列需要的内存和虚拟内存推荐值均达到128MB，而对于Virtex-II XC2V8000来说，需要的内存和虚拟内存推荐值均高达3GB。 2）ISE 5.2i的安装 以中文版Windows XP操作系统为例加以说明。 （1）启动Windows XP，插入ISE5.2i安装光盘，自动或选择执行Install.exe，安装界面如图4.25所示。 图4.25 ISE5.2i安装界面 （2）单击此时安装界面上的操作选择“下一步”直到出现图示对话框，输入有效的Registration ID。之后单击“下一步”选择安装路径；再之后点击“下一步”，会弹出图4.26的对话框，可以选择器件模型。

图4.26 器件模型选择对话框 （3）点击“下一步”，如图4.27所示，可以选择器件种类。

图4.27 器件种类选择对话框 通过以上步骤后，可根据具体情况来选择，继续“下一步”即可完成安装。 安装完成后，环境变量应作如下描述： 若操作系统是Windows NT/2000/XP，选择开始－>控制面板－>系统－>选项－>系统－>高级－>环境变量，在环境变量中加入： 变量名：Xilinx 变量值：C：Xilinx（即安装路径） 具体设置如图4.28所示。

ISE安装步骤

从网上下载测试版软件华中科技大学ftp：211.69.207.25下载 ModelSim.SE.v6.0 仿真工具 Xilinx.ISE.v6.3i.Incl.Keymaker- foundation安装软件 Xilinx.ISE.v6.3i.VIRTEX.VIRTEXE.Addon- foundation库文件1 Xilinx.ISE.v6.3i.VIRTEX.VIRTEXE.Addon.Addon- foundation库文件2 SYNPLICITY_SYNPLIFY_PRO_V7.7 foundation器件综合软件 一、ModelSim.SE.v6.0的安装 双击图标进行安装,然后双击keygenerate产生文件license.dat文件。将其拷贝到modelsim安装的文件夹下。单击我的电脑，在右键中修改环境变量。 加入环境变量LM_LICENSE_FILE，变量值为C:/Modeltech_6.0/license.dat 则modelsim安装成功.还需在modelsim安装的文件夹下拷贝已经编译好的一些库文件，为其后面的处理作好准备，三个库文件为XilinxCoreLib_ver、unisims_ver、simprims_ver。 进入ModelSIM安装文件夹，找到一个名为ModelSIM.ini的文件，将其属性由只度改为存档，在[Library]段的最后加上simprims_ver = $MODEL_TECH/../simprims_ver XilinxCoreLib_ver= $MODEL_TECH/../XilinxCoreLib_ver unisims_ver= $MODEL_TECH/../unisims_ver 目的是让ModelSIM运行时可以自动加载编译好的库文件。 二、Xilinx.ISE.v6.3i.Incl.Keymaker的安装 双击其安装软件进行安装，光盘里有两张光盘，和一个ID产生器，安装两个光盘时，要使用同一个ID。 将Xilinx.ISE.v6.3i.VIRTEX.VIRTEXE.AddXilinx .ISE .v6.3i.VIRTEX.VIRTEXE.Addon.Add 分别解压缩，将解压缩得到的文件夹拷贝到Xilinx安装的目录下（第二个文件只需拷贝最後一个文件） ISE6.2的安装，大体一致，记得有选择set/update时全选，不然有些功能无法适用，至于升级，打开edit后，在perference中去掉就可以了。 如果你装了防火墙，如天网、瑞星，第一次启动时，要一直允许ise访问网络，不然会抱错的。 经试验，最好安装在winXP系统下。 三、SYNPLICITY_SYNPLIFY_PRO_V7.7的安装 将其完全解压后进行安装，其中的license要选择使用本机的license，然后用解压后的 license.txt覆盖SYNPLICITY目录下的license，用解压后的覆盖 Synplicity\Synplify_77\bin\mbin目录下的同名文件。 发现环境变量改变为SYNPLICITY_LICENSE_FILE，变量值为C:\Synplicity\license.txt。软件整体安装成功！

Xilinx ISE软件使用过程新(含PROM下载)

Xilinx ISE 13.4软件使用方法 本章将以实现一个如图所示的4为加法器为例，来介绍Xilinx ISE13.4开发流程，并且最终下载到实验板BASYS2中运行。 1 A 1 1.建立工程 运行Xilinx ISE Design Suite 13.4，初始界面如图F2所示 F1软件初始状态表 选择File->New Project ，该对话框显示用向导新建工程所需的步骤。 在Name 栏中输入工程名称（注意：以下所有不能含有中文字符或空格），如“test”。在Location 栏中选择想要存放的工程位置，如“E:\code\Xilinx\test”。顶层语言选项栏中选择“HDL”语言。设置向导最终设置效果如图F2所示 F2路径信息设置表

点击“Next”，进入芯片型号选择界面。在本界面中，根据BASYS2实验板上的芯片型号进行相关设置，设置效果如图F3所示。 F3芯片信息选择表 点击“Next”，出现如图F4所示工程信息汇总表格。 F4工程信息汇总表 点击“Finish”完成设置。

2新建Verilog文件 在F5所示界面中，如图所示的区域内右击鼠标，选择“New Source”，出现F6对话框。 F5 在File name栏中键入verilog文件的名称，如“test”。 F6 点击“Next”，在本界面中将设置加法器的输入输出引脚数量，如图F1所示的加法器共有A、B、C0、S和C1，5组引脚，其中A、B和S为4位总线形式，因此设置结果如图F7所示。

F7 点击“Next”，出现Verilog 新建信息汇总表。 F8 点击“Finish”，完成Verilog 新建工作。 3逻辑设计 输入代码

xilinx的prom配置经验

复位和上电复位 1 在上电时，这器件要求VCCINT在精确的上升时间内，单调的上升到标准工作电压值。 2 如果电压没满足要求，这器件就不能执行合适的上电复位。 3 上电运行的顺序：先PROM的OE/RESET保持低电平，在配置开始以前要求电源能达到它们各自的POR（上 电复位电压）门限，OE/RESET被定时释放后对稳定电源的应用有更多的余地。 4 在系统利用慢上升电源时，另外增加一个电源监控电路能被用做延时配置直到系统电源达到最小的操作 电源在OE/RESET一直为低电平。 5 当OE/RESET被释放，INIT就被上拉为高电平，允许FPGA有次序的配置。 6 如果电压低于POR门限时，PROM复位，OE/RESET再为低，直到达到POR 门限。 7 对于PROM电压正常时，只要OE/RESET=0或CE=1,复位就开始，当地址计数器复位时，CEO输出高电平，其 它的数据输出脚为高阻态。 8 XCFXXS PROM 只要求OE/RESET被释放以前，VCCINT上升到POR门限就行了。 9 XFCXXP PROM 在OE/RESET被释放以前，不但要求VCCINT上升到POR 门限，而且还要求VCCO达到被推荐的 正常工作电压。 配置 1 当JTAG配置指令在PROM里被更新时，PROM暂时给CF一个低电平，接着就给CF一个高电平。结合CF脚在外 部加了上拉电阻，此时在CF脚输出一个‘高-低-高’的脉冲个FPGA的PROGRAM 脚。此次FPGA就依次的开始 配置。 2 在CF脚外部必须加个上拉电阻，防止CF脚产生一个浮动到低电平的值而引起复位。 3 当XCFXXP的PROM存有多重设计文件时，CF脚必须连接到FPGA的PROGRAM_B脚去保证重新安放那些被选中 的设计文件(配置有效)。 4 对于XCFXXS的PROM，CF脚只是个输出，如果没有由于的功能的话，可以

Spartan-14.7平台与ISE软件的入门

Spartan-3平台与ISE软件的入门 一、快速浏览Spartan-3E Starter Kit的用户指南，便于以后进行内容查找。 中文用户指南：Spartan-3E Starter Kit Board User Guide.mht 英文用户指南：Spartan-3E Starter Kit Board User Guide.pdf 二、ISE软件安装。 根据资料自学完成安装（在个人电脑上），ISE推荐版本：14.7。注意需要破解（即提供license）。 三、ISE软件的初次使用。 在Spartan-3E开发板上，使用ISE软件，完成一个最基本工程的建立、编程、仿真、下载实现。 3.1 1）运行ISE Design Suite软件，界面如下

File New Project a)设置顶层文件类型Top-level source type为Schematic（原理图）

b)选择工程的保存位置Location和工作目录Working Directory 为fpgaxunlian c)为工程取名，如：xunlian1 点击Next 进行下述设置

根据观察我们使用的Spartan 3E开发板上的FPGA芯片上的字，可知目标FPGA芯片的属性如下 芯片系列（Family）：Spartan3E 芯片型号（Device）：XC3S500E 芯片封装（Package）：FG320 速度等级（Speed）：-4（注：XILINX的FPGA，值越大，速度等级越高） 综合工具（Systhesis Tool）选择ISE自带的XST 仿真工具（Simulator）选择ISE自带的Isim 编程语言（Preferred Language）选择Verilog 然后，点击Next

FPGA常用的配置模式

FPGA配置电路模式有主模式、从模式和JTAG模式。 【1】主模式 在主模式下，FPGA上电后，自动将配置数据从相应的外存储器读入到SRAM中，实现内部结构映射。主模式根据比特流的位宽又可以分为：串行模式( 单比特流) 和并行模式( 字节宽度比特流) 两大类。如：主串行模式、主SPI Flash 串行模式、内部主SPI Flash串行模式、主BPI 并行模式以及主并行模式，如下图： 【2】从模式 在从模式下，FPGA 作为从属器件，由相应的控制电路或微处理器提供配置所需的时序，实现配置数据的下载。从模式也根据比特流的位宽不同分为串、并模式两类，具体包括：从串行模式、JTAG模式和从并行模式三大类。（此处的JTAG模式与下面要说的JTAG模式有所不同）如下图：

【3】JTAG模式 在JTAG模式中，PC和FPGA通信的时钟为JTAG接口的TCLK，数据直接从TDI进入FPGA，完成相应功能的配置。 主串模式是最常用的配置模式 在FPGA主串配置模式下，会发现两种不同的连接方式： 一种是FPGA在前，PROM在后。即JTAG接口的DTI连接至FPGA的DTI，FPGA的DTO连接至PROM的DTI，PROM的DTO连接至JTAG接口的DTO。 另一种是PROM在前，FPGA在后。即JTAG接口的DTI连接至PROM的DTI，PROM的DTO 连接至FPGA的DTI，FPGA的DTO连接至JTAG接口的DTO。 这两种连接方式都是正确的，都可以。但是，由于PC机配置JTAG链的时候需要和第一级JTAG 设备同步，如果FPGA放在第一级，那么其配置速度较高，导致对PROM配置可能会不稳定，所以推荐的配置是将PROM作为JTAG链的第一级JTAG设备，即上述第二种方式。在Xilinx 的PROM芯片XCF01/2/4S手册中给出的主串模式下（Configuring in Master Serial Mode）的连接图也是第二种方式，如下图：

ISE12.4教程

0 前言 一套完整的FPGA设计流程包括电路设计输入、功能仿真、设计综合、综合后仿真、设计实现、添加约束、布线后仿真和下载、调试等主要步骤。 图1 FPGA设计流程 目前赛灵思公司FPGA设计软件的最新版本是ISE 13，由于笔者暂未用到该版本，本文中以ISE 12.4为例。 ISE 9以后的版本的安装文件都是集成到了一个包当中，安装起来很方便。软件包里面包含四个大的工具，ISE Design Tools、嵌入式设计工具EDK、PlanAhead、Xtreme DSP设计工具System Generator。ISE设计工具中包含ISE Project Navigator、ChipScope Pro 和以下工具： 图2 ISE软件包中部分工具 做一般的FPGA逻辑设计时只需要用到ISE设计工具，下面通过一个最简单的“点亮LED 灯”实例，具体讲解ISE设计工具的使用，并介绍基于ISE的FPGA设计基本流程。 1 创建工程 （1）在桌面快捷方式或开始→所有程序→Xilinx ISE Design Suite 12.4→ISE Design Tools中打开ISE Project Navigator。 （2）单击File→New Project...出现下图所示对话框。

图3 新建工程对话框 在该界面输入工程名、选择工程存放路径、选择顶层模块类型，其中顶层模块类型有硬件描述语言（HDL）、原理图（Schematic）、SynplifyPro默认生成的网表文件（EDIF）、Xilinx IP Core和XST生成的网表文件（NGC/NGO）这四种选项，这里我们使用Verilog模块作为顶层输入，所以选HDL。 （3）单击Next >进入下一步，弹出下图所示对话框。

漫谈xilinx FPGA 配置电路

漫谈xilinx FPGA 配置电路 这里要谈的时xilinx的spartan-3系列FPGA的配置电路。当然了，其它系列的FPGA配置电路都是大同小异的，读者可以类推，重点参考官方提供的datasheet，毕竟那才是最权威的资料。这里特权同学只是结合自己的理解，用通俗的语言作一点描述。 所谓典型，这里要列出一个市面上最常见的spartan-3的xc3s400的配置电路。所有spartan-3的FPGA配置电路的链接方式都是一样的。Xc3s400是40万门FPGA，它的Configuration Bitstream虽然只有1.699136Mbit，但是它还是需要2Mbit的配置芯片XCF02S，不能想当然的以为我的设计简单，最多用到1Mbit，那么我选XCF01S（1Mbit）就可以了。事实并非如此，即使你只是用xc3s400做一个流水灯的设计，那么你下载到ROM（XCF02S）里的数据也是1.699136Mbit的，所以对于FPGA的配置ROM的选择宜大不宜小。 配置电路无非有下面五种：主串，从串，主并，从并，JTAG。前四种是相对于下载到PROM而言的（串并是相对于不同配置芯片是串口和时并口协议和FPGA 通讯区分的），只有JTAG是相对于调试是将配置下载到FPGA的RAM而言的（掉电后丢失）。FPGA和CPLD相比，CPLD是基于ROM型的，就是在数据下载到CPLD 上，掉电后不丢失。而FPGA则是基于RAM的，如果没有外部ROM存储配置数据，那么掉电后就丢失数据。所以FPGA都需要外接有配置芯片（当然现在也有基于FLASH的FPGA出现）。那么我们就来看一下主串模式下FPGA的配置电路的连接。 官方的硬件连接如下：

ISE教程

光盘放进DVD光驱，等待其自动运行（如果没有自动运行，直接执行光盘目录下的Setup.exe文件程序即可），会弹出图4-1所示的欢迎界面，点击“Next”进入下一页。 图4-1 ISE安装过程的欢迎界面 2．接着进入注册码获取、输入对话框，如图4-2所示。注册码可以通过网站、邮件和传真方式申请注册码。如果已有注册码，输入后单击“Next”按键后继续。

图4-2 ISE9.1安装程序的注册码输入界面 购买了正版软件后，最常用的方法就是通过网站注册获取安装所需的注册码。首先在Xilinx的官方主页 https://www.sodocs.net/doc/2d12190524.html,上建立自己的帐号，然后点击图4-1中的“Website”按键，登陆帐号，输入CD盒上的产品序列号（序号的格式为：3个字符+9个数字），会自动生成16位的注册码，直接记录下来即可，同时Xilinx网站会将注册码的详细信息发送到帐号所对应的邮箱中。 3．下一个对话框是Xilinx软件的授权声明对话框，选中“I accept the terms of this software license”，单击“Next”后进入安装路径选择界面，如图4-3所示。单击“Browse”按键后选择自定义安装路径，单击“Next”按键继续 图4-3 ISE软件安装路径选择对话框 4．接下来的几个对话框分别是选择安装组件选择，如图4-4所示，用户需要选择自己使用的芯片所对应的模块，这样才能在开发中使用这些模块。在计算机硬盘资源不紧张的情况下，通常选择“Select All”。

图4-4 ISE安装组件选择界面 评论[支持者: 0 人，反对者: 0 人，中立者: 0 人] 查看评论信息 2008-11-26 20:53:00 第3楼 小大 个性首页| QQ 5．随后进入设置环境变量页面，保持默认即可。如果环境变量设置错误，则安装后不能正常启动ISE。选择默认选项，安装完成后的环境变量，其值为安装路径。最后进入安装确认对话框，单击Install按钮，即可按照用户的设置自动安装ISE，如图4-5所示

【配置知识】Virtex-5 FPGA 的配置

【配置知识】Virtex-5 FPGA的配置 配置方案 Xilinx 为终端用户提供了配置Virtex-5 FPGA 所需的灵活性。Virtex-5 FPGA 支持以下方案： 串行 最简单的配置方案，串行吞吐量。 主串行 Xilinx FPGA 驱动Xilinx PROM CLK，因为Xilinx PROM 为Xilinx FPGA 提供了串行（x1）配置数据。 从串行 Xilinx PROM 的内部振荡器驱动Xilinx FPGA CCLK，因为Xilinx PROM 为Xilinx FPGA 提供了串行（x1）配置数据。

从串行 外部时钟驱动Xilinx PROM CLK，Xilinx PROM 驱动Xilinx FPGA CCLK，因为Xilinx PROM 为Xil inx FPGA 提供了串行（x1）配置数据。 返回页首 从串行 外部时钟驱动Xilinx FPGA CLK 和Xilinx PROM CLK，因为Xilinx PROM 为Xilinx FPGA 提供了串行（x1）配置数据。

主SPI Virtex-5 FPGA 驱动SPI PROM 时钟，因为SPI PROM 为Virtex-5 FPGA 提供了串行（x1）配置数据。 并行 并行配置，可以实现最快速的吞吐量 主并(Master-SelectMap) Xilinx FPGA 驱动Xilinx PROM CLK，因为Xilinx PROM 为Xilinx FPGA 提供了字节宽的（x8）配置数据。

返回页首 从并(slave-SelectMAP) Xilinx PROM 的内部振荡器驱动Xilinx FPGA CCLK，因为Xilinx PROM 为Xilinx FPGA 提供了字节宽的（x8）配置数据。 从并(slave-SelectMAP) 外部时钟驱动Xilinx PROM CLK，Xilinx PROM 驱动Xilinx FPGA CCLK，因为Xilinx PROM 为Xil inx FPGA 提供了字节宽的（x8）配置数据。

Xilinx_FPGA下载烧写教程

Step1 学习下载配置Xilinx 之FPGA 配合Mars-EDA 的Spartan2 核心板，用图文方式向大家详细讲述如何下载配置Xilinx 的FPGA。 FPGA 下载模式说明 S1 为 FPGA 下载模式选择跳线，M0,M1,M2 默认状态为通过 4.7K 电阻上拉到 3.3V，当用跳线帽短接 S1 的PIN3 和PIN6 将置 M0 为0，同理，短接 PIN2 和PIN5,PIN3 和PIN4 将置 M1,M2 为0。M0,M1,M2 的电平和 FPGA 下载之间的关系参见下图：（Boundary-scan mode）是调试最常用的 JTAG 模式。当采用板载 PROM 时，采用的跳线模式是 Master Serial Mode –短路 PIN1 和PIN6,PIN2 和PIN5 J2 为Slave Serial Mode 的接口。下载模式跳线 S1 短接PIN1 和PIN6,PIN2 和PIN5 即可。 J3 为 JTAG Mode 的接口。下载模式跳线短接 PIN1 和 PIN6 即可。

S2 跳线说明 1.通过 JTAG 方式烧录 FPGA：短接 PIN1 和PIN3。 2.通过 JTAG 方式烧录 PROM：短接 PIN3 和PIN5,PIN2 和PIN4. 3.通过菊花链下载 FPGA 和烧录 PROM：短接 PIN3 和PIN5,PIN4 和PIN6. 下面我们利用 Spartan2 核心板介绍一下通过 JTAG 菊花链方式下载 FPGA 和烧录 PROM. 硬件跳线选择： 1.跳线 S1: 此时要求 M0 M1 M2 = 100, 设置 FPGA 的下载方式为 Boundary-scan mode, 此时将 M1 和M2 的跳线安上。 跳线 S2 : 通过菊花链下载 FPGA 和烧录 PROM：短接 PIN3 和 PIN5,PIN4 和 PIN6. 2.将 Xilinx 下载线和核心板上 JTAG mode 接口 J3 相连，连接到计算机并口。核心板上电。

Xilinx FPGA 中文手册-《Platform Flash In-System Programmable Configuration PROMs》中文版

《Platform Flash In-System Programmable Configuration PROMs》中文版IO引脚1.8V~3.3V兼容，3.3V供电，20Pin。XCF08/16/32P芯片1.8V供电，48Pin。XCF04S有4Mb，Vccint3.3V，Vcco1.8~3.3V，Vccj2.5~3.3V。通过JTAG 片上编程，只有串行配置。内部结构： 图3 XCFxxS Platform Flash PROM内部结构 FPGA为主串行模式时输出CCLK驱动PROM，nCF为高且nCE和OE使能后经过一个短暂的有效延迟，与FPGA的DIN相连的PROM的DO引脚即发送数据。新数据位在每个CCLK上升沿后经过一个短暂的有效延迟可用，FPGA 生成合适的时钟脉冲个数以完成配置。当FPGA为从串行模式时PROM和FPGA 都被外部时钟驱动，对于XCFxxP系列PROM可用提供时钟驱动FPGA。 XCFxxP的设计版本提供“Master SelectMAP, Slave SelectMAP, Slave Parallel”配置模式。当工作在Master SelectMAP模式时FPGA产生配置时钟，工作在Slave SelectMAP模式时外部时钟或者PROM时钟工作。nCE和OE使能后，如果BUSY 为低且nCF为高，PROM的数据（D0~7）上的数据可用。新数据位在每个CCLK 上升沿后经过一个短暂的有效延迟可用，并在下一个上升沿载入FPGA。外部晶振可以是“free-running”晶振。 片上烧写过程中，nCEO被拉高。 在一个指令扫描序列期间，TDI和TDO通过Instruction Register（IR）连接，IR被并行载入固定的指令帧。指令帧被移位至TDO（低位先出），同时一个指令被移位进TDI。XCFxxS指令寄存器为8位宽， Platform Flash PROM的Test Access Port（TAP）测试接口特性 单端4线TAP：TCK、TMS、TDI、TDO。 初始化FPGA配置 有三种方式启动初始化：1.上电自动初始化；2.外部高-低-高脉冲驱动FPGA 的nPROGRAM引脚；3.JTAG配置指令控制PROM。 FPGA上电完成或者nPROGRAM引脚被使能后，FPGA的配置存储单元被清除，配置模式被选定，并做好了接收新配置比特流的准备。nPROGRAM引脚引脚可以由外部信号或PROM的nCF引脚控制，通过JTAG执行配置指令会拉低nCF引脚300~500ns复位FPGA并且初始化配置。iMPACT软件能够保证通过执行“装载FPGA”操作实现JTAG配置FPGA。

关于Xilinx ISE简单使用方法介绍

关于Xilinx ISE(14.2)简单使用方法介绍 安装ISE软件基本上是一路点击鼠标就是，但必须安装注册表文件，可在网上查找，可能是一个生成注册表文件或注册表文件（license）。功能仿真是在设计输入后进行；时序仿真是在逻辑综合后或布局布线后进行。（系统差不多占20GB硬盘） 1.创建工程文件（New Projiect） File New Projiect 。如输入文件名：Two2One。 设置一些参数，如下图所示：（注意：使用的是BASYS2板） 在上图点击Next键，弹出如下窗口，设置一些参数，如下图所示：（注意：使用的是BASYS2板）

2.创建资源文件（New Source） Project→New Source。如输入文件名：One2Two。 选择模型，如Verilog Module，输入HDL语言; 或输入原理图。 或Project→Add Source,，增加已存在的资源文件（*.v）。实例：二选一电路。 点击Next键，弹出如下窗口，

弹出参数信息窗口：

参数表：

之后保存文件。 文本： module Two2One( input [7:0] x_in, input flag, output [7:0] y_out, ); assign y_out = flag ? x_in : 8'b00000000; endmodule 3.程序语法检查 如下图所示： 或者：

4.创建测试文件（功能仿真数据的建立） Project New Source。如输入文件名：Two2One_tf(*.v)。 选择，如Verilog Test Fxiture，建立用于测试以上资源文件（电路）用的数据文件。建立 不同时间段的输入数据，用于产生相应时段的输出波形。

Xilinx FPGA下载烧写教程(超详细)

Step by step 学习下载配置Xilinx之FPGA 配合Mars-EDA的Spartan2核心板，用图文方式向大家详细讲述如何下载配置Xilinx 的FPGA。 FPGA下载模式说明 S1为FPGA下载模式选择跳线，M0,M1,M2默认状态为通过4.7K电阻上拉到3.3V，当用跳线帽短接S1的PIN3和PIN6将置M0为0，同理，短接PIN2和PIN5,PIN3和PIN4将置M1,M2为0。M0,M1,M2的电平和FPGA下载之间的关系参见下图：（Boundary-scan mode）是调试最常用的JTAG模式。当采用板载PROM时，采用的跳线模式是Master Serial Mode –短路PIN1和PIN6,PIN2和PIN5 J2为Slave Serial Mode的接口。下载模式跳线S1短接PIN1和PIN6,PIN2和PIN5即可。 J3为JTAG Mode的接口。下载模式跳线短接PIN1和PIN6即可。

S2跳线说明 1．通过JTAG方式烧录FPGA：短接PIN1和PIN3。 2．通过JTAG方式烧录PROM：短接PIN3和PIN5,PIN2和PIN4. 3.通过菊花链下载FPGA和烧录PROM：短接PIN3和PIN5,PIN4和PIN6. 下面我们利用Spartan2核心板介绍一下通过JTAG菊花链方式下载FPGA和烧录PROM. 硬件跳线选择： 1. 跳线S1: 此时要求M0 M1 M2 = 100, 设置FPGA的下载方式为Boundary-scan mode,此时将M1和M2的跳线安上。 跳线S2 : 通过菊花链下载FPGA和烧录PROM：短接PIN3和PIN5,PIN4和PIN6. 2. 将Xilinx下载线和核心板上JTAG mode接口J3相连，连接到计算机并口。核心板上电。

xilinx平台DDR3设计教程之仿真篇_中文版教程

想做个DDR设计不？想还是不想？ 你要知道FPGA这种东西，片内存储资源终究有限，实在谈不上海量存储。 万一哪天你想要海量存储数据了咋办？ 你是不是得用DRAM条子啊？ 什么？你还想用SRAM？今年已经2013年了童鞋~ 关于DRAM，或许是SDRAM，或许是DDR1（再次提醒你，2013年了已经）， 或许是DDR2或者DDR3。 这些条子都有一套控制协议，这套协议对不同的条子大同小异，但是里面 又有各种细节的区别，这些你都搞懂了吗？ 没搞懂？ 其实，你不需要搞懂。 现在的EDA设计不需要你从基础知识开始研究。 这个时代，你要生存要发展，最佳的办法是站在巨人的肩膀上，而不是亲自长成 个巨人。 DDR设计太常用了，只要你在搞FPGA，自然有人给你搞定一套IP，免费的给你用。你不会还想自己从底层写起吧？ 多花些时间在没有免费IP用的协议合算法上吧。

现在进入正题：我刚刚讲的免费IP，在哪里？怎么用的？ （小白问题，IP是什么，IP地址吗？） 这里的IP就是Intelligence Property 说白了就是xilinx里的core gen （对应于altera里面的mega wizard） 这个文档就举一个例子来讲，选哪家呢? 本人是xilinx和altera都来一个？ 条子选啥？SDR?DDR1? 各种条子全都写一套？ （你以为写这个文档容易吗，是不是要连chipscope怎么用也一起出个文档啊？ 全部都写一套可以，先往我账户上打五千块钱，然后我再考虑考虑。 记住这个世界上没有白吃的午餐，你要看白痴都能看会的DDR教程， 你就得听我在这里唠叨） 本教程选择一个例子来讲，那就是xilinx平台下用DDR3（常见的笔记本内存条） 接下来是你玩转这个教程所必须要准备的工具： xilinx ISE 14.1或者更高版本 （不好意思，比14.1还低的版本我没试过。vivado当然也可以，不过我是用的ISE）modelsim SE 6.6a或者更高版本 （更低版本我负责的告诉你不可以，因为无法正常生成编译库， 所以，6.5版本或者更低的你干脆就别装了）

Xilinx公司Spartan3系列配置电路

1.上电后，FPGA 芯片内部时钟开始工作； 2.PROM 接收到FPGA 传来的时钟信号后，开始工作； 3.PROM 把CF 脚拉低，也就是把FPGA 的PROG/PROG_B 拉低； 4.FPGA 检测到PROG 信号有超过500纳秒的低脉冲后，FPGA 开始清除内部已有的配置（打扫房间），以待新的 配置数据可以被接收。PROG 由低返回高后，FPGA 立即把DONE 和INIT_B 都拉低， 而这两个一个是PROM 的使能信号，一个是PROM 的RESET 信号，CLK 12 CE 13OE/RESET 11BUSY 5EN_EXT_SEL 25REV_SEL127REV_SEL026 CF 6 CEO 10CLKOUT 9D0 28D129D232D333D443D544D647D748

Configuring in FPGA Master Serial Mode Master Serial configuration mode (shown in Figure2-1) is most commonly used with configuration PROMs, because it is simple to implement. Only a small number of signals are required to interface the PROM with the FPGA, and an external clock source is not required for configuration. In FPGA Master Serial mode, the FPGA generates the configuration clock. In this mode, data is available on the PROM Data (D0) pin when CF is High, and CE and OE are enabled. New data is available a short access time after each rising clock edge. Figure 2-1:FPGA Master Serial Configuration Setup