Xilinx ISE 使用入门手册

Xilinx ISE使用入门手册1

发布日期：2009-3-613:06:10文章来源：搜电浏览次数：2940

1、ISE的安装

现以ISE5.2i为例介绍Xilinx ISE Series的安装过程。

1）系统配置要求

ISE5.2i推荐的系统配置与设计时选用的芯片有关。因为在综合与实现过程中运算量非常大，所以对系统配置要求很高。为了提高综合、仿真、实现过程的速度，对于计算机的CPU的主频、主板和硬盘的工作速度，尤其是内存大小配置都有非常高的要求。在ISE5.2i 支持的所有Xilinx的FPGA/CPLD中，要求最低的Spartan II和XC9500/XL/XV等系列需要的内存和虚拟内存推荐值均达到128MB，而对于Virtex-II XC2V8000来说，需要的内存和虚拟内存推荐值均高达3GB。

2）ISE5.2i的安装

以中文版Windows XP操作系统为例加以说明。

（1）启动Windows XP，插入ISE5.2i安装光盘，自动或选择执行Install.exe，安装界面如图4.25所示。

图4.25ISE5.2i安装界面

（2）单击此时安装界面上的操作选择“下一步”直到出现图示对话框，输入有效的Registration ID。之后单击“下一步”选择安装路径；再之后点击“下一步”，会弹出图4.26的对话框，可以选择器件模型。

图4.26器件模型选择对话框

（3）点击“下一步”，如图4.27所示，可以选择器件种类。

图4.27器件种类选择对话框

通过以上步骤后，可根据具体情况来选择，继续“下一步”即可完成安装。

安装完成后，环境变量应作如下描述：

若操作系统是Windows NT/2000/XP，选择开始－>控制面板－>系统－>选项－>系统－>高级－>环境变量，在环境变量中加入：

变量名：Xilinx

变量值：C：Xilinx（即安装路径）

具体设置如图4.28所示。

图4.28环境变量设置操作图

3）安装第三方软件

在PC上安装完ISE之后，还需要安装第三方仿真软件，如ModelSim等。

2ISE工程设计流程

下面主要概述ISE的基本开发流程以及在开发过程中的各个阶段需要用到的工具软件。

图4.29说明了利用Xilinx公司的ISE开发设计软件的工程设计流程，具体分为五个步骤：即输入（Design Entry）、综合（Synthesis）、实现(Implementation)、验证（Verification）、下载（Download）。

图4.29ISE的工程设计流程

1）图形或文本输入(Design Entry)

图形或文本输入包括原理图、状态机、波形图、硬件描述语言（HDL），是工程设计的第一步，ISE集成的设计工具主要包括HDL编辑器（HDL Editor）、状态机编辑器（StateCAD）、原理图编辑器（ECS）、IP核生成器（CoreGenerator）和测试激励生成器（HDL Bencher）等。

常用的设计输入方法是硬件描述语言（HDL）和原理图设计输入方法。原理图输入是一种常用的基本的输入方法，其是利用元件库的图形符号和连接线在ISE软件的图形编辑器中作出设计原理图，ISE中设置了具有各种电路元件的元件库，包括各种门电路、触发器、锁存器、计数器、各种中规模电路、各种功能较强的宏功能块等用户只要点击这些器件就能调入图形编辑器中。这种方法的优点是直观、便于理解、元件库资源丰富。但是在大型设计中，这种方法的可维护性差，不利于模块建设与重用。更主要的缺点是：当所选用芯片升级换代后，所有的原理图都要作相应的改动。故在ISE软件中一般不利用此种方法。

为了克服原理图输入方法的缺点，目前在大型工程设计中，在ISE软件中常用的设计方法是HDL设计输入法，其中影响最为广泛的HDL语言是VHDL和Verilog HDL。它们的共同优点是利于由顶向下设计，利于模块的划分与复用，可移植性好，通用性强，设计不因芯片的工艺和结构的变化而变化，更利于向ASIC的移植，故在ISE软件中推荐使用HDL设计输入法。

波形输入及状态机输入方法是两种最常用的辅助设计输入方法，使用波形输入法时，只要绘制出激励波形的输出波形，ISE软件就能自动地根据响应关系进行设计；而使用状态机输入时，只需设计者画出状态转移图，ISE软件就能生成相应的HDL代码或者原理图，使用十分方便。其中ISE工具包中的StateCAD就能完成状态机输入的功能。但是需要指出的是，后两种设计方法只能在某些特殊情况下缓解设计者的工作量，并不适合所有的设计。

2）综合（Synthesis）

综合是将行为和功能层次表达的电子系统转化为低层次模块的组合。一般来说，综合是针对VHDL来说的，即将VHDL描述的模型、算法、行为和功能描述转换为FPGA/CPLD 基本结构相对应的网表文件，即构成对应的映射关系。

在Xilinx ISE中，综合工具主要有Synplicity公司的Synplify/Synplify Pro，Synopsys公司的FPGA Compiler II/Express，Exemplar Logic公司的LeonardoSpectrum和Xilinx ISE 中的XST等，它们是指将HDL语言、原理图等设计输入翻译成由与、或、非门，RAM，寄存器等基本逻辑单元组成的逻辑连接（网表），并根据目标与要求优化所形成的逻辑连接，输出edf和edn等文件，供CPLD/FPGA厂家的布局布线器进行实现。

3）实现(Implementation)

实现是根据所选的芯片的型号将综合输出的逻辑网表适配到具体器件上。Xilinx ISE的实现过程分为：翻译（Translate）、映射（Map）、布局布线（Place&Route）等3个步骤。

ISE集成的实现工具主要有约束编辑器（Constraints Editor）、引脚与区域约束编辑器（PACE）、时序分析器（Timing Analyzer）、FPGA底层编辑器（FGPA Editor）、芯片观察窗（Chip Viewer）和布局规划器（Floorplanner）等。

4）验证（Verification）

验证(Verification)包含综合后仿真和功能仿真（Simulation）等。功能仿真就是对设计电路的逻辑功能进行模拟测试，看其是否满足设计要求，通常是通过波形图直观地显示输入信号与输出信号之间的关系。

综合后仿真在针对目标器件进行适配之后进行，综合后仿真接近真实器件的特性进行，能精确给出输入与输出之间的信号延时数据。

ISE可结合第三方软件进行仿真，常用的工具如Model Tech公司的仿真工具ModelSim和测试激励生成器HDL Bencher，Synopsys公司的VCS等。通过仿真能及时发现设计中的错误，加快设计中的错误，加快设计进度，提高设计的可靠性。

每个仿真步骤如果出现问题，就需要根据错误的定位返回到相应的步骤更改或者重新设计。

5）下载（Download）

下载（Download）即编程（Program）设计开发的最后步骤就是将已经仿真实现的程序下载到开发板上，进行在线调试或者说将生成的配置文件写入芯片中进行测试。在ISE中对应的工具是iMPACT。

Xilinx ISE使用入门手册2

发布日期：2009-3-613:12:39文章来源：搜电浏览次数：2061

3VHDL设计操作指南

首先进入ISE工程管理器（Project Navigator）界面，如图4.30所示。Project Navigator 是ISE所用集成工具的连接纽带，通过使用Project Navigator，设计者可以创建、组织和管理自己的设计。

图4.30ISE工程管理器界面

ISE提供了许多示例工程，这些工程都存放在ISE文件当中，可以通过File->Open Example来打开。

ISE为我们提供了一个很有特色的工具，那就是语言辅助模板（Language Templates）。点击Edit->Language Templates，可以调用语言辅助模板，其界面如图4.31所示。

图4.31ISE语言辅助模板示意图

在语言模板中存放了很多HDL语言的通用语法结构和使用范例，特别是许多根据Xilinx 器件IP核与硬件原语编写的实例化程序。使用语言模板，可以方便地把这些语法结构和范例插入到设计者自己的代码文件中，大大方便了程序的编写，提高了工作效率。语言模板按照ABEL、COREGEN、UCF、Verilog和VHDL的顺序存放在模板视窗中。其中COREGEN 的UCF是ISE5.x新增辅助模板。COREGEN模板由两个目录组成，分别存放当前工程中生成的IP核的Verilog和VHDL实例化文件，基内容与IP核生成器生成IP核时自动生成的实例化文件（.veo，.vho）相同。UCF模板也分成两个目录，依次存放CPLD和FPGA 的用户约束文件（.ucf）的约束范例。这个模板使手工编辑UCF文件更加容易。

ABEL、Verilog和VHDL三大语言模板大致可以分为下列4个项目:

（1）器件例化（Component Instantiation）：该模板仅存在于Verilog和VHDL中，给出了块RAM（Block RAM）、数字时钟延迟锁相环（Clock DLL）、数字时钟管理单元（DCM）、分布式RAM/ROM（Distributed RAM/ROM）、全局时钟缓冲（Global Clock Buffer）、查找表（LUT）、基于查找表的移位寄存组（SRLUT）、I/O器件、乘法器和选择器（MUX）等器件模块的实例化范例。

（2）语法模板（Language Templates）：该模板给出了基本语法规则和应用范例。

（3）综合模板（Synthesis Templates）：该模板给出了可综合实现的一些基本单元模块的范例，如乘法器、计数器和触发器等。

（4）用户模板（User Templates）：该模板存放用户自己创建的特定结构，是语言模板的功能扩展。

4ISE综合使用实例

在NBA篮球比赛中有一个24秒进攻规则，即从获取球权到投篮击中篮板、篮框、命中或投篮被侵犯，其有效时间合计不能超过24秒，否则被判违例，将失去球权。在此过程中，设置24秒、启动倒计时、暂停倒计时或者中途终止24秒（即球权归对方）均由裁判控制。本实例就是设计一个用于篮球比赛的24秒倒计时器，并且为了模拟现场比赛情况，系统中设置了24秒预设键K1、倒计时启动键K2和倒计时暂停键K3，并将计时精度设置为0.1秒。各按键具体功能如下：K1键按下，LED灯显示24秒；K2键按下，倒计时；K3键按下，计时停止。

1）新建一个工程（Project）

选择File/New Project命令，在图4.32所示对话框中输入工程名和工程目录，并设置器件参数。本设计使用的器件为Spartan2，xc2s100，tq144，-5。使用VHDL硬件描述语言编程。点击OK按钮确认。

图4.32新建工程对话框

2）建立和编辑VHDL源文件

选中工程，点右键选New Source选项（如图4.33所示），添加文件count_t.vhd，led_2.vhd，sec_1.vhd（如图4.34所示）。并在文件中输入相应的VHDL程序。

图4.33添加文件对话框

图4.34新建VHDL文件对话框

Xilinx ISE使用入门手册3

发布日期：2009-3-613:17:00文章来源：搜电浏览次数：1641

3）逻辑综合（Synthesize）

选中Synthesize选项，点可以对任何操作进行参数设置。设置完成后，双击Synthesize选项，或右键选择Run选项。对其他两个VHDL程序进行同样的操作。

图4.35综合参数设置示意图

图4.36综合完成后界面

4）设计中的有关仿真

(1)创建Testbench波形源文件

在工程项窗口Project Window的源文件中选中count_t.vhd，用鼠标右点，在弹出的窗口中选择New Source（如图4.37所示），出现New对话框，再选择Test Bench Waveform 文件类型，并输入文件名wave_1，点击下一步，再点击下一步，完成创建并进行初始化时间设置（如图4.38所示）。

图4.37选中源文件并创建Testbench波形文件

图4.38创建Testbench波形文件的初始化时间设置

(2)设置输入信号初始值

根据被仿真模块的设计要求，对各个输入信号进行初始化设置（如图4.39所示）。初始化设置完毕后将testbench文件存盘，这时HDL Bencher会提示我们设置希望仿真的时钟周期数（默认值为1），设置完毕后点击OK退出HDL Bencher。

图4.39输入信号的初始设置

(3)生成预期的输出响应

由于系统时钟为50MHz，要分频实现1Hz时钟波形过长，因此，下面以sec_1.vhd为例介绍仿真。

选择对应sec_1.vhd的仿真波形文件wave_3.tbw，执行Generate Expected Simulation Results操作(如图4.40所示)，即可得到预期的输出响应波形(如图4.41所示)，从图中可以

看出，输出响应的波形满足设计要求。点击

图4.40生成预期的输出响应操作示意图

图4.41生成预期的输出响应

图4.42测试激励的覆盖率示意图

（4）使用ModelSim进行仿真

根据HDL Bencher中产生的预期结果，接着就可以使用Modelsim进行仿真（Simulate）Modelsim进行仿真可分为行为仿真（亦即功能仿真）和布局布线后仿真（时序仿真）。

我们先进行行为仿真。选择wave_3.tbw，执行Simulate Behavioral VHDL Model（行为仿真）操作（如图4.43所示），可得到如图4.44所示的行为仿真结果，从仿真波形可以看出，仿真结果是正确的。仿真完后关闭Modelsim主窗口退出Modelsim。

图4.43行为仿真操作示意图

图4.44行为仿真波形图

再进行时序仿真：选择wave_3.tbw，执行Simulate Post-Place&Route VHDL Model （布局布线后仿真，即时序仿真）操作（如图4.45所示），可得到如图4.46所示的时序仿真结果，从仿真波形可以看出，仿真结果是正确的,并且从输入到产生输出，有一定的时间延迟。仿真完后关闭Modelsim主窗口退出Modelsim。

图4.45时序仿真操作示意图

图4.46时序仿真波形图

依照上述的操作步骤，分别对其他程序进行有关的仿真及分析。

Xilinx ISE使用入门手册4

发布日期：2009-3-613:18:17文章来源：搜电浏览次数：1647

5）建立和编辑顶层原理图文件

对于顶层文件,即可使用VHDL文本输入方式,也可使用原理图输入方式。这里我们将使用原理图的输入方式来建立顶层文件。

（1）原理图形符号的生成（Symbol）

为了在原理图的设计中利用前面已使用VHDL进行有关设计的成果，我们先要将经过编译后的VHDL程序生成可供原理图设计中直接调用的原理图形符号。

选择count_t.vhd，执行Create Schematic Symbol操作（如图4.47所示），即可生成可供原理图设计中直接调用的原理图形符号count_t。同理，对其他两个文件执行相同的操作。

图4.47原理图形符号的创建操作

（2）顶层原理图文件的创建

选中工程，鼠标右点，在弹出的窗口中选择New Source（如图4.48所示），再在弹出的窗口中选择文件的类型为Schematic，并输入文件名pic_top后，执行”下一步”，即完成了原理图文件的创建，进入原理图的编辑状态。

图4.48原理图的创建操作

（3）原理图的编辑

①放置元件（Symbols）：在Symbols的e:/xilinx/bin/24sec中选中所需元件的原理图符号，并在右边的图中期望的位置点左键进行放置，如图4.49所示。若位置不合适，可进行移动调整。

图4.49在原理图中放置元件的操作

②元件间的连线：点

，放置Ｉ/Ｏ端口。选中端口，点右键，在弹出的对话框中选择“Rename Port”后，再在弹出的对话框中输入系统设定的端口名。或者双击端口，在弹出的对话框中输入系统设定的端口名。

④原理图的保存：原理图编辑好后(如图4.50所示)，应执行存盘操作，将原理图进行保存。

Xilinx FPGA入门连载1：ISE14.6安装

Xilinx FPGA入门连载1：ISE14.6安装 特权同学，版权所有 配套例程和更多资料下载链接： https://www.sodocs.net/doc/3e2853252.html,/s/1jGjAhEm 1 安装文件拷贝与解压缩 到SP6共享网盘（链接https://www.sodocs.net/doc/3e2853252.html,/s/1jGjAhEm）下的software文件夹下载ISE14.6的安装包。 随意选中前面的某个压缩包，右键单击选择“解压到当前文件夹”。 随后大约需要5-10分钟，解压才能完成。解压完成后，出现如下文件夹。

2 虚拟光驱或解压缩安装 点击进入文件夹“Xilinx.ISE.Design.Suite.14.6”，如图所示。 若用户PC安装了虚拟光驱，则使用虚拟光驱打开“XILINX_ISE_DS_14.6”进行安装。 假设用户PC没有安装虚拟光驱，则按照我们下面的步骤操作。右键单击“XILINX_ISE_DS_14.6”，选择“解压到XILINX_ISE_DS_14.6”，如图所示。 又是5-10分钟的漫长等待，谁让咱们土得连个虚拟光驱都没有捏！ 3 ISE14.6安装 安装前面的步骤解压缩后，如图所示。

在着手开始安装前，建议大家把什么乱起八糟的杀毒软件都关一关，免得后面一大堆郁闷问题。 双击上图的最后一个可执行文件“xsetup”，随后便弹出了最基本的ISE安装界面，如图所示。点击右下角的“Next”进入下一步。 如图所示分别勾选“I accept …”和“I also accept…”两个选项，再点击右下角的“Next”进入下一步。

如图所示，勾选最下方的“I accept…”选项，然后点击右下角的“Next”进入下一步。 入下一步。

xilinx ise安装教程

《Xilinx ISE 14.2 安装指南》 1. 写在前面的话 到了这个年纪，一个人的路，总是孤独的。型号还有FPGA这一爱好，凭着自己的兴趣，不屈不饶的努力学习，不求有多大的成就，但求能给数字界贡献微薄的一份子。曾经无数的跌倒，曾经无数次的失落，曾经无数次的崩溃，尽管失去总比得到的多，这些都不重要，因为，我一直在努力，像松鼠那么努力！ 光阴似箭，玩了大约3年的Altera FPGA，把它当做最亲密的伙伴的同时，我竟然开始玩弄Xilinx FPGA了。。。甚是激动。。。也许知己知彼，百战百殆，但对我而言，每一个都将是我学习的对象，也许是我的兴趣，也许是我的使命，这两者必定在我未来扮演重要的角色。尽然开始读研了，一个人的奋斗，没有找到久违的团队感，一度，我感到很孤独！虽然水平不过如此，见识还是那么的肤浅，能力还是不足，但好歹我终于找到了激情的欲望，也许拿到ZedBoard这一刻起，我又能找回方向，填补孤独的心灵了。 允许，还是老样子，我将会一步一步记录我Xilinx FPGA的学习过程，包括我的设计，思想，灵感；我会将此与Altera FPGA对照着来触摸，深化，我希望能让更多的人了解Xilinx，而不是仅仅局限于Altera FPGA。此刻开始，从新回归到菜鸟水平，“巧妇难为无米之炊”，万事开头难，在收集了一大包相关Xilinx的资料后，咱就开始安家吧—Xilinx ISE 14.2安装指南。

2. Xilinx ISE 14.2软件下载 由于偷懒，省的更换系统后又得下载对应版本的软件，在官网直接下载全功能版本，8.2G，支持Windows & Linux，网址及连接如下所示：

ISE学习教程

1、ISE的安装 现以ISE 5.2i为例介绍Xilinx ISE Series的安装过程。 1）系统配置要求 ISE 5.2i推荐的系统配置与设计时选用的芯片有关。因为在综合与实现过程中运算量非常大，所以对系统配置要求很高。为了提高综合、仿真、实现过程的速度，对于计算机的CPU的主频、主板和硬盘的工作速度，尤其是内存大小配置都有非常高的要求。在ISE 5.2i支持的所有Xilinx的FPGA/CPLD中，要求最低的Spartan II和XC9500/XL/XV等系列需要的内存和虚拟内存推荐值均达到128MB，而对于Virtex-II XC2V8000来说，需要的内存和虚拟内存推荐值均高达3GB。 2）ISE 5.2i的安装 以中文版Windows XP操作系统为例加以说明。 （1）启动Windows XP，插入ISE5.2i安装光盘，自动或选择执行Install.exe，安装界面如图4.25所示。 图4.25 ISE5.2i安装界面 （2）单击此时安装界面上的操作选择“下一步”直到出现图示对话框，输入有效的Registration ID。之后单击“下一步”选择安装路径；再之后点击“下一步”，会弹出图4.26的对话框，可以选择器件模型。

图4.26 器件模型选择对话框 （3）点击“下一步”，如图4.27所示，可以选择器件种类。

图4.27 器件种类选择对话框 通过以上步骤后，可根据具体情况来选择，继续“下一步”即可完成安装。 安装完成后，环境变量应作如下描述： 若操作系统是Windows NT/2000/XP，选择开始－>控制面板－>系统－>选项－>系统－>高级－>环境变量，在环境变量中加入： 变量名：Xilinx 变量值：C：Xilinx（即安装路径） 具体设置如图4.28所示。

ISE安装步骤

从网上下载测试版软件华中科技大学ftp：211.69.207.25下载 ModelSim.SE.v6.0 仿真工具 Xilinx.ISE.v6.3i.Incl.Keymaker- foundation安装软件 Xilinx.ISE.v6.3i.VIRTEX.VIRTEXE.Addon- foundation库文件1 Xilinx.ISE.v6.3i.VIRTEX.VIRTEXE.Addon.Addon- foundation库文件2 SYNPLICITY_SYNPLIFY_PRO_V7.7 foundation器件综合软件 一、ModelSim.SE.v6.0的安装 双击图标进行安装,然后双击keygenerate产生文件license.dat文件。将其拷贝到modelsim安装的文件夹下。单击我的电脑，在右键中修改环境变量。 加入环境变量LM_LICENSE_FILE，变量值为C:/Modeltech_6.0/license.dat 则modelsim安装成功.还需在modelsim安装的文件夹下拷贝已经编译好的一些库文件，为其后面的处理作好准备，三个库文件为XilinxCoreLib_ver、unisims_ver、simprims_ver。 进入ModelSIM安装文件夹，找到一个名为ModelSIM.ini的文件，将其属性由只度改为存档，在[Library]段的最后加上simprims_ver = $MODEL_TECH/../simprims_ver XilinxCoreLib_ver= $MODEL_TECH/../XilinxCoreLib_ver unisims_ver= $MODEL_TECH/../unisims_ver 目的是让ModelSIM运行时可以自动加载编译好的库文件。 二、Xilinx.ISE.v6.3i.Incl.Keymaker的安装 双击其安装软件进行安装，光盘里有两张光盘，和一个ID产生器，安装两个光盘时，要使用同一个ID。 将Xilinx.ISE.v6.3i.VIRTEX.VIRTEXE.AddXilinx .ISE .v6.3i.VIRTEX.VIRTEXE.Addon.Add 分别解压缩，将解压缩得到的文件夹拷贝到Xilinx安装的目录下（第二个文件只需拷贝最後一个文件） ISE6.2的安装，大体一致，记得有选择set/update时全选，不然有些功能无法适用，至于升级，打开edit后，在perference中去掉就可以了。 如果你装了防火墙，如天网、瑞星，第一次启动时，要一直允许ise访问网络，不然会抱错的。 经试验，最好安装在winXP系统下。 三、SYNPLICITY_SYNPLIFY_PRO_V7.7的安装 将其完全解压后进行安装，其中的license要选择使用本机的license，然后用解压后的 license.txt覆盖SYNPLICITY目录下的license，用解压后的覆盖 Synplicity\Synplify_77\bin\mbin目录下的同名文件。 发现环境变量改变为SYNPLICITY_LICENSE_FILE，变量值为C:\Synplicity\license.txt。软件整体安装成功！

Spartan-14.7平台与ISE软件的入门

Spartan-3平台与ISE软件的入门 一、快速浏览Spartan-3E Starter Kit的用户指南，便于以后进行内容查找。 中文用户指南：Spartan-3E Starter Kit Board User Guide.mht 英文用户指南：Spartan-3E Starter Kit Board User Guide.pdf 二、ISE软件安装。 根据资料自学完成安装（在个人电脑上），ISE推荐版本：14.7。注意需要破解（即提供license）。 三、ISE软件的初次使用。 在Spartan-3E开发板上，使用ISE软件，完成一个最基本工程的建立、编程、仿真、下载实现。 3.1 1）运行ISE Design Suite软件，界面如下

File New Project a)设置顶层文件类型Top-level source type为Schematic（原理图）

b)选择工程的保存位置Location和工作目录Working Directory 为fpgaxunlian c)为工程取名，如：xunlian1 点击Next 进行下述设置

根据观察我们使用的Spartan 3E开发板上的FPGA芯片上的字，可知目标FPGA芯片的属性如下 芯片系列（Family）：Spartan3E 芯片型号（Device）：XC3S500E 芯片封装（Package）：FG320 速度等级（Speed）：-4（注：XILINX的FPGA，值越大，速度等级越高） 综合工具（Systhesis Tool）选择ISE自带的XST 仿真工具（Simulator）选择ISE自带的Isim 编程语言（Preferred Language）选择Verilog 然后，点击Next

ISE12.4教程

0 前言 一套完整的FPGA设计流程包括电路设计输入、功能仿真、设计综合、综合后仿真、设计实现、添加约束、布线后仿真和下载、调试等主要步骤。 图1 FPGA设计流程 目前赛灵思公司FPGA设计软件的最新版本是ISE 13，由于笔者暂未用到该版本，本文中以ISE 12.4为例。 ISE 9以后的版本的安装文件都是集成到了一个包当中，安装起来很方便。软件包里面包含四个大的工具，ISE Design Tools、嵌入式设计工具EDK、PlanAhead、Xtreme DSP设计工具System Generator。ISE设计工具中包含ISE Project Navigator、ChipScope Pro 和以下工具： 图2 ISE软件包中部分工具 做一般的FPGA逻辑设计时只需要用到ISE设计工具，下面通过一个最简单的“点亮LED 灯”实例，具体讲解ISE设计工具的使用，并介绍基于ISE的FPGA设计基本流程。 1 创建工程 （1）在桌面快捷方式或开始→所有程序→Xilinx ISE Design Suite 12.4→ISE Design Tools中打开ISE Project Navigator。 （2）单击File→New Project...出现下图所示对话框。

图3 新建工程对话框 在该界面输入工程名、选择工程存放路径、选择顶层模块类型，其中顶层模块类型有硬件描述语言（HDL）、原理图（Schematic）、SynplifyPro默认生成的网表文件（EDIF）、Xilinx IP Core和XST生成的网表文件（NGC/NGO）这四种选项，这里我们使用Verilog模块作为顶层输入，所以选HDL。 （3）单击Next >进入下一步，弹出下图所示对话框。

ISE教程

光盘放进DVD光驱，等待其自动运行（如果没有自动运行，直接执行光盘目录下的Setup.exe文件程序即可），会弹出图4-1所示的欢迎界面，点击“Next”进入下一页。 图4-1 ISE安装过程的欢迎界面 2．接着进入注册码获取、输入对话框，如图4-2所示。注册码可以通过网站、邮件和传真方式申请注册码。如果已有注册码，输入后单击“Next”按键后继续。

图4-2 ISE9.1安装程序的注册码输入界面 购买了正版软件后，最常用的方法就是通过网站注册获取安装所需的注册码。首先在Xilinx的官方主页 https://www.sodocs.net/doc/3e2853252.html,上建立自己的帐号，然后点击图4-1中的“Website”按键，登陆帐号，输入CD盒上的产品序列号（序号的格式为：3个字符+9个数字），会自动生成16位的注册码，直接记录下来即可，同时Xilinx网站会将注册码的详细信息发送到帐号所对应的邮箱中。 3．下一个对话框是Xilinx软件的授权声明对话框，选中“I accept the terms of this software license”，单击“Next”后进入安装路径选择界面，如图4-3所示。单击“Browse”按键后选择自定义安装路径，单击“Next”按键继续 图4-3 ISE软件安装路径选择对话框 4．接下来的几个对话框分别是选择安装组件选择，如图4-4所示，用户需要选择自己使用的芯片所对应的模块，这样才能在开发中使用这些模块。在计算机硬盘资源不紧张的情况下，通常选择“Select All”。

图4-4 ISE安装组件选择界面 评论[支持者: 0 人，反对者: 0 人，中立者: 0 人] 查看评论信息 2008-11-26 20:53:00 第3楼 小大 个性首页| QQ 5．随后进入设置环境变量页面，保持默认即可。如果环境变量设置错误，则安装后不能正常启动ISE。选择默认选项，安装完成后的环境变量，其值为安装路径。最后进入安装确认对话框，单击Install按钮，即可按照用户的设置自动安装ISE，如图4-5所示

Xilinx_FPGA下载烧写教程

Step1 学习下载配置Xilinx 之FPGA 配合Mars-EDA 的Spartan2 核心板，用图文方式向大家详细讲述如何下载配置Xilinx 的FPGA。 FPGA 下载模式说明 S1 为 FPGA 下载模式选择跳线，M0,M1,M2 默认状态为通过 4.7K 电阻上拉到 3.3V，当用跳线帽短接 S1 的PIN3 和PIN6 将置 M0 为0，同理，短接 PIN2 和PIN5,PIN3 和PIN4 将置 M1,M2 为0。M0,M1,M2 的电平和 FPGA 下载之间的关系参见下图：（Boundary-scan mode）是调试最常用的 JTAG 模式。当采用板载 PROM 时，采用的跳线模式是 Master Serial Mode –短路 PIN1 和PIN6,PIN2 和PIN5 J2 为Slave Serial Mode 的接口。下载模式跳线 S1 短接PIN1 和PIN6,PIN2 和PIN5 即可。 J3 为 JTAG Mode 的接口。下载模式跳线短接 PIN1 和 PIN6 即可。

S2 跳线说明 1.通过 JTAG 方式烧录 FPGA：短接 PIN1 和PIN3。 2.通过 JTAG 方式烧录 PROM：短接 PIN3 和PIN5,PIN2 和PIN4. 3.通过菊花链下载 FPGA 和烧录 PROM：短接 PIN3 和PIN5,PIN4 和PIN6. 下面我们利用 Spartan2 核心板介绍一下通过 JTAG 菊花链方式下载 FPGA 和烧录 PROM. 硬件跳线选择： 1.跳线 S1: 此时要求 M0 M1 M2 = 100, 设置 FPGA 的下载方式为 Boundary-scan mode, 此时将 M1 和M2 的跳线安上。 跳线 S2 : 通过菊花链下载 FPGA 和烧录 PROM：短接 PIN3 和 PIN5,PIN4 和 PIN6. 2.将 Xilinx 下载线和核心板上 JTAG mode 接口 J3 相连，连接到计算机并口。核心板上电。

关于Xilinx ISE简单使用方法介绍

关于Xilinx ISE(14.2)简单使用方法介绍 安装ISE软件基本上是一路点击鼠标就是，但必须安装注册表文件，可在网上查找，可能是一个生成注册表文件或注册表文件（license）。功能仿真是在设计输入后进行；时序仿真是在逻辑综合后或布局布线后进行。（系统差不多占20GB硬盘） 1.创建工程文件（New Projiect） File New Projiect 。如输入文件名：Two2One。 设置一些参数，如下图所示：（注意：使用的是BASYS2板） 在上图点击Next键，弹出如下窗口，设置一些参数，如下图所示：（注意：使用的是BASYS2板）

2.创建资源文件（New Source） Project→New Source。如输入文件名：One2Two。 选择模型，如Verilog Module，输入HDL语言; 或输入原理图。 或Project→Add Source,，增加已存在的资源文件（*.v）。实例：二选一电路。 点击Next键，弹出如下窗口，

弹出参数信息窗口：

参数表：

之后保存文件。 文本： module Two2One( input [7:0] x_in, input flag, output [7:0] y_out, ); assign y_out = flag ? x_in : 8'b00000000; endmodule 3.程序语法检查 如下图所示： 或者：

4.创建测试文件（功能仿真数据的建立） Project New Source。如输入文件名：Two2One_tf(*.v)。 选择，如Verilog Test Fxiture，建立用于测试以上资源文件（电路）用的数据文件。建立 不同时间段的输入数据，用于产生相应时段的输出波形。

xilinx平台DDR3设计教程之仿真篇_中文版教程

想做个DDR设计不？想还是不想？ 你要知道FPGA这种东西，片内存储资源终究有限，实在谈不上海量存储。 万一哪天你想要海量存储数据了咋办？ 你是不是得用DRAM条子啊？ 什么？你还想用SRAM？今年已经2013年了童鞋~ 关于DRAM，或许是SDRAM，或许是DDR1（再次提醒你，2013年了已经）， 或许是DDR2或者DDR3。 这些条子都有一套控制协议，这套协议对不同的条子大同小异，但是里面 又有各种细节的区别，这些你都搞懂了吗？ 没搞懂？ 其实，你不需要搞懂。 现在的EDA设计不需要你从基础知识开始研究。 这个时代，你要生存要发展，最佳的办法是站在巨人的肩膀上，而不是亲自长成 个巨人。 DDR设计太常用了，只要你在搞FPGA，自然有人给你搞定一套IP，免费的给你用。你不会还想自己从底层写起吧？ 多花些时间在没有免费IP用的协议合算法上吧。

现在进入正题：我刚刚讲的免费IP，在哪里？怎么用的？ （小白问题，IP是什么，IP地址吗？） 这里的IP就是Intelligence Property 说白了就是xilinx里的core gen （对应于altera里面的mega wizard） 这个文档就举一个例子来讲，选哪家呢? 本人是xilinx和altera都来一个？ 条子选啥？SDR?DDR1? 各种条子全都写一套？ （你以为写这个文档容易吗，是不是要连chipscope怎么用也一起出个文档啊？ 全部都写一套可以，先往我账户上打五千块钱，然后我再考虑考虑。 记住这个世界上没有白吃的午餐，你要看白痴都能看会的DDR教程， 你就得听我在这里唠叨） 本教程选择一个例子来讲，那就是xilinx平台下用DDR3（常见的笔记本内存条） 接下来是你玩转这个教程所必须要准备的工具： xilinx ISE 14.1或者更高版本 （不好意思，比14.1还低的版本我没试过。vivado当然也可以，不过我是用的ISE）modelsim SE 6.6a或者更高版本 （更低版本我负责的告诉你不可以，因为无法正常生成编译库， 所以，6.5版本或者更低的你干脆就别装了）

ISE教程

第7章 Xilinx ISE6.1i简明教程 在本章里介绍Xilinx公司FPGA/CPLD的集成开发环境——ISE（Xilinx Integrated Software Environment）6.1i软件的简单使用，该软件环境集成了FPGA的整个开发过程所用到的工具，不过仿真工具除外。本章主要介绍了用VHDL、VerilogHDL、原理图以及EDIF 网表进行设计输入、用ModelSim仿真工具对设计进行功能仿真和时序仿真以及将数据流文件加载到FPGA等方面的内容。本章给初学者演示了一个完整的实现FPGA设计的开发流程，没有涉及较深入的细节问题，阅读并练习本章介绍的各节，读者就有足够的信心去把精力放到设计本身，而不是放到掌握ISE软件上来。如果你有HDL语言方面的基础，读完本章，也许你会发现，原来开发FPGA并不神秘，而且是如此容易上手。关于较为深入的方面，可以参阅ISE高级设计工具一章。 7.1 设计准备 7.1.1 ISE6.1i软件的安装 ISE6.1i软件本身共有两张光盘，包括了ISE的各种工具。如果读者需要对设计进行仿真，可以安装ModelSim，一般在购买ISE时会有一张ModelSim的光盘，该光盘为ModelSim的Xilinx版本ModelSimXE（XilinxEdition）。当然也可以直接购买ModelSim的其他版本，再将Xilinx的仿真库文件编译即可使用，与ISE6.1i对应的ModelSim版本为5.7版本，ISE软件和ModelSim软件的更新非常快，在写这本书的时候，ISE6.2和ModelSim5.8已经发布了，ModelSim的任何版本可以从该公司网站https://www.sodocs.net/doc/3e2853252.html,/上免费下载，所谓的购买就是购买License文件，好了，关于ModelSim的介绍就先说到这里，在ModelSim使用一章中将详细再讲。 在安装时，先放入第一张光盘，运行setup.exe文件，输入申请的注册号码，根据提示一步一步地确认即可正常安装，第一张光盘安装完成之后，放入第二张光盘，运行setup.exe文件，再根据提示信息一步一步完成安装。相信对于有Windows操作基础的读者应该不成问题。要注意的是ISE是根据注册号码来确认是评估版本还是正式版本，两个版本之间除了评估版本有时间限制外，两者其他区别不大。要确定自己按照的版本是不是正式版本，只需要看看编译结果中是否有警告信息说明该版本是评估版本就可以了。如果读者需要，可以安装ModelSim，建议初学者安装ModelSimXE，因为不需要编译Xilinx的仿真库文件。另外，在安装时选择类型为初学者类型，可以到Xilinx网站上申请免费的License文件，使用该License 文件足够完成一般的设计仿真，并且避免了费很大功夫去试那些破解文件的烦恼。何乐不为呢？关于ModelSim的安装以及License的申请等等关于ModelSim的问题，在ModelSim使

ise仿真步骤

八位全加器276151748@https://www.sodocs.net/doc/3e2853252.html, 【转】ModelSim,synplify,ISE后仿真流程 首先，我把我用到的软件说明一下。如果你发现根据我的操作，你还是解决不了ModelSi m后仿真的问题，那就可能是软件版本的问题。 1， ModelSim Se 6.1b 2， Synplify Pro 7.5.1 3， ISE 5.2i （这个是老了点） 4， WindowsXP（这个应该没有多大的关系） 还有就是我使用的是verilog，我想VHDL的方法与verilog是差不多的，最多也就是在建库方面有点差别而已。下面的这些方法，是我这3天搞出来的。当然也参考了一些文章。如果谁有更方便的方法，欢迎指出来。 一、为modelsim生成3个库。 首先，介绍一下这三个库。 Simprim_ver:用于布局布线后的仿真。 Unisim_ver :如果要做综合后的仿真，还要编译这个库。 Xilinxcorelib_ver:如果设计中调用了CoreGen产生的核，则还需要编译这个库。 我们要为modelsim生成的是标准库。所谓的标准库就是modelsim运行后，会自动加载的库。不过这方面我还不是很肯定。因为我在后仿真时，还是要为仿真指定库的路径，不然modelsim找不到。 第一步：在modelsim环境下，新建工程，工程的路径与你想把库存储的路径一致。 第二步：新建库，库名起作simprim_ver。我们首先就是要建的就是这个库。

第三步：在modelsim的命令栏上，打下如下命令： vlog -work simprim_ver d:/Xilinx/verilog/src/simprims/*.v 其中的d:/Xilinx是我的Xilinx的安装路径，你把这个改成你的就行了。以下凡是要根据自己系统环境改变的内容，我都会用红色标出，并加一个下划线。编译完之后，你会发现你的工程文件夹下出现了一个simprim文件夹，里面又有很多个文件夹。这些就是我们要的库了。 第四步：按照上面的方法，编译另外两个库。所需要键入的命令分别如下：vlog -work unisim_ver d:/Xilinx/verilog/src/unisims/*.v vlog -work xilinxcorelib_ver d:/Xilinx/verilog/src/XilinxCoreLib/*.v 如果你想要编译的是VHDL的库，你需要建立的库分别是simprim,unisim和xilinxcorel ib。这三个库所需要的modelsim指令分别如下： vcom –work simprim d:Xilinx/VHDL/src/simprims/simprim_Vcomponents.vhd vcom –work simprim d:Xilinx/VHDL/src/simprims/simprim_Vpackage.vhd vcom –work simprim d:Xilinx/VHDL/src/simprims/simprim_VITAL.vhd vcom –work unis im d:Xilinx/VHDL/src/unis ims/unis im_VCOMP.vhd vcom –work unis im d:Xilinx/VHDL/src/unis ims/unis im_VPKG.vhd vcom –work unis im d:Xilinx/VHDL/src/unis ims/unis im_VITAL.vhd vcom –work unis im d:Xilinx/VHDL/src/unis ims/unis im_VCFG4K.vhd vcom –work xilinxcorelib d:Xilinx/VHDL/src/ XilinxCoreLib/*.vhd 关于VHDL方面，我没有实践过，如果有误的话，改一下应该问题也不大。 第五步：把库建好后，接下来的事情就是使它成为modelsim的标准库。这只要修改mod elsim安装目录下的modelsim.ini文件就可以了。修改后的内容如下：

Xilinx FPGA下载烧写教程(超详细)

Step by step 学习下载配置Xilinx之FPGA 配合Mars-EDA的Spartan2核心板，用图文方式向大家详细讲述如何下载配置Xilinx 的FPGA。 FPGA下载模式说明 S1为FPGA下载模式选择跳线，M0,M1,M2默认状态为通过4.7K电阻上拉到3.3V，当用跳线帽短接S1的PIN3和PIN6将置M0为0，同理，短接PIN2和PIN5,PIN3和PIN4将置M1,M2为0。M0,M1,M2的电平和FPGA下载之间的关系参见下图：（Boundary-scan mode）是调试最常用的JTAG模式。当采用板载PROM时，采用的跳线模式是Master Serial Mode –短路PIN1和PIN6,PIN2和PIN5 J2为Slave Serial Mode的接口。下载模式跳线S1短接PIN1和PIN6,PIN2和PIN5即可。 J3为JTAG Mode的接口。下载模式跳线短接PIN1和PIN6即可。

S2跳线说明 1．通过JTAG方式烧录FPGA：短接PIN1和PIN3。 2．通过JTAG方式烧录PROM：短接PIN3和PIN5,PIN2和PIN4. 3.通过菊花链下载FPGA和烧录PROM：短接PIN3和PIN5,PIN4和PIN6. 下面我们利用Spartan2核心板介绍一下通过JTAG菊花链方式下载FPGA和烧录PROM. 硬件跳线选择： 1. 跳线S1: 此时要求M0 M1 M2 = 100, 设置FPGA的下载方式为Boundary-scan mode,此时将M1和M2的跳线安上。 跳线S2 : 通过菊花链下载FPGA和烧录PROM：短接PIN3和PIN5,PIN4和PIN6. 2. 将Xilinx下载线和核心板上JTAG mode接口J3相连，连接到计算机并口。核心板上电。

quartus ii 13.1安装教程

Quartus II 13.1安装教程 1工具、平台 Quartus ii 13.1软件的安装包（包含Modelsim-altera以及需要用到的器件库Devices）； WinXP，Vista，Win7，Win8，Win10. 需要指出的是，在仿真过程中我们还会用到modelsim。Modelsim是Mentor公司的产品，不是altera的，所以我们在使用modelsim前必须添加altera的库（当然，如果我们用的是ISE，那对应的modelsim就必须添加xilinx的库）。Modelsim-altera是altera公司在modelsim的基础上添加了altera自己的库，我们可以直接使用。而Quartus ii 13.1安装包已经包含了modelsim-altera的入门版和标注版两个版本，无须再单独获取。 2安装步骤 需要注意的是，在安装此类软件时，路径最好不要包括中文和空格（后面我们创建工程文件亦是如此）。这里我们选择E盘，新建一个文件夹quartus13.1，用于安装。 1.首先我们先检查一下自己的电脑是32位的还是64位的。鼠标右键“我的电脑/此 电脑”，下拉菜单选择“属性”，如下图所示：

如果电脑是32位的，那么请重新下载32位的quartus软件安装包。 2.第二步，我们找到事先准备好的quartus II 1 3.1安装包，双击QuartusSetup.exe直接 运行。 提示：整个安装过程会比较漫长，电脑也可能会变卡。 接着一路点击Next或者I agree。

使用。接下来就是等待其自动安装。

推送反馈信息与否看自己的意愿，license的问题之后再来解决，先选30天试用，然后点击OK，软件就已经基本安装完毕。 3激活软件

ISE快速入门详细教程verilog_青山紫木原创

Xilinx ISE 快速入门详细教程1 ——青山紫木 自己学习FPGA有些日子了，现在回过头来看看自己走过的路，有太多的曲折。读过网络上一些文档，得到了很大的帮助。现在自己入门了，就希望帮助别人。为了帮助广大的FPGA爱好者们更快入门，于是自己写了这篇《Xilinx ISE 快速入门详细教程》。既是一个总结，也是一个激励，在帮助他人的同时，更加提升自己的实力。 本文采用实例的方法介绍入门方法，相信只要跟着本文走，是一定可以快速掌握ISE的基本功能的。当然，这篇文章只是基础。当掌握了本文的内容后，还要多加练习，之后，还要读更多的文档以了解ISE 的更加高级的功能。 注意：本文是通过一个简单的工程实例——counter_bit8也就是一个8bit计数器，这个例子的编译、综合、实现整个过程来说明入门过程的。编程，配置（下载）用的是另外一个工程实例——trychip。我采用的是ISE的14.2版本，用的是verilog hdl 硬件描述语言。假设你已经安装好了ISE 14.2. 好了，废话少说，LET’ S GO! 一、运行ISE。

双击图标（你懂的）打开界面如下图图一所示： 图一 打开后界面 观察图一，可以看见有一个小的对话框“tip of the day.”这是程序自带的，用于给用户提供一些有关verilog 或ISE的一些信息，关闭即可。 二、新建工程。 如图二红色区域所示，点击工具栏中file，选择 New projiect. 图二 新建工程1 之后，会弹出图三所示对话框：

图三 新建工程2 在图三所示的Name一栏中填入工程名，用英文或阿拉伯数字。在Location一栏中，选择工程的路径，路径中不要有中文。其他都不用管。我们这里工程名取为counter_bit8,路径自己定义。 完后，点击Next.会弹出如图四所示对话框：

ISE 14.3 简单教程

Xilinx ISE 14.3 简单教程 本节以一个8位可逆计数器的FPGA开发过程为例介绍Xilinx ISE14.3 集成开发环境的使用。 启动ISE软件，进入如图1所示的ISE集成开发环境，选择菜单[File]的[New Project]功能，出现如图2的对话框。“Name”用于指定项目的名称，“Location”用于指定项目设计数据的保存位置，默认是在ISE的安装目录下。设计者可以自行更改项目存放的位置。需要特别注意的是，由于ISE软件不支持中文字符，所以不论是“Name”还是“Location”中最好不包含有中文字符，否则会导致项目保存时发生错误。 在“Name”框内填上项目名称，例如“count8_updn”，ISE自动在当前保存路径“Location”的目录下创建名为“count8_updn”的目录，并将与“count8_updn”项目相关的文件都保存在该目录中。“Top-Level Source Type”默认选择“HDL”。 图1 ISE集成开发环境

图2 新项目的建立 点击“Next”后，弹出如图3所示的芯片选择对话框，准备为“count8_updn”项目选择设计芯片。 这个步骤主要是选择FPGA芯片的类型、速度、封装，同时选择项目的主要输入方式、综合方式和模拟方式等信息。图3中在“Family”中选择Spartan3E 系列芯片；在“Device”中指定采用“XC3S500E”芯片；芯片的封装形式“Package”是“PQ208”，即表面贴装208个管脚的芯片；芯片的速度“Speed”为“-4”；项目采用“HDL语言”作为主要输入形式；逻辑综合工具“Synthesis Tool”选用了“XST (VHDL/Verilog)”，即可以进行VHDL和Verilog两种语言形式源代码的编译和处理。波形的模拟仿真工具“Simulator”选择“Modelsim-XE VHDL” 或者ISim （VHDL/Verilog）工具。其它设置使用默认值即可。

Quartus II 12.0 安装步骤

Quartus II 12.0版本安装教程 V1.0版本 计通学院通信电子实验室 二〇一五年八月十二日

一、简介 Quartus II 是Altera公司的综合性PLD/FPGA开发软件，原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。 与之并列的是Xilinx公司的开发工具ISE。ISE的全称为Integrated Software Environment，即“集成软件环境”，是Xilinx公司的硬件设计工具。有兴趣请点击： https://www.sodocs.net/doc/3e2853252.html,/binbincool/blog/12-11/288196_84da5.html 工具没有太多区别，很多原理都是通用的，学好一个，另外的也能很快地上手。此外，很多优秀的EDA工具是在Linux平台下运行的，包括以上的两个工具。在一些大型公司常在Linux平台下进行开发，因为得益于其强大的运算能力。 二、安装步骤 安装的文件包括两个，一个是Quartus 软件安装包，第二个是软件所支持设备库（即芯片库）。安装方法.txt可以看懂的直接跳过文档。 12.0_178_devices_cyclone_max_legacy_windows：12.0版本支持的设备库 12.0_178_quartus_windows：软件安装包 文件夹CRACK：里面包含32,64两种系统的破解软件，按实际情况使用 图2-1 文件列表 两个软件安装很简单，双击,每个步骤留意一下路径，默认是C。改一下

实验一ISE安装和开发流程

FPGA实验培训讲义 利用RCII-SP3S400开发板做FPGA实验，应具备一些条件： 1、应用此开发板应该具备的基础知识 1）HDL相关知识： FPGA的设计与应用涉及到软件和硬件相关的知识，要求学员具备了一定的Verilog或VHDL基础。如果没有这方面的基础，可以利用课余时间把相关内容补上。 2）电路相关知识： 由于用FPGA开发板做实验，可能要涉及到硬件的测试等，这要求学员对开发板的整个结构和原理图要有个充分的了解，有利于硬件的调试和测试。 3）接口协议 该开发板提供了相关标准接口，如串口、LCD、USB 等，如果要用这些接口，希望对大家能对这些接口协议有了基本的了解，有助于相关实验的进行。 4）FPGA知识 对FPGA的内部结构和相关资源的了解，能充分利用FPGA的资源，可加速实验的进展。所以建议学员对FPGA的基本结构和性能有个大体了解。 2、使用开发板前的准备工作： 1）设计软件的安装 使用此开发板前，首先确保已安装了相关的设计软件，在开发包中提供现在主流的一些设计软件，包括：ISE12.2、ModelSim、Synplify，ChipScope 和Xilinx EDK，其中ISE12.2为Xilinx 公司专门用于FPGA 开发的工具，ModelSim 和Synplify是目前应用比较广泛的仿真工具和综合工具，ChipScopePro 是一个功能很强大的在线逻辑分析工具，在FPGA 的调试阶段很有用，如果没有安装这些软件，请先安装上述软件。建议先装ISE，再装其它的辅助工具。 2）熟悉开发板的硬件环境 参照提供的原理图，对照开发板，了解一下FPGA外围器件和接口的配置，对电路板的整体情况有个了解，便于以后的开发。特别是FPGA的供电电路以及FLASH的配置方法，有助于以后做相关FPGA的开发。 3）利用本开发板进行FPGA实验的安排 利用本开发板的实验分为四个节点，不同的节点侧重点不同，学习的内容和深度也有所不同。下面给出学习建议： 第一节点为基本实验。通过这部分实验，希望学员能够掌握FPGA开发的一个基本的流程，从设计到验证再到最后的实现，主要是熟悉Xilinx FPGA设计工具ISE的使用。通过Verilog 或VHDL源代码的输入，设计译码器逻辑功能，熟悉FPGA的基本设计流程。 第二节点为存储器IP实验，通过这部分实验，了解如何利用FPGA内部的BlockRAM资