基于QuartusII的同步计数器设计

基于QuartusII的同步计数器设计

目录

一、软件及语言概述

二、实验设计

三、学习感悟

四、参考文献

一、软件及语言概述

1.1软件介绍：

Quartus II是Altera公司在21 世纪初推出的FPGA/CPLD开发环境，是Altera 前一代FPGA/CPLD集成开发环境MAX+PLUS II的更新换代产品，其优点是功能强大、界面友好、使用便捷。它支持原理图、VHDL、VerilogHDL以及AHDL等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。Quartus II支持Altera的IP内核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性，加快了设计速度。此外，Quartus II通过和DSP Builder工具与Matlab/Simulink的相结合，可以方便的实现各种DSP应用系统；支持Altera的片上可编程系统开发，集系统设计、嵌入式软件开发。可编程逻辑设计于一体，是一个综合性的开发平台。

Quartus II有严格的设计流程，分为设计输入与约束、分析和综合、布局布线、仿真及编程与配置等。本次仿真设计所用到的版本为Quartus II 9.0，其用户

界面如下图所示：

1.2 Verilog HDL语言概述:

Verilog HDL即Verilog硬件描述语言，它主要应用于数字电路和系统设计、数字电路和系统仿真等，即利用计算机和相关软件对用Verilog HDL等硬件语言建模的复杂数字逻辑电路设计进行仿真验证，再利用综合软件将设计的数字电路自动综合，以得到符合功能需求并且在相应的硬件电路结构上可以映射实现的数字逻辑网表，然后布局布线，根据网表和选定的实现器件工艺特性自动生成具体电路，同时软件生成选定器件的延时模型，经过仿真验证确定无误后写入器件中，最终实现电路设计。Verilog HDL语言不仅定义了语法而且对每个语法结构都定义了清晰的模拟、仿真语义。因此用这种语言编写的模型能够使用Verilog仿真器进行验证。语言从C编程语言中继承了多种操作符和结构。Verilog HDL提供了扩展的建模能力其中许多扩展最初很难理解。但是Verilog HDL语言的核心子集非常易于学习和使用这对大多数建模应用来说已经足够。当然完整的硬件描述

语言足以对从最复杂的芯片到完整的电子系统进行描述。

二、实验设计

计数器的逻辑功能是用于记录时钟脉冲的具体个数。通常计数器最多能记忆时钟的最大数目m称为计数器的模2，即计数器的范围为0到m-1或m-1到0.其基本原理就是将几个触发器按照一定的顺序连接起来，然后根据触发器的组合状态，按照一定的技术规律随着时钟的变化来记忆时钟脉冲的个数。

计数器按照不同的分类方法可分为不同的类型，按照计数器中各个触发器时钟脉冲输入方式的不同分为同步计数器和异步计数器。

其中，同步计数器是指构成计数器的各个触发器的状态只在同一时钟信号的触发下才会发生变化的计数器。在这里，我主要以同步4位二进制计数器为设计对象。

2.1状态表

同步4位二进制计数器的状态表

2.2设计步骤

在菜单栏中，选择File，新建一个工程，在根据工程向导设置相关内容。所

有选项设置好后就可以在文本编辑框中输入相应的程序了。这里有个重要的点就是，保存时文件名必须和设计时所用的模块名保持一致。

采用文本编辑法，利用Verilog HDL语言来描述同步4位二进制计数器，代码如下：

module tongbu_cnt(co,q,clk,r,s,d,en);

output[3:0] q;

output co;

input clk,r,s,en;

input[3:0] d;

reg[3:0] q;

reg co;

always(posedge clk)

begin

if(r)

begin q=d;end

else

if(s)

begin q=d;end

else

if(en)

begin q=q+1;

if(q==4'b1111)

begin co=1;end

else

begin co=0;end

end

else

begin q=q;end

end

endmodule

程序编写完成后再进行进行编译，根据编译后的结果提示，修改响应的错误，直到所有错误被修改完成。编译成功后，如下图所示：

再新建波形仿真文件，弹出对话框如下图所示：

再选择需要添加的输入输出引脚的名字，如下图所示:

然后再对相应的信号进行初始设置，最后点击保存。接下来就是进行仿真步骤，先进行功能仿真：

再进行时序仿真:

仿真结果：

同步4位二进制计数器的功能仿真结果如图1所示，时序仿真结果如图2所示。其中，将q设置为buffer类型是为了方便计数。

实验四、 计数器的设计 电子版实验报告

实验四：计数器的设计 实验室：信息楼247 实验台号： 4 日期： 专业班级：机械1205 姓名：陈朝浪学号： 20122947 一、实验目的 1. 通过实验了解二进制加法计数器的工作原理。 2. 掌握任意进制计数器的设计方法。 二、实验内容 （一）用D触发器设计4位异步二进制加法计数器 由D触发器组成计数器。触发器具有0和1两种状态，因此用一个触发器 就可以表示1位二进制数。如果把n个触发器串起来，就可以表示N位二进制 数。（用两个74LS74设计实现） （二）利用74LS161设计实现任意进制的计数器 设计要求：学生以实验台号的个位数作为所设计的任意进制计数器。 先熟悉用1位74LS161设计十进制计数器的方法。 ①利用置位端实现十进制计数器。 ②利用复位端实现十进制计数器。 提示：设计任意计数器可利用芯片74LS161和与非门设计，74LS00为2输 入与非门，74LS30为8输入与非门。 74LS161为4位二进制加法计数器，其引脚图及功能表如下。

三、实验原理图 1.由4个D触发器改成的4位异步二进制加法计数器 2.由74LS161构成的十进制计数器

四、实验结果及数据处理 1.4位异步二进制加法计数器实验数据记录表 2. 画出你所设计的任意进制计数器的线路图，并说明设计思路。

设计思路：四进制为四个输出Q3Q2Q1Q0=0000,0001,0010,0011循环，第一个无效状态为0100 1，置位法设计四进制计数器：当检测到输入为0011时，先输出显示3，然后再将D 置于低电位，计数器输出Q3Q2Q1Q0复位。 2，复位法设计四进制计数器：当检测到第一个无效状态0100时，通过与非门的反馈计数器的Cr首先置于低电平使计数器复位为0000。 五、思考题 1. 由D触发器和JK触发器组成的计数器的区别? 答：D触发器是cp上升沿触发，JK触发器是下降沿触发。 2. 74LS161是同步还是异步，加法还是减法计数器? 答：同步。加法计数器。 3. 设计十进制计数器时将如何去掉后6个计数状态的? 答：加一个与非门形成负反馈。当计数到第一个无效状态Q3Q2Q1Q0==1010时，Q3和Q1全为1，Q1，Q3接与非门，输出作为复位信号，使所有触发器复位，从而去掉了后6个状态。

四位二进制同步加法计数器(缺0011 0100 0101 0110)

成绩评定表

课程设计任务书

摘要 本次课设题目为四位二进制加法计数器（缺0011 0100 0101 0110）。 首先在QuartusII8.1中建立名为count16的工程，用四位二进制加法计数器的VHDL语言实现了四位二进制加法计数器的仿真波形图，同时进行相关操作，锁定了所需管脚，将其下载到实验箱。 然后，在Multisim软件中，通过选用四个时钟脉冲下降沿触发的JK触发器和同步电路，画出其时序图，卡诺图，建立相关方程，做出相关计算，完成四位二进制加法计数器（缺0011 0100 0101 0110）的驱动方程。在Multisim软件里画出了四位二进制加法计数器的逻辑电路图。经过运行，分析由红绿灯的亮灭顺序及状态，和逻辑分析仪里出现波形图。说明四位二进制加法计数器顺利完成。 关键词：计数器；VHDL语言；仿真；触发器。

目录 一、课程设计目的 (1) 二、设计框图 (1) 三、实现过程 (2) 1、QUARTUS II实现过程 (2) 1.1建立工程 (2) 1.2编译程序 (7) 1.3波形仿真 (10) 1.4 仿真结果分析 (14) 1.5引脚锁定与下载 (14) 2、MULTISIM实现过程 (16) 2.1求驱动方程 (16) 2.2画逻辑电路图 (19) 2.3逻辑分析仪的仿真 (20) 2.4结果分析 (21) 2.5自启动判断 (22) 四、总结 (23) 五、参考书目 (24)

一、课程设计目的 1 了解同步加法计数器工作原理和逻辑功能。 2 掌握计数器电路的分析、设计方法及应用。 3 学会正确使用JK 触发器。 二、设计框图 状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。 在本课程设计中，四位二进制同步加法计数器用四个CP 下降沿触发的JK 触发器实现，其中有相应的跳变，即跳过了0011 0100 0101 0110四个状态，这在状态转换图中可以清晰地显示出来。具体结构示意框图和状态转换图如下： 1010 101111001101111011110 /1 /1000 101101110010000100000/0/0/0/0/0/0/0/0/0/????←????←????←????←????←↓↑???→????→????→????→????→? B:状态转换图

计数器的设计实验报告

计数器的设计实验报告 篇一：计数器实验报告 实验4 计数器及其应用 一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法二、实验原理 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是

CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。 图5－ 9－1 CC40192引脚排列及逻辑符号 图中LD—置数端CPU—加计数端CPD —减计数端CO—非同步进位输出端BO—非同步借位输出端 D0、D1、D2、D3 —计数器输入端 Q0、Q1、Q2、Q3 —数据输出端CR—清除端 CC40192的功能如表5－9－1，说明如下：表5－9－1 当清除端CR为高电平“1”时，计数

器直接清零；CR置低电平则执行其它功能。当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3 置入计数器。 当CR为低电平，LD为高电平时，执行计数功能。执行加计数时，减计数端CPD 接高电平，计数脉冲由CPU 输入；在计数脉冲上升沿进行8421 码十进制加法计数。执行减计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD 输入，表5－9－2为8421 码十进制加、减计数器的状态转换表。加法计数表5－9－ 减计数 2、计数器的级联使用 一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。 同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。 图5－9－2是由CC40192利用进位

同步二进制加法计数器

同步二进制加法计数器 F0302011 5030209303 刘冉 计数器是用来累计时钟脉冲（CP脉冲）个数的时序逻辑部件。它是数字系统中用途最广泛的基本部件之一，几乎在各种数字系统中都有计数器。它不仅可以计数，还可以对CP 脉冲分频，以及构成时间分配器或时序发生器，对数字系统进行定时、程序控制操作。此外，还能用它执行数字运算。 1、计数器的特点： 在数字电路中，把记忆输入CP脉冲个数的操作叫做计数，能实现计数状态的电子电路称为计数器。特点为（1）该电路一般为Moore型电路，输入端只有CP信号。 （2）从电路组成看，其主要组成单元是时钟触发器。 2、计数器分类 1) 按CP脉冲输入方式，计数器分为同步计数器和异步计数器两种。 同步计数器：计数脉冲引到所有触发器的时钟脉冲输入端，使应翻转的触发器在外接的CP脉冲作用下同时翻转。 异步计数器：计数脉冲并不引到所有触发器的时钟脉冲输入端，有的触发器的时钟脉冲输入端是其它触发器的输出，因此，触发器不是同时动作。 2) 按计数增减趋势，计数器分为加法计数器、减法计数器和可逆计数器三种。 加法计数器：计数器在CP脉冲作用下进行累加计数（每来一个CP脉冲，计数器加1）。 3) 按数制分为二进制计数器和非二进制计数器两类。 二进制计数器：按二进制规律计数。最常用的有四位二进制计数器，计数范围从0000到1111。 异步加法的缺点是运算速度慢，但是其电路比较简单，因此对运算速度要求不高的设备中，仍不失为一种可取的全加器。同步加法优点是速度快，虽然只比异步加法快千分之一甚至几千分之一秒，但对于计数器来讲，却是十分重要的。所以在这个高科技现代社会中，同步二进制计数器应用十分广泛。 下图为三位二进制加法计数器的电路图。 图1 三位二进制计数器 图示电路为对时钟信号计数的三位二进制加法计数器或称为八进制加法计数器。 该电路的经典分析过程: 1.根据电路写出输出方程、驱动方程和状态方程 2. 求出状态图 3.检查电路能否自启动 4.文字叙述逻辑功能 解：

基于QuartusII的同步计数器设计

基于QuartusII的同步计数器设计 目录 一、软件及语言概述 二、实验设计 三、学习感悟 四、参考文献 一、软件及语言概述 1.1软件介绍： Quartus II是Altera公司在21 世纪初推出的FPGA/CPLD开发环境，是Altera前一代FPGA/CPLD集成开发环境MAX+PLUS II的更新换代产品，其优点是功能强大、界面友好、使用便捷。它支持原理图、VHDL、VerilogHDL以及AHDL 等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。Quartus II支持Altera的IP内核，包含了 LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性，加快了设计速度。此外，Quartus II通过和DSP Builder工具与Matlab/Simulink的相结合，可以方便的实现各种DSP应用系统；支持Altera 的片上可编程系统开发，集系统设计、嵌入式软件开发。可编程逻辑设计于一体，是一个综合性的开发平台。 Quartus II有严格的设计流程，分为设计输入与约束、分析和综合、布局布线、仿真及编程与配置等。本次仿真设计所用到的版本为Quartus II 9.0，其用户界面如下图所示： 1.2 Verilog HDL语言概述: Verilog HDL即Verilog硬件描述语言，它主要应用于数字电路和系统设计、数字电路和系统仿真等，即利用计算机和相关软件对用Verilog HDL等硬件语言建模的复杂数字逻辑电路设计进行仿真验证，再利用综合软件将设计的数字电路自动综合，以得到符合功能需求并且在相应的硬件电路结构上可以映射实现的数字逻辑网表，然后布局布线，根据网表和选定的实现器件工艺特性自动生成具体电路，同时软件生成选定器件的延时模型，经过仿真验证确定无误后写入器件中，最终实现电路设计。Verilog HDL语言不仅定义了语法而且对每个语法结构都定义了清晰的模拟、仿真语义。因此用这种语言编写的模型能够使用Verilog仿真

四位二进制加法计数器课程设计

成绩评定表 学生姓名郝晓鹏班级学号1103060129 专业通信工程课程设计题目四位二进制加法 计数器 评语 组长签字： 成绩 日期20 年月日

课程设计任务书 学院信息科学与工程学院专业通信工程 学生姓名郝晓鹏班级学号1103060129 课程设计题目四位二进制加法计数（缺0010 0011 1101 1110） 实践教学要求与任务: 1、了解数字系统设计方法。 2、熟悉VHDL语言及其仿真环境、下载方法。 3、熟悉Multisim仿真环境。 4、设计实现四位二进制加计数（缺0010 0011 1101 1110） 工作计划与进度安排: 第一周：熟悉Multisim及QuartusII环境，练习数字系统设计方法。包括采用触发器设计和超高速硬件描述语言设计，体会自上而下、自下而上设计 方法的优缺点 第二周：1.在QuartusII环境中仿真实现四位二进制加计数（缺0100 0101 1001 1010 ）。 2.在Multisim环境中仿真实现四位二进制加计数，缺（0100 0101 1001 1010），并通过虚拟仪器验证其正确性。 指导教师： 201 年月日专业负责人： 201 年月日 学院教学副院长： 201 年月日

摘要 本文采用在MAXPLUSⅡ环境中用VHDL语言实现四位二进制加法计数（缺0010 0011 1101 1110），在仿真器上显示结果波形，并下载到目标芯片上，在实验箱上观察输出结果。在Multisim环境中仿真实现四位二进制加法计数器（缺0010 0011 1101 1110），并通过虚拟仪器验证其正确性。 关键词：MAXPLUSⅡ环境；VHDL语言；四位二进制加计数；Multisim环境

数字电路实验计数器的设计

数字电路与逻辑设计实验报告实验七计数器的设计 ：黄文轩 学号：17310031 班级：光电一班

一、实验目的 熟悉J-K触发器的逻辑功能，掌握J-K触发器构成异步计数器和同步计数器。 二、实验器件 1.数字电路实验箱、数字万用表、示波器。 2.虚拟器件: 74LS73，74LS00, 74LS08, 74LS20 三、实验预习 1. 复习时序逻辑电路设计方法 ①根据设计要求获得真值表 ②画出卡诺图或使用其他方式确定状态转换的规律 ③求出各触发器的驱动方程 ④根据已有方程画出电路图。 2. 按实验内容设计逻辑电路画出逻辑图 Ⅰ、16进制异步计数器的设计 异步计数器的设计思路是将上一级触发器的Q输出作为下一级触发器的时钟信号，置所有触发器的J-K为1，这样每次到达时钟下降沿都发生一次计数，每次前一级 触发器从1变化到0都使得后一级触发器反转，即引发进位操作。 画出由J-K触发器组成的异步计数器电路如下图所示：

使用Multisim仿真验证电路正确性，仿真图中波形从上到下依次是从低位到高位 触发器的输出，以及时钟信号。： 可以看出电路正常执行16进制计数器的功能。 Ⅱ、16进制同步计数器的设计 较异步计数器而言，同步计数器要求电路的每一位信号的变化都发生在相同的时间点。

因此同步计数器各触发器的时钟脉冲必须是同一个时钟信号，这样进位信息就要放置在J-K 输入端，我们可以把J-K端口接在一起，当时钟下降沿到来时，如果满足进位条件(前几位触发器输出都为1)则使JK为1，发生反转实现进位。 画出由J-K触发器和门电路组成的同步计数器电路如下图所示 使用Multisim仿真验证电路正确性，仿真图中波形从上到下依次是从低位到高位触发器的输出，计数器进位输出，以及时钟信号。：

100进制同步计数器设计

实验名称：100进制同步计数器设计 专业班级：姓名：学号：实验日期： 一、实验目的： 1、掌握计数器的原理及设计方法； 2、设计一个0~100的计数器； 3、利用实验二的七段数码管电路进行显示； 二、实验要求： 1、用VHDL 语言进行描写； 2、有计数显示输出； 3、有清零端和计数使能端； 三、实验结果： 1. VHDL程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; PACKAGE my_pkg IS Component nd2 -- 或门 PORT (a,b: IN STD_LOGIC; c: OUT STD_LOGIC); END Component; Component led_decoder PORT (din:in std_logic_vector(3 downto 0 ); --四位二进制码输入 seg:out std_logic_vector(6 downto 0) ); --输出LED七段码 END Component; 1

Component CNT60 --2位BCD码60进制计数器 PORT ( CR:IN STD_LOGIC; EN:IN STD_LOGIC; CLK:IN STD_LOGIC; OUTLOW:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); OUTHIGH:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0) ); END Component; Component CNT100 --带使能和清零信号的100进制计数器PORT ( CLK:IN STD_LOGIC; EN:IN STD_LOGIC; CLR:IN STD_LOGIC; OUTLOW:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); OUTHIGH:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0) ); END Component; Component freq_div --50MHZ时钟分频出1Hz PORT ( clkinput : IN STD_LOGIC; output : OUT STD_LOGIC ); END Component;

十进制4位加法计数器设计

洛阳理工学院 十 进 制 4 位 加 法 计 数 器 系别：电气工程与自动化系 姓名：李奇杰学号：B10041016

十进制4位加法计数器设计 设计要求： 设计一个十进制4位加法计数器设计 设计目的： 1.掌握EDA设计流程 2.熟练VHDL语法 3.理解层次化设计的内在含义和实现 设计原理 通过数电知识了解到十进制异步加法器的逻辑电路图如下 Q3 则可以通过对JK触发器以及与门的例化连接实现十进制异步加法器的设计 设计内容 JK JK触发器的VHDL文本描述实现： --JK触发器描述 library ieee; use ieee.std_logic_1164.all; entity jk_ff is

port( j,k,clk: in std_logic; q,qn:out std_logic ); end jk_ff; architecture one of jk_ff is signal q_s: std_logic; begin process(j,k,clk) begin if clk'event and clk='0' then if j='0' and k='0' then q_s <= q_s; elsif j='0' and k='1' then q_s <= '0'; elsif j='1' and k='0' then q_s <= '1'; elsif j='1' and k='1' then q_s <= not q_s; end if; end if; end process; q <= q_s; qn <= not q_s; end one; 元件门级电路： 与门VHDL文本描述实现： --与门描述library ieee; use ieee.std_logic_1164.all;

设计一个四位二进制计数器

1、要求：设计一个四位二进制计数器，将计数结果由数码管显示，显示结果为十进制数。数码管选通为低电平有效，段码为高电平有效。 分析：VHDL 描述包含五部分：计数器、将四位二进制数拆分成十进制数的个位和十位、二选一的数据选择器、七段译码、数码管选通控制信号 线定义为信号 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity counter3 is Port ( clk:in STD_LOGIC; clk1 : in STD_LOGIC; clr : in STD_LOGIC; en : in STD_LOGIC; co : out STD_LOGIC; scanout:out std_logic_vector(1 downto 0); ledout:out std_logic_vector(6 downto 0)); end counter3; architecture Behavioral of counter3 is signal cnt:std_logic_vector(3 downto 0); signal cnt1:std_logic_vector(3 downto 0); signal cnt2:std_logic_vector(3 downto 0); signal hex:std_logic_vector(3 downto 0); signal scan:std_logic_vector(1 downto 0); en clr

同步计数器的设计实验报告文档

2020 同步计数器的设计实验报告文档 Contract Template

同步计数器的设计实验报告文档 前言语料：温馨提醒，报告一般是指适用于下级向上级机关汇报工作，反映情况，答复上级机关的询问。按性质的不同，报告可划分为：综合报告和专题报告；按行文的直接目的不同，可将报告划分为：呈报性报告和呈转性报告。体会指的是接触一件事、一篇文章、或者其他什么东西之后，对你接触的事物产生的一些内心的想法和自己的理解 本文内容如下：【下载该文档后使用Word打开】 同步计数器的设计实验报告 篇一：实验六同步计数器的设计实验报告 实验六同步计数器的设计 学号： 姓名： 一、实验目的和要求 1．熟悉JK触发器的逻辑功能。 2．掌握用JK触发器设计同步计数器。 二、实验仪器及器件 三、实验预习 1、复习时序逻辑电路设计方法。 ⑴逻辑抽象，得出电路的状态转换图或状态转换表 ①分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。通常都是取原因（或条件）作为输入逻辑变量，取结

果作输出逻辑变量。 ②定义输入、输出逻辑状态和每个电路状态的含意，并将电路状态顺序编号。 ③按照题意列出电路的状态转换表或画出电路的状态转换图。通过以上步骤将给定的逻辑问题抽象成时序逻辑函数。 ⑵状态化简 ①等价状态：在相同的输入下有相同的输出，并且转换到同一次态的两个状态。 ②合并等价状态，使电路的状态数最少。 ⑶状态分配 ①确定触发器的数目n。因为n个触发器共有2n种状态组合，所以为获得时序电路所需的M个状态，必须取2n1＜M2n ②给每个电路状态规定对应的触发器状态组合。 ⑷选定触发器类型，求出电路的状态方程、驱动方程和输出方程 ①根据器件的供应情况与系统中触发器种类尽量少的原则谨慎选择使用的触发器类型。 ②根据状态转换图（或状态转换表）和选定的状态编码、触发器的类型，即可写出电路的状态方程、驱动方程和输出方程。 ⑸根据得到的方程式画出逻辑图 ⑹检查设计的电路能否自启动 ①电路开始工作时通过预置数将电路设置成有效状态的一种。 ②通过修改逻辑设计加以解决。

四位二进制加法计数器

学院信息学院专业通信工程姓名陈洁学号02 设计题目数字系统课程设计 内容四位二进制加法计数器 技术参数和要求0000→0001→0010→0011→0110→0111→1000→1001→1010→1011→1100→→1101→1110→1111→0000 缺0100→0101 设计任务 1.按要求设计VHDL程序， 2.在Xinlinx Ise环境中运行程序并输出仿真波形。 工作进度和安排第18周： 1.学习Xinlinx Ise软件知识，熟悉软件相关操作； 2.学习multsim软件知识，熟悉其在画逻辑电路时的应用； 3.查阅相关资料，学习时序逻辑电路设计知识。 第20周： 1.按要求编写程序代码，； 2.运行并输出仿真波形； 3.程序下载到电路板测试； 4.利用multsim软件，设计时序电路； 5.运行并验证结果； 6.撰写报告。 指导教师（签字）： 年月日学院院长（签字）： 年月日

目录 一．数字系统简介 (3) 二．设计目的和要求 (3) 三．设计内容 (3) 四．VHDL程序设计 (3) 五．波形仿真 (11) 六. 逻辑电路设计 (12) 六．设计体会 (13) 七．参考文献 (13)

一．数字系统简介 在数字逻辑设计领域，迫切需要一种共同的工业标准来统一对数字逻辑电路及系统的描述，这样就能把系统的设计分解为逻辑设计（前端），电路实现（后端）和验证桑相互独立而又相关的部分。由于逻辑设计的相对独立性就可以把专家们设计的各种数字逻辑电路和组件建成宏单元或软件核，即ip库共设计者引用，设计者可以利用它们的模型设计电路并验证其他电路。VHDL这种工业标准的产生顺应了历史潮流。 二．设计目的和要求 1、通过《数字系统课程设计》的课程实验使电子类专业的学生能深入了解集成中规 模芯片的使用方法。 2、培养学生的实际动手能力，并使之初步具有分析，解决工程实际问题的能力。三．设计内容 四位二进制加计数，时序图如下： 0000→0001→0010→0011→0110→0111→1000→1001→1010→1011→1100→→1101→1110→1111 →0000 缺0100→0101 。由JK触发器组成4位异步二进制加法计数器。 四．VHDL程序设计 四位二进制加计数，缺0100，0101（sw向上是0(on)；灯亮为0） LIBRARY IEEE; USE entity count10 is PORT (cp,r:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); end count10; ARCHITECTURE Behavioral OF count10 IS SIGNAL count:STD_LOGIC_VECTOR(3 DOWNTO 0) ; BEGIN PROCESS (cp,r) BEGIN if r='0' then count<="0000"; elsiF cp'EVENT AND cp='1' THEN if count="0011" THEN count <="0110"; ELSE count <= count +1; END IF; end if; END PROCESS; q<= count; end Behavioral;

实验六 同步计数器的设计

实验六同步计数器的设计 一、实验目的和要求 1．熟悉JK触发器的逻辑功能。 2．掌握用JK触发器设计同步计数器。 二、实验仪器及器件 仪器及器件名称型号数量数字电路实验箱DS99-1A 1 数字万用表DY2106 1 双踪示波器CS-4135 1 器件74LS73X2 2 74LS32X2 1 74LS08X2 2 四、实验原理 1．计数器的工作原理 递增计数器----每来一个CP，触发器的组成状态按二进制代码规律增加。 递减计数器-----按二进制代码规律减少。 双向计数器-----可增可减，由控制端来决定。 五、实验内容 1．用J-K触发器和门电路设计一个特殊的12进制计数器，其十进制的状态转换图为： 图4 12进制计数器状态转换图 2.考虑增加一个控制变量D，当D=0时，计数器按内容一方式（顺时针）运行，当D=1时，无论计数器当前处于什么状态，计数器按内容一的反方向（逆时针）运行。本题为附加内容，因接线复杂可用模拟软件测试结果。 六、实验报告 1.写出详细的设计过程。 (1)根据实验要求可以的该特殊十二进制计数器状态转换图。

(2)确定电路所需触发器数目:有效状态为m=12，求所需触发器数目n 。 由2n ≥m=12，可得n=4。 (3)画出次态卡诺图 (4)求出每个触发器的状态方程 (5)求各触发器的驱动方程 根据n n n Q K Q J Q +=+1，得到以下J 、K 的逻辑表达式：

(6)仿真图如下： 显示管显示的顺序符合十二进制的要求 2.画出CP及各输出端的波形图，要画好他们之间的相位关系。 (1)通过状态图画得CLK、Q0、Q1、Q2、Q3的波形图如下： (2)仿真得到波形图如下：

EDA实验报告-实验3计数器电路设计

暨南大学本科实验报告专用纸 课程名称 EDA实验成绩评定 实验项目名称计数器电路设计指导教师郭江陵 实验项目编号 03 实验项目类型验证实验地点 B305 学院电气信息学院系专业物联网工程 组号： A6 一、实验前准备 本实验例子使用独立扩展下载板EP1K10_30_50_100QC208(芯片为EP1K100QC208)。EDAPRO/240H实验仪主板的VCCINT跳线器右跳设定为； EDAPRO/240H实验仪主板的VCCIO 跳线器组中“”应短接，其余VCCIO均断开；独立扩展下载板“EP1K10_30_50_100QC208”的VCCINT跳线器组设定为；独立扩展下载板“EP1K10_30_50_100QC208”的VCCIO跳线器组设定为。请参考前面第二章中关于“电源模块”的说明。 二、实验目的 1、了解各种进制计数器设计方法 2、了解同步计数器、异步计数器的设计方法 3、通过任意编码计数器体会语言编程设计电路的便利 三、实验原理 时序电路应用中计数器的使用十分普遍，如分频电路、状态机都能看到它的踪迹。计数器有加法计数器、可逆计数器、减法计数器、同步计数器等。利用MAXPLUSII已建的库74161、74390分别实现8位二进制同步计数器和8位二——十进制异步计数器。输出显示模块用VHDL实现。 四、实验内容 1、用74161构成8位二进制同步计数器（程序为T3-1）； 2、用74390构成8位二——十进制异步计数器（程序为T3-2）； 3、用VHDL语言及原理图输入方式实现如下编码7进制计数器（程序为T3-3）： 0，2，5，3，4，6，1 五、实验要求 学习使用Altera内建库所封装的器件与自设计功能相结合的方式设计电路，学习计数器电路的设计。 六、设计框图 首先要熟悉传统数字电路中同步、异步计数器的工作与设计。在MAX+PLUS II中使用内建的74XX库选择逻辑器件构成计数器电路，并且结合使用VHDL语言设计转换模块与接口模块，最后将74XX模块与自设计模块结合起来形成完整的计数器电路。并借用前面设计的数码管显示模块显示计数结果。 ◆74161构成8位二进制同步计数器（程序为T3-1）

四位二进制计数器

四位二进制计数器设计 班级：电子S102 姓名刘利勇学号：103511 一：实验目标 掌握用VHDL语言设计异步复位、同步使能的四位二进制加法计数器的编程方法， RST是异步清零信号，高电平有效；CLK是时钟信号；ENA是同步使能信号，高电平使能。OUTY是4位数据输出端。COUT是进位端。在复位信号为低电平，使能信号为高电平并且有时钟输入的时候，计数器自加，直到溢出，自动复位。 二：实验仪器 PC机一台，实验箱一套 三：实验步骤 1、新建一个工程目录，在该工程目录下新建一个文本输入文件。 2、在新建的文件中输入以下实验程序，并把该文件以CNT4B.VHD为文件名保存在该新建的工程文件夹下。

3、把该文本文件设置成当前文件。 4、运行编译器，检测该文本文件的错误，直到编译通过。 5、新建波形文件，在该文件中输入信号节点，设置仿真时间，运行仿真器，观测仿真波形。

6、软件仿真正确无误后，选择目标器件。 7、引脚锁定。其中时钟信号选择1引脚，使能引脚和复位引脚分别接一位拨动开关。溢出端接一个发光二极管，数据输出端接一个数码管。数据的高位接数码管的高位，数据的低位接数码管的低位。 9、重新编译。

10、编程下载，硬件调试。观测硬件结果，复位波动开关置为低电平，使能波动开关置为高电平，则数码管依次循环显示0到F，显示到F时，LED灯亮，说明发生溢出进位。当复位端有效时，计数器复位。使能端为低电平时，计数器不计数。 四、实验注意事项 1、注意输入程序后保存，以VHD为后缀名保存，不要使用默认保存格式，否则编译不通过。 2、引脚锁定时，要把输出端的高位和数码管的高位缩地，低位和低位锁定。这样才能按从0到F的顺序自加1显示。否则会数码管译码错误，会出现数字跳变。

实验九 计数器的设计

实验九计数器的设计 实验目的 熟悉J-K触发器的逻辑功能，掌握J-K触发器构成异步计数器和 同步计数器。 一、 二、实验仪器及器件 1、 2、试验箱，万用表，示波器 3、 4、74LS73, 74LS00，74LS08，74LS20 三、 四、实验原理 （1）74LS194——移位寄存器 芯片74LS194是一种移位寄存器，具有左移、右移，并行送数、保持和清除五项功能。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出。

（2）双J-K 触发器 74LS73 74LS73 是一种双J-K 触发器（下降 沿触发），它只有在时钟脉冲的状态发生变化是，发生在时钟脉冲的 下降沿。并且只有在下降沿的转换瞬间才对输入做出响应。本实验采 用集成J-K 触发器74LS73构成时序电路。 表达式：Q n+1=J （Q n ）＇+K ＇Q n 1、K 触发器设计16进制异步计数器，用逻辑分析仪分析观察CP 和各输出波形 Cr S 1 S 0 工作状态 0 1 1 1 1 X 0 0 1 1 X 0 1 0 1 置零 保持 右移 左移 并行送数 M D D D CP G Vcc D D Q Q Q Q M C D 74LS194 引脚图 74LS73 引脚图

步骤二：选择门电路：我认为可以用四个74LS93，来实现这一功能，所有的Ｊ，Ｋ都接入高电平，此时表达式变 从而四级ＪＫ触发器就会有四级分频。同时由于要求异步计数器所以，把上一级的输出接入下一级的输入，实现异步计数器，相应的由于分频的原因，Ｑ０，Ｑ１，Ｑ２，Ｑ３的频率逐次减少为上一级一半，从而实现十六进制。 步骤三：列出理论的波形图片： 步骤四：用proteus仿真 步骤五：用逻辑分析仪观察波形 1、 2、用JK触发器设计一个16进制同步计数器，用逻辑分析仪观察 CP和各输出的波形

4位同步二进制加法计数器

4位同步二进制加法计数器 一、实验目的 1、熟悉在EDA平台上进行数字电路集成设计的整个流程。 2、掌握Max+PlusⅡ软件环境下简单的图形、VHDL文本等输入设计方法。 3、熟悉VHDL设计实体的基本结构、语言要素、设计流程等。 4、掌握利用Max+PlusⅡ的波形仿真工具验证设计的过程。 5、学习使用JTAG接口下载逻辑电路到可编程芯片，并能调试到芯片正常工作为止。 二、实验设备 １．软件 操作系统：Windows 2000 EDA软件：MAX+plus II 10.2 ２．硬件 EDA实验箱：革新EDAPRO/240H 三、实验原理 1.设计分析 4位同步二进制加法计数器的工作原理是指当时钟信号clk的上升沿到来时，且复位信号clr低电平有效时，就把计数器的状态清0。 在clr复位信号无效（即此时高电平有效）的前提下，当clk的上升沿到来时，如果计数器原态是15，计数器回到0态，否则计数器的状态将加1. 2.VHDL源程序 library ieee; use ieee.std_logic_1164.all; entity cnt4e is port(clk,clr:in std_logic; cout:out std_logic; q:buffer integer range 0 to 15); end cnt4e; architecture one of cnt4e is begin process(clk,clr) begin if clk'event and clk='1'then if clr='1'then if q=15 then q<=0; cout<='0'; elsif q=14 then q<=q+1; cout<='1'; else q<=q+1; end if; else q<=0;

24进制计数器设计

创作编号： GB8878185555334563BT9125XW 创作者：凤呜大王* 湖南人文科技学院 课程设计报告 课程名称：电子技术基础课程设计 设计题目：24进制数字电子钟时计器、译码显示电路 系别： 专业： 班级：

学生姓名: 学号： 起止日期:2009/06/01————2009/06/18 指导教师: 教研室主任：

摘要 24进制数字钟是一种用数字电路技术实现时计时的装置，与机械式时钟相比具有更高的准确性和直观性。此次设计与制作24进制电子数字钟时计数、译码、显示电路需要了解组合逻辑电路和时序逻辑电路；了解集成电路的引脚安排；了解各种时计数、译码芯片的逻辑功能及使用方法；了解数字钟的原理。本次设计是基于24进制电子数字钟的原理，实现具有24进制清零功能的电子钟，它主要由脉冲、10进制加法器74LS160、译码器74LS48、共阴极LED数码管等四个模块构成。脉冲本利用555设计一个多谐振荡器，但由于制板受单面板限制，故撤销了

555设计的多谐振荡器，而直接由实验室提供脉冲。各功能模块在QuartusⅡ软件中先由VHDL语言描述出，然后将其打包成可调用的元件，再利用原理图输入法将各模块按功能连接起来就得到顶层文件的原理图。这时，再进行时序仿真、引脚锁定和嵌入逻辑分析仪之后，就编译下载至硬件中，选择正确的模式和各种设置后即可实现这次设计所要求的功能。 关键词：加法器;译码器;显示数码管

目录 设计要求 (1) 前言 (1) 1.方案论证与对比 (2) 1.1方案一 (2) 1.2方案二 (2) 1.3两种方案的对比 (3) 2、各功能模块设计 (3) 2.1计数器电路 (3) 2.2译码驱动电路 (5) 2.3共阴极七段数码管显示器 (6) 3、调试与操作说明 (8) 3.1电路仿真效果图 (8) 3.2P ROTEL电路印刷板原理图及印刷板制版电路图 (9) 3.3实际电路系统的制作及测试 (10) 3.4电路板的测试情况、参数分析与实际效果 (10) 4、心得与体会 (11) 5、元器件及仪器设备明细 (12) 6、参考文献 (13) 7、致谢 (14)

4位二进制计数器实验

计算机组成原理 实验报告 院系： 专业： 班级： 学号： 姓名： 指导老师： 2014年11月20日

实验一 4位二进制计数器实验 一、实验环境 1. Windows 2000 或 Windows XP 2. QuartusII9.1 sp2、DE2-115计算机组成原理教学实验系统一台，排线若干。 二、实验目的 1、熟悉VHDL 语言的编写。 2、验证计数器的计数功能。 三、实验要求 本实验要求设计一个4位二进制计数器。要求在时钟脉冲的作用下，完成计数功能，能在输出端看到0-9，A-F 的数据显示。（其次要求下载到实验版实现显示） 四、实验原理 计数器是一种用来实现计数功能的时序部件，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能。计数器由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS 触发器、T 触发器、D 触发器及JK 触发器等。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。 计数器按计数进制不同，可分为二进制计数器、十进制计数器、其他进制计数器和可变进制计数器，若按计数单元中各触发器所接收计数脉冲和翻转顺序或计数功能来划分，则有异步计数器和同步计数器两大类，以及加法计数器、减法计数器、加/减计数器等，如按预置和清除方式来分，则有并行预置、直接预置、异步清除和同步清除等差别，按权码来分，则有“8421”码，“5421”码、余“3”码等计数器，按集成度来分，有单、双位计数器等等，其最基本的分类如下： 计数器的种类??????? ?????????????????????进制计数器十进制计数器二进制计数器进制可逆计数器减法计数器 加法计数器功能异步计数器同步计数器结构N 、、、321 下面对同步二进制加法计数器做一些介绍。 同步计数器中，所有触发器的CP 端是相连的，CP 的每一个触发沿都会使所有的触发器状态更新。因此不能使用T′触发器。应控制触发器的输入端，即将

2020年同步计数器的设计实验报告

------------------------------------------------------------精品文档-------------------------------------------------------- 同步计数器的设计实验报告 篇一：实验六同步计数器的设计实验报告 实验六同步计数器的设计 学号： 姓名： 一、实验目的和要求 1．熟悉JK触发器的逻辑功能。 2．掌握用JK触发器设计同步计数器。 二、实验仪器及器件 三、实验预习 1、复习时序逻辑电路设计方法。 ⑴逻辑抽象，得出电路的状态转换图或状态转换表 ①分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。通常都是取原因（或条件）作为输入逻辑变量，取结果作输出逻辑变量。 ②定义输入、输出逻辑状态和每个电路状态的含意，并将电路状态顺序编号。 ③按照题意列出电路的状态转换表或画出电路的状态转换图。通过以上步骤将给定的逻辑问题抽象成时序逻辑函数。 ⑵状态化简 ①等价状态：在相同的输入下有相同的输出，并且转换到同一

次态的两个状态。． ②合并等价状态，使电路的状态数最少。 ⑶状态分配 ①确定触发器的数目n。因为n个触发器共有2n种状态组合，所以为获得时序电路所需的M个状态，必须取2n1＜M2n ②给每个电路状态规定对应的触发器状态组合。 ⑷选定触发器类型，求出电路的状态方程、驱动方程和输出方程 ①根据器件的供应情况与系统中触发器种类尽量少的原则谨慎选择使用的触发器类型。 ②根据状态转换图（或状态转换表）和选定的状态编码、触发器的类型，即可写出电路的状态方程、驱动方程和输出方程。 ⑸根据得到的方程式画出逻辑图 ⑹检查设计的电路能否自启动 ①电路开始工作时通过预置数将电路设置成有效状态的一种。 ②通过修改逻辑设计加以解决。 ⑺设计步骤简图 图3设计步骤简图 2、按实验内容设计逻辑电路画出逻辑图。设计思路详情见第六部分。电路图如下： 四、实验原理 ．计数器的工作原理 1．

vHDL用jk触发器设计异步四位二进制假发计数器

LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY SCAN_LED IS PORT ( d : IN STD_LOGIC_VECTOR(3 DOWNTO 0); SG :OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END; ARCHITECTURE al OF SCAN_LED IS BEGIN process(d) begin CASE d IS WHEN "0000" => SG <= "0111111"; WHEN "0001" => SG <= "0000110"; WHEN "0010" => SG <= "1011011"; WHEN "0011" => SG <= "1001111"; WHEN "0100" => SG <= "1100110"; WHEN "0101" => SG <= "1101101"; WHEN "0110" => SG <= "1111101"; WHEN "0111" => SG <= "0000111"; WHEN "1000" => SG <= "1111111"; WHEN "1001" => SG <= "1101111"; WHEN "1010" => SG <= "1110111"; WHEN "1011" => SG <= "1111100"; WHEN "1100" => SG <= "0111001"; WHEN "1101" => SG <= "1011110"; WHEN "1110" => SG <= "1111001"; WHEN "1111" => SG <= "1110001"; WHEN OTHERS => NULL ; END CASE ; end process ; END al;