实验四TTL集电极开路门和三态输出门测试_图文(精)

实验四 TTL 集电极开路门和三态输出门测试

一、实验目的

1 、掌握 TTL 集电极开路门 (OC 门的逻辑功能及应用。

2 、了解集电极负载电阻 RL 对集电极开路门的影响。

3 、掌握 TTL 三态输出门 (3S 门的逻辑功能及冈山。

二、实验原理

数字系统中有时需要把两个或两个以上集成逻辑门的输出端直接并接在一起完成一定的逻辑功能。对于普通的 TTL 电路 , 由于输出级采用了推拉式输出电路 , 无论输出是高电平还是低电平 , 输出阻抗都很低。因此 , 通常不允许将它们的输出端并接在一起使用 , 而集电极开路门和三态输出门是两种特殊的 TTL 门电路 , 它们允许把输出端直接并按在一起使用 , 也就是说 , 它们都具有 " 线与 " 的功能。

1 、 TTL 集电极开路门 (OC 门

本实验所用 OC 门型号为 2 输入四与非门 74LS03, 引脚排列见附录。工作时 , 输出端必须通过一只外接电阻 RL 和电源 Ec 相连接 , 以保证输出电平符合电路要求。

OC 门的应用主要有下述三个方面 :

(l 电路的 " 线与 " 特性方便的完成某些特定的逻辑功能。图4 · l 所示 , 将两个 OC 门输出端直接并接在一起 , 则它们的输出

F=FA·FB=A1A2·B1B2 =A1A2+B1B2

图 4-1 0C 与非门 " 线与 " 电路图 4-2 0C 与非门负载电阻 RL 的确定

即把两个 ( 或两个以上〉 OC 与非门 " 线与 " 可完成 " 与或非 " 的逻辑功能。

(2 实现多路信息采集 , 使两路以上的信息共用一个传输通道 ( 总线。

(3 实现逻辑电平转换 , 以推动荧光数码管、继电器、 MOS 器件等多种数字集成电路。

OC 门输出并联运用时负载电阻 RL 的选择 :

如图 43 所示 , 电路由 n 个 OC 与非门 " 线与 " 驱动有 m 个输入端的 N 个 TTL 与 1Hl, 为保证 OC 门输出电平符合逻辑要求 , 负载屯阻 RI 阻值的选抨范围为:

式中 :IOH 一一 -OC 门输出管截止时 ( 输出高电平 VOEf 〉的漏电流〈约为 50uA

ILM 一一一 OC 门输出低电平 VOL 时允许最大灌入负载电流 ( 约为 2OmA

ItH 一一 -负载门高电平输入电流 (<5011A

Itl, 一一负载门低电平输入电流 (<1.6mA

Ec 一 -RL 外接电源电压

n 一一 OC 门个数 N 一一负载门个数

M 一一接入电路的负载门输入端总个数

RL 值须小于 RLmax, 否则 VOEt 将下降 ,RL 值须大于 RLmiI1, 否则 VOL 将上升 , 又 RL

的大小会影响输出波形的边沿时间 , 在工作速度较高时 ,RL 应尽量选取接近 RIAin 。

2 、 TTL 三态输出门 (3S 门

TTL 三态输出门是一种特殊的门电路 , 它与普通的 TTL 门电路结构不同 , 它的输出端除了通常的高电平、低电平两种状态外 ( 这两种状态均为低阻状态〉 , 还有第三种输出状态一一高阻态 , 处于高阻态时 , 电路与负载之间相当于开路。二态输出门按逻辑功能及控制方式来分有各种不同类型 , 本实验所周二态川的型号是74LSiEJ 二态输山山总线缓冲击 , 图 4-3 是三态输出四总线缓冲器的逻辑符号 , 它有一个控制端( 又称为禁止端或使能端 E ,E=0 为正常工作状态 , 实现 Y=A 的逻辑功能 :E 21 为禁止状态 , 输出 Y 是高阻态。这种在控制端加低电平电路才能正常工作的方式称低电平使能。 74LSl25 的引脚排列见附录。

图 4-3(a 图 4-3(b

图4-3 三态四总线缓冲器逻辑符号

输入输出

/E A F

0 O

1 1

1 O 高阻

右表为 74LS125 的功能表

三态电路主要用途之一是实现总线传输 , 即用一个传输通道 ( 称总线〉 , 以选通方式传送多路信息。使用时 , 要求只有需要传输信息的三态控制端处于使能态 (E =0 〉其余各门皆处于禁止状态 (E =1 〉。由于三态门

输出电路结构与普通 TTL 电路相同 , 显然 , 若同时有两个或两个以上三态门的控制端处于使能态 , 将出现与普通π L 门 " 线与 " 运用时同样的问题 , 因而是绝对不允许的。

三、实验设备与器件

1 、数字逻辑电路实验板。

2 、数字逻辑电路实验板扩展板。

3 、双踪示波器 , 数字万用表。

4 、芯片74LSOO 、74LS03 、74LS04 、74LS10 、74LS125, 电阻 200 欧、 lOK 电位器。

5 、1Hz 的连续脉冲 , 单次脉冲。

四、实验内容及实验步骤

1.TTL 集电极开路与非门 74LS03 负载电阻 RL 的确定。

图 4-4 74LS03 负载电阻的确定

将数字逻辑电路实验板扩展板插在实验板相应位置 , 并固定好 , 找一个 14PIN 的插座插上芯片 74LS03, 并在 14PIN 插座的第 7 脚接上实验板的地 (GND, 第14 脚接上电源(VCC, 逻辑电平接拨位开关。芯片的管脚分配请参考附录或其它资料。

用两个集电极开路与非门 " 线与 " 使用驱动一个 TTL 非门 , 按图 4-4 连接实验电路。负载电阻由一个 200Q 电阻和一个 lOK 电位器串接而成 , 取

Ec=5V,Vott=3.5V,VOId =0.3Vo接通电源 , 用逻辑开关改变两个 OC 门的输入状

态 , 先使 OC 门 " 线与 " 输出高电平 , 调节 Rw 至使 Uoff=3.5V, 测得此时的RL 即为 RLmax' 再使电 ; 路输出低电平 VOL=0.3V, 测得此时的 RL 即为 RL Lmin

2. 集电极开路门的应用

用 OC 门实现 FzAB +CD +EF, 实验时输入变量允许用原变量和反变量 , 外接负

载电阻 RL 自取合适的值。具体的连线方法同实验内容 1 。

3. 三态输出门

(1测试 74LS125 三态输出门的逻辑功能 : 将数字逻辑电路实验板扩展板插在实验板相应位置 , 并固定好 , 找一个 14PIN 的插座插上芯片 74LS125, 并在 14PIN 插座的第 7 脚接上实验板的地 (GND, 第 14 脚接上电源 (VCC 〉 , 三态门输入端接逻辑开关 , 控制端接单次脉冲源 , 输出接发光二极管 ( 逻辑电平显示。逐个测试集成块中四个门的逻辑功能 , 记入表 4-1 中。

表 4-1 74LS125 三态输出门的逻辑功能

输入输出

E A

O O

1

1 O

1

(2 三态输出门的应用

将四个三态缓冲器按图 4-5 接线 , 输入端按图示加输入信号 , 控制端接逻辑开关 , 输出端接 LED, 先使四个三态门的控制端均为高电平 "1 气即处于禁止状态。注意 , 应先使工作的三态门转换为禁止状态 , 再让另一个门开始传递数据。记录实验结果。

图 4-5 用 74LS125 实现总线传输实验电路

图4-6 74LS125 引脚排列图

五、实验预习要求

1. 复习 TTL 集电极开路门和三态门工作原理。

2. 计算实验中各 RL 阻值 , 并从中确定实验所用 RL 值 ( 标称值。

3. 画出用OC 与非门实现实验内容 2 的逻辑图。

六、实验实验报告

1. 画出实验电路图 , 并标明有关外接元件值。

2. 整理分析实验结果 , 总结集电极开路门和三态输出门的优缺点。

3. 思考 : 在使用总线传输时 , 总线上能不能同时接有 OC 门与三态输出门 ? 为什么 ?

数字电路基础考试题9答案

A 卷 一．选择题（18） 1．以下式子中不正确的是（ C ） a ．1?A ＝A b ．A ＋A=A c ． B A B A +=+ d ．1＋A ＝1 2．已知B A B B A Y ++=下列结果中正确的是（ ） a ．Y ＝A b ．Y ＝B c ．Y ＝A ＋B d ．B A Y += 3．TTL 反相器输入为低电平时其静态输入电流为（ ） a ．－3mA b ．＋5mA c ．－1mA d ．－7mA 4．下列说法不正确的是（ ） a ．集电极开路的门称为OC 门 b ．三态门输出端有可能出现三种状态（高阻态、高电平、低电平） c ．O C 门输出端直接连接可以实现正逻辑的线或运算 d 利用三态门电路可实现双向传输 5．以下错误的是（ ） a ．数字比较器可以比较数字大小 b ．实现两个一位二进制数相加的电路叫全加器 c ．实现两个一位二进制数和来自低位的进位相加的电路叫全加器 d ．编码器可分为普通全加器和优先编码器 6．下列描述不正确的是（ ） a ．触发器具有两种状态，当Q=1时触发器处于1态

6．A 7．B 8．A 9． B b．时序电路必然存在状态循环 c．异步时序电路的响应速度要比同步时序电路的响应速度慢 d．边沿触发器具有前沿触发和后沿触发两种方式，能有效克服同步触发器的空翻现象 7．电路如下图（图中为下降沿Jk触发器），触发器当前状态Q3Q2Q1为“011”，请问时钟作用下，触发器下一状态为（） a．“110”b．“100”c．“010”d．“000” 8、下列描述不正确的是（） a．时序逻辑电路某一时刻的电路状态取决于电路进入该时刻前所处的状态。 b．寄存器只能存储小量数据，存储器可存储大量数据。 c．主从JK触发器主触发器具有一次翻转性 d．上面描述至少有一个不正确 9．下列描述不正确的是（） a．EEPROM具有数据长期保存的功能且比EPROM使用方便 b．集成二—十进制计数器和集成二进制计数器均可方便扩展。 c．将移位寄存器首尾相连可构成环形计数器 d．上面描述至少有一个不正确 二．判断题（10分） 1．TTL门电路在高电平输入时，其输入电流很小，74LS系列每个输入端的输入电流在40uA以下（） 2．三态门输出为高阻时，其输出线上电压为高电平（） 3．超前进位加法器比串行进位加法器速度慢（） 4．译码器哪个输出信号有效取决于译码器的地址输入信号（） 5．五进制计数器的有效状态为五个（） 6．施密特触发器的特点是电路具有两个稳态且每个稳态需要相应的输入条件维持。（） 7．当时序逻辑电路存在无效循环时该电路不能自启动（） 8．RS触发器、JK触发器均具有状态翻转功能（）

集电极开路输出

集电极开路输出 我们先来说说集电极开路输出的结构。集电极开路输出的结构如图1所示，右边的那个三极管集电极什么都不接，所以叫做集电极开路（左边的三极管为反相之用，使输入为“ 0”时，输出也为“ 0”）。对于图1，当左端的输入为“0”时，前面的三极管截止（即集电极c跟发射极e之间相当于断开），所以5v 电源通过1k电阻加到右边的三极管上，右边的三极管导通（即相当于一个开关闭合）；当左端的输入为“ T时，前面的三极管导通，而后面的三极管截止（相当于开关断开）。 我们将图1简化成图2的样子。图2中的开关受软件控制，“ 1”时断开，“0”时闭合。很明显可以看出，当开关闭合时，输出直接接地，所以输出电平为0。而当开关断开时，则输出端悬空了，即高阻态。这时电平状态未知，如果后面一个电阻负载（即使很轻的负载）到地，那么输出端的电平就被这个负载拉到低电平了，所以这个电路是不能输出高电平的。 再看图三。图三中那个1k的电阻即是上拉电阻。如果开关闭合，贝U有电流从1k电阻及开关上流过，但由于开关闭和时电阻为0 （方便我们的讨论，实际情况中开关电阻不为0,另外对于三极管还存在饱和压降），所以在开关上的电压为0,即输出电平为0。如果开关断开，则由于开关电阻为无穷大（同上，不考虑实际中的漏电流），所以流过的电流为0,因此在1k电阻上的压降也为0, 所以输出端的电压就是5v 了，这样就能输出高电平了。但是这个输出的内阻是比较大的（即1k?），如果接一个电阻为r的负载，通过分压计算，就可以算得最后的输出电压为5*r/（r+1000）伏，即5/（1+1000/r）伏。所以，如果要达到一定的电压的话，r就不能太小。如果r真的太小，而导致输出电压不够的话，那我们只有通过减小那个1k的上拉电阻来增加驱动能力。但是，上拉电阻又不能取得太小，因为当开关闭合时，将产生电流，由于开关能流过的电流是有限的，因此限制了上拉电阻的取值，另外还需要考虑到，当输出低电平时，负载可能还会给提供一部分电流从开关流过，因此要综合这些电流考虑来选择合适的上拉电阻。 如果我们将一个读数据用的输入端接在输出端，这样就是一个io 口了（51的io 口就是这样的结构，其中p0 口内部不带上拉，而其它三个口带内部上拉），当我们要使用输入功能时，只要将输出口设置为1即可，这样就相当于那个开关断开，而对于p0 口来说，就是高阻态了。 对于漏极开路（od）输出，跟集电极开路输出是十分类似的。将上面的三极管换成场效应管即可。这样集电极就变成了漏极，oc就变成了od,原理 分析是一样的。 另一种输出结构是推挽输出。推挽输出的结构就是把上面的上拉电阻也换成一个开关，当要输出高电平时，上面的开关通，下面的开关断；而要输出低电平时，则刚好相反。比起oc或者od来说，这样的推挽结构高、低电平驱动能力都很强。如果两个输出不同电平的输出口接在一起的话，就会产生很大的电流，有可能将输出口烧坏。而上面说的oc或od输出则不会有这样的情况，因为上拉电阻提供的电流比较小。如果是推挽输出的要设置为高阻态时，则两个开关必须同时断开 （或者在输出口上使用一个传输门），这样可作为输入状态，avr单片机的一些

数字电路第三章习题与答案

第三章集成逻辑门电路 一、选择题 1. 三态门输出高阻状态时，（）是正确的说法。 A.用电压表测量指针不动 B.相当于悬空 C.电压不高不低 D.测量电阻指针不动 2. 以下电路中可以实现“线与”功能的有（）。 A.与非门 B.三态输出门 C.集电极开路门 D.漏极开路门 3．以下电路中常用于总线应用的有（）。 A.TSL门 B.OC门 C. 漏极开路门 D.CMOS与非门 4．逻辑表达式Y=AB可以用（）实现。 A.正或门 B.正非门 C.正与门 D.负或门 5．TTL电路在正逻辑系统中，以下各种输入中（）相当于输入逻辑“1”。 A.悬空 B.通过电阻2.7kΩ接电源 C.通过电阻2.7kΩ接地 D.通过电阻510Ω接地 6．对于TTL与非门闲置输入端的处理，可以（）。 A.接电源 B.通过电阻3kΩ接电源 C.接地 D.与有用输入端并联 7．要使TTL与非门工作在转折区，可使输入端对地外接电阻RI（）。 A.＞RON B.＜ROFF C.ROFF＜RI＜RON D.＞ROFF 8．三极管作为开关使用时，要提高开关速度，可( )。 A.降低饱和深度 B.增加饱和深度 C.采用有源泄放回路 D.采用抗饱和三极管 9．CMOS数字集成电路与TTL数字集成电路相比突出的优点是（）。 A.微功耗 B.高速度 C.高抗干扰能力 D.电源范围宽 10．与CT4000系列相对应的国际通用标准型号为（）。 A.CT74S肖特基系列 B. CT74LS低功耗肖特基系列 C.CT74L低功耗系列 D. CT74H高速系列 11．电路如图（a），（b）所示，设开关闭合为1、断开为0；灯亮为1、灯灭为0。F 对开关A、B、C的逻辑函数表达式（）。

集电极开路门与三态输出门的应用

实验 4 集电极开路门与三态输出门的应用 实验目的 1. 掌握 TTL 集电极开路(OC)门的逻辑功能及应用。 2. 掌握 TTL 三态(3S)输出门的逻辑功能及应用。 实验仪器设备与元器件 1．硬件基础电路实验箱，双踪示波器，数字万用表。 2．74LS00，74LS03，CC4011，74LS125 各一块。 实验概述 1.TTL 集电极开路门 图1.4-1所示是一个TTL 二输入集电极开路与非门的逻辑符号和内部电路。 OC 门的使用方法如下： (1) 利用OC 门“线与”特性完成特定逻辑功能。 图1.4.2所示，输出端实现了线与的逻辑功能： 若有一个门的输出为低电平，则F 输出为低，当所有门的输出为高电平，F 输出为高，即在输出端实现了线与的逻辑功能。 (2) 利用OC 门可实现逻辑电平的转换 改变上拉电阻R L 的电源V L 的电压，输出端的逻辑电平会跟V L 改变。不同电平的逻辑电

路可以用OC 门连接。 (3) OC 门用于驱动 OC 门的输出电流较大，可驱动工作电流较大的电子器件。图1.4.3所示是用OC 门驱动发光二级管的低电平驱动电路。 3. TTL 三态门图1. 4.4所示为三态门的逻辑符号和内部结构图，控制端为低有效。 实验内容 1. OC 门的特性及其应用 (1) 参考图1.4.2，用OC 门74LS03验证 OC 门的“线与”功能。R L 为1k Ω时，写出输出F 的表 达式，观测输出与输入信号的逻辑关系，将数据填入自制表格中。 (2) 参考图1.4.7, 验证OC 门74LS03的特性,输入A 、B 接逻辑电平输出信号，输出端Y 接直流电 压表。V L 接+5V,电阻R L 为4.7k, 观测输出与输入信号的逻辑关系，如果去掉R L , 观测输出信号 的变化。V L 改接+15V ， 检测输出信号的高电平和低电平电压。 (3) 参考图1.4-8，用OC 门74LS03驱动COMS 电路与非门CD4011,V L 接+5V ，调节电位器R w ，

集成门电路功能测试(三态门)

集成门电路功能测试实验报告 一实验内容 1 三态门的静态逻辑功能测试。 2 动态测试三台门。并画出三态门的输出特性曲线。输入为CP矩形波。 3 测试三态门的传输延迟时间。 4 动态测试三态门的电压传输特性曲线。输入为三角波。 二实验条件 硬件基础实验箱，函数信号发生器，双踪示波器，数字万用表，74LS125。 三实验原理 1 首先测试实验箱上提供的频率电源参数是否正确。 打开实验箱电源，把分别把5MHz的脉冲接入红表笔上，黑表笔接地。观察示波器显示波形的频率是否为5MHz，经过观察计算，波形频率接近5M。误差很小，从下图可以看出,ch1为输入波形一个周期占四个格子，可计算得到f=5MHz。 2 三态门的静态逻辑功能测试。(后面四个实验都是通过示波器在同一时刻测试 3动态测试三台门。并画出三态门的输出特性曲线。输入为CP矩形波。 使能端无效是波形：

使能端有效时输出波形 4 测试三态门的传输延迟时间。 通过测量同一时刻的输入输出波形，可以观察到三态门的输出延迟。得到波形图为

CH1，CH2分别为输入输出波形，可以看出在上升沿的输出延迟为10ns 然而下降沿的时候的截图已经丢失了，依稀记得在实验时候，测得是数据下降沿的输出延迟与上升沿的不一致，并且比上升沿的短。为9.6ns，其传输延迟为两个延迟的平均值9.8ns。 5 测试三态门的电压传输特性曲线。输入为三角波。 得到输入输出波形为：CH1为输入，CH2为输出。

得到阀值电压为0.92V。 四总结 这次实验基本上和上次实验的方法一样，没遇到什么大的问题。就是还是粗心。五评价 实验效果挺好。巩固了对逻辑器件的功能测试的方法和操作。

实验四TTL集电极开路门和三态输出门测试_图文(精)

实验四 TTL 集电极开路门和三态输出门测试 一、实验目的 1 、掌握 TTL 集电极开路门 (OC 门的逻辑功能及应用。 2 、了解集电极负载电阻 RL 对集电极开路门的影响。 3 、掌握 TTL 三态输出门 (3S 门的逻辑功能及冈山。 二、实验原理 数字系统中有时需要把两个或两个以上集成逻辑门的输出端直接并接在一起完成一定的逻辑功能。对于普通的 TTL 电路 , 由于输出级采用了推拉式输出电路 , 无论输出是高电平还是低电平 , 输出阻抗都很低。因此 , 通常不允许将它们的输出端并接在一起使用 , 而集电极开路门和三态输出门是两种特殊的 TTL 门电路 , 它们允许把输出端直接并按在一起使用 , 也就是说 , 它们都具有 " 线与 " 的功能。 1 、 TTL 集电极开路门 (OC 门 本实验所用 OC 门型号为 2 输入四与非门 74LS03, 引脚排列见附录。工作时 , 输出端必须通过一只外接电阻 RL 和电源 Ec 相连接 , 以保证输出电平符合电路要求。 OC 门的应用主要有下述三个方面 : (l 电路的 " 线与 " 特性方便的完成某些特定的逻辑功能。图4 · l 所示 , 将两个 OC 门输出端直接并接在一起 , 则它们的输出 F=FA·FB=A1A2·B1B2 =A1A2+B1B2 图 4-1 0C 与非门 " 线与 " 电路图 4-2 0C 与非门负载电阻 RL 的确定 即把两个 ( 或两个以上〉 OC 与非门 " 线与 " 可完成 " 与或非 " 的逻辑功能。 (2 实现多路信息采集 , 使两路以上的信息共用一个传输通道 ( 总线。

(3 实现逻辑电平转换 , 以推动荧光数码管、继电器、 MOS 器件等多种数字集成电路。 OC 门输出并联运用时负载电阻 RL 的选择 : 如图 43 所示 , 电路由 n 个 OC 与非门 " 线与 " 驱动有 m 个输入端的 N 个 TTL 与 1Hl, 为保证 OC 门输出电平符合逻辑要求 , 负载屯阻 RI 阻值的选抨范围为: 式中 :IOH 一一 -OC 门输出管截止时 ( 输出高电平 VOEf 〉的漏电流〈约为 50uA ILM 一一一 OC 门输出低电平 VOL 时允许最大灌入负载电流 ( 约为 2OmA ItH 一一 -负载门高电平输入电流 (<5011A Itl, 一一负载门低电平输入电流 (<1.6mA Ec 一 -RL 外接电源电压 n 一一 OC 门个数 N 一一负载门个数 M 一一接入电路的负载门输入端总个数 RL 值须小于 RLmax, 否则 VOEt 将下降 ,RL 值须大于 RLmiI1, 否则 VOL 将上升 , 又 RL 的大小会影响输出波形的边沿时间 , 在工作速度较高时 ,RL 应尽量选取接近 RIAin 。 2 、 TTL 三态输出门 (3S 门

集电极开路TT门(OC门)

集电极开路TTL门（OC门） ⑴TTL与非门输出端并联后出现的问题 在实际应用与非门时，某些场合希望能将多个门的输出端连在同一根导线上。在数字系统中，称公共导线为总线（BUS）,为传输各门信息的公共通道。但是对于推拉输出的TTL与非门，当各个门的输出不是相同的逻辑状态时不能这样使用。有两个推拉输出的TTL与非门，若在一个门输出为高电平（即该门关门），另一个门输出为低电平（即该门开门）时， 图1 两个TTL与非门输出端直接相连的错误接法

将两个门的输出端并联成图1所示电路。由于在具有推拉式输出级的电路中，无论输出是高电平还是低电平，输出电阻都很小，输出端并接后将有很大的电流i同时流过两个门的输出级，该电流远远超过了与非门的正常工作电流，足以使V3、V4 过载而损坏，更为严重的是并联后的输出电压既非逻辑1亦非逻辑0，这种不确定状态是不允许出现的。因此，推拉输出的TTL与非门输出端是不允许并联使用的。 ⑵集电极开路的与非门结构和符号 避开低阻通路，把输出级改为集电极开路的结构就可以解决推拉输出的TTL与非门的输出不允许接至同一总线上的问题。如图2（a）所示，这种门称为集电极开路的与非门（OC门）。它与推拉输出的与非门的区别是用外接电阻RC代替R4、V3、VD3，电源VC与VCC可以不是同一个。这种门电路在工作时需要外接负载电阻和电源。只要电阻的阻值和电源电压的数值选择得当，就能够做到既保证输出的高、低电平符合要求，输出端三极管的负载电流又不过大。

图2 TTL开路门（a）电路结构；（b）符号。 当几个OC门的输出端相连时，一般可共用一个电阻RC和电源VC，如图3(a)、（b）分别给出它们的符号和电路结构。 图3 OC门的线与连接图4 OC门上拉电阻的计算 图3中Y1输出高电平，Y2输出低电平时，负载电流同样会通过RC 流向Y2的输出管V4。但可以把外接电阻RC选得足够大，使得电流很小，确保Y1的输出管能可靠饱和，输出Y为低电平。当然RC也不能过大，否则会降低OC门的输出高电平。图4中，当相连的OC门中至少有一个输出为低电平时，总输出为低电平；当两个OC门的输出都为高电平时，则总输出为高电平。可见它能实现输出端相“与”的功能。输出

三态输出电路

三态输出电路 就是具有高电平、低电平和高阻抗三种输出状态的门电路,又称三态门输出电路。在固态机互联板电路，“I／O”板电路中，除了以上几种组合门电路，三态门电路也是必不可少的。 一、电路组成 三态门电路主要有TTL三态门电路和CMOS三态门电路. 不难看出，二种输出三态门电路都是在普通门电路的基础上附加控制电路而构成. 二、工作原理 (1)TTL三态门电路工作原理图1给出了三态门的电路结构图及图形符号。其中控制端·EN为低电平时(面=口／，P点为高电平，二极管D截止，电路工作状态和普通的与非门没有区别。这时Y=·A’B，可能是高电子也可能是低电平，视A、B的状态而定。而当控制端EN为高电平时(EN=1)，P点为低电平，它控制T1发射极，把VBl钳位在1V，使T，、T5载止。同时二极管D导通，T4的基极电位被钳在1V，使T4载止。由于T4、T5同时载止，所以输出端呈高阻状态o (2)图2中是将CMOS反相器的输出端同一个模拟开关相串联，即可组成三态门。图中T，、T2组成反相器，TG和反相器3组成模拟开关，其工作原理是：当控制端电压Ve =1时，由于模拟开关断开，输出端与电源Vm，输出端与地都相当于开路，故呈现高阻抗状态。当Ve=OV时，模拟开关闭合，输出电压VY取决于反相器的输入电压。若V4= OV，则T1截止，T2导通，VY=VDD，输出高电平；若Va=1，则Tl导通，T2载止，VY=OV，输出低电平。 上述电路中，控制端EN为低电平时与非门处于工作状态，所以该电路为低电平有效同样还有高电平有效控制电路。 三、三态门电路的应用 (1)多路信号分时传递 在一些复杂的数字系统(象固态机的互联板，U0板等)中，为了减少各个单元电路之间连线的数目，希望能在同一条导线上分时传递若干个门电路的输出信号。这时可采用图3所示的连接方式。图中G1-Gn。均为三态与非门。只要在工作时控制各个门的En端轮流等于“1”，而且任何时候仅有一个等于“1”就可以把各个门的输出信号轮流送到公共的传输线一总线上而互不干扰。 (2)用作双向传输的总线接收器 利用三态输出门电路还能实现数据的双向传输。固态机数据传送这种功能也是常用的。 在图4电路中，当E。=1时，C：工作而C2为高阻抗，数据D。经C1反相后送到总线上去。当皿=0时，C2工作而C1为高阻抗，来自总线的数据经C2反相后由D，送出。 三态输出门电路（TS（Three-state output Gate）门）

三态逻辑与非门基本输出状态及其应用电路解析

三态逻辑与非门基本输出状态及其应用电路解析 我们常说三态门，那么三态门到底是什么呢？三态又指的是哪三态呢？别急，接下来我会你具体讲解什么是三态门，以及它的应用电路解析。 什么是三态门?三态门，是指逻辑门的输出除有高、低电平两种状态外，还有第三种状态——高阻状态的门电路高阻态相当于隔断状态。三态门都有一个EN控制使能端，来控制门电路的通断。可以具备这三种状态的器件就叫做三态（门，总线，。..。..）。 举例来说： 内存里面的一个存储单元，读写控制线处于低电位时，存储单元被打开，可以向里面写入；当处于高电位时，可以读出，但是不读不写，就要用高电阻态，既不是＋5v，也不是0v 计算机里面用1和0表示是，非两种逻辑，但是，有时候，这是不够的， 比如说，他不够富有但是他也不一定穷啊，她不漂亮，但也不一定丑啊， 处于这两个极端的中间，就用那个既不是＋也不是―的中间态表示，叫做高阻态。 高电平，低电平可以由内部电路拉高和拉低。而高阻态时引脚对地电阻无穷，此时读引脚电平时可以读到真实的电平值。 高阻态的重要作用就是I/O（输入/输出）口在输入时读入外部电平用. 1. 三态门的特点 三态输出门又称三态电路。它与一般门电路不同，它的输出端除了出现高电平、低电平外，还可以出现第三个状态，即高阻态，亦称禁止态，但并不是3个逻辑值电路。 2. 三态逻辑与非门 三态逻辑与非门如图Z1123所示。这个电路实际上是由两个与非门加上一个二极管D2组成。虚线右半部分是一个带有源泄放电路的与非门，称为数据传输部分，T5管的uI1、uI2称为数据输入端。而虚线左半部分是状态控制部分，它是个非门，它的输入端C称为控制端，或称许可输入端、使能端。 当C端接低电平时，T4输出一个高电平给T5 ，使虚线右半部分处于工作状态，这样，电

器件集电极开路门与三态输出门的应用实验报告

集电极开路门与三态输出门的应用实验报告 一、 实验目的 掌握TTL 集电极开路(OC)门和三态(3S)输出门的逻辑功能及应用。 二、 实验器件 试验箱、万用表 三、 实验内容及数据 1. OC 门的特性及其应用 (1) 参考图1.4.2，用OC 门74LS03验证 OC 门的“线与”功能。R L 为1k Ω时，写出输出F 的表达式，观测输出与输入信号的逻辑关系，将数据填入自制表格中。 电路接线：5V ：14 GND ：7 十六位逻辑电平输出：4、5、13、12 十六位逻辑电平显示：电阻（1K ） 电阻（1K ）：6（6与11相连） A B C D F 0 0 0 0 1 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 0 1 0 1 0 1 1 0 1 1 0 1 0 1 1 1 0 1 0 0 0 1 1 0 0 1 1 1 0 1 0 1 1 0 1 1 0 1 1 0 0 0 1 1 0 1 0 1 1 1 0 0 1 1 1 1

原理：两个与非门相连，逻辑公式为：逻辑公式：F=(AB)’(CD)’ (2) 参考图1.4.7, 验证OC 门74LS03的特性,输入A 、B 接逻辑电平输出信号，输出端Y 接直流电压表。V L 接+5V,电阻R L 为4.7k, 观测输出与输入信号的逻辑关系，如果去掉R L , 观测输出信号的变化。V L 改接+15V ， 检 测输出信号的高电平和低电平电压。 电路接线：5V ：14 GND ：7 十六位逻辑电平输出：4、5 十六位逻辑电平显示：电阻（1K ） 电阻（1K ）：6 原理：两个与非门相连，逻辑公式为：逻辑公式：Y=(AB)’ 逻辑关系表： A B Y 0 0 1 0 1 0 1 0 0 1 1 (3) 参考图1.4-8，用OC 门74LS03驱动COMS 电路与非门CD4011,V L 接+5V ，调节电位器R w ，观察上拉电阻的取值对输出端Y 的电平的影响。要求输出信号Y 的高电平不小于3.5V, 低电平不大于0.3V,实验求出上拉电阻的取值范围。 去掉R L ，信号灯亮度增加，逻辑关系不变。 V L 改接+15V ，高电平电压：3.05 低电平电压：0.22 V L 改接+15V ，高电平电压：9.60 低电平电压：0.10

三极管集电极开路输出结构图解

三极管集电极开路输出结构图解

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三极管集电极开路输出结构图解 集电极开路输出的结构如图1所示，右边的那个三极管集电极什么都不接，所以叫做集电极开路;左边的三极管为反相之用，使输入为“0”时，输出也为“0”。 对于图 1，当左端的输入为“0”时，前面的三极管截止，所以5v 电源通过1k电阻加到右边的三极管上，右边的三极管导通;当左端的输入为“1”时，前面的三极管导通，而后面的三极管截止。 我们将图1简化成图2的样子，很明显可以看出，当开关闭合时，输出直接接地，所以输出电平为0。而当开关断开时，则输出端悬空了，即高阻态。这时电平状态未知，如果后面一个电阻负载到地，那么输出端的电平就被这个负载拉到低电平了，所以这个电路是不能

输出高电平的。 图3中那个1k的电阻即是上拉电阻。如果开关闭合，则有电流从1k电阻及开关上流过，但由于开关闭和时电阻为0(方便我们的讨论，实际情况中开关电阻不为0，另外对于三极管还存在饱和压降)，所以在开关上的电压为0，即输出电平为0。如果开关断开，则由于开关电阻为无穷大(同上，不考虑实际中的漏电流)，所以流过的电流为0，因此在1k 电阻上的压降也为0，所以输出端的电压就是5v了，这样就能输出高电平了。 但是这个输出的内阻是比较大的——即1k，如果接一个电阻为r的负载，通过分压计算，就可以算得最后的输出电压为5*r/(r+1000)伏，所以，如果要达到一定的电压的话，r就不能太小。如果r 真的太小，而导致输出电压不够的话，那我们只有通过减小那个1k的上拉电阻来增加驱动能力。但是，上拉电阻又不能取得太小，因为当开关闭合时，将产生电流，由于开关能流过的电流是有限的，因此限制了上拉电阻的取值。另外还需要考虑到，当输出低电平时，负载可能还会给提供一部分电流从开关流过，因此要综合这些电流考虑来选择合适的上拉电阻。 如果我们将一个读数据用的输入端接在输出端，这样就是一个IO口了，51的IO口就是这样的结构，其中P0口内部不带上拉，而其它三个口带内部上拉。当我们要使用输入功能时，只要将输出口设置为1即可，这样就相当于那个开关断开，而对于P0口来说，就是高阻态了。

2 实验二三态门实验

实验二、三态门实验 一、实验目的 1、掌握三态门逻辑功能和使用方法。 2、掌握用三态门构成总线的特点和方法。 3、初步学会用示波器测量简单的数字波形。 二、实验所用仪器和芯片 1、四二输入与非门74LS00 1片 2、三态输出的四总线缓冲门74LS125 1片 3、TEC-5实验系统 1台 4、示波器 1台 三、实验内容 1、74LS125三态门的输出负载为74LS00的一个与非门输入端。74LS00同一个与非门的另一个输入端接低电平，测试74LS125三态门的三态（高阻）输出、高电平输出、低电平输出的电压值。 同时测试74LS125三态输出时74LS00的输出值。 2、74LS125三态门的输出负载为74LS00的一个与非门输入端。74LS00同一个与非门的另一个输入端接高电平，测试74LS125三态门三态（高阻）输出、高电平输出、低电平输出的电压值。 同时测试74LS125三态输出时74LS00的输出值。

*3、用74LS125两个三态门输出构成一条总线。使两个控制端一个为低电平，另一个为高电平。一个三态门的输入接50kHz信号，另一个三态门的输入接 500KHz信号。用示波器观察三态门的输出。 四、实验提示 1、三态门74LS125的控制端C为低电平有效。 2、用实验台的电平开关输出作为被测器件的输入。拨动开关，则改变器件的输入电平。 五、实验报告要求 1、画出实验的逻辑电路图。 2、分析每个实验的实验现象。 3、分析实验1和实验2中三态门输出电压不同的原因。 *4、用三态门74LS125构成总线时，三态门输出应怎样连接？为什么在任何时刻，构成总线的三态门中只允许一个控制端为低电平，其余控制端应为高电平。

集电极开路输出

集电极开路输出 在应用PLC、变频器和伺服电机等自动控制设备使时，通常会遇到集电极开路输出的接口输出形式，那么什么是集电极开路输出呢？ 集电极开路（Open Collector，在数字电路中简称OC门）电路中的“集”就是指三极管的集电极。集电极开路输出其实就是控制三极管工作在截止区或者饱和区的一种工作状态。三极管符号如图1所示： 图1：左边为PNP型三极管，右边为NPN型三极管。其中，基极用B（base）表示，集电极用C（collector）表示，发射极用E（emitter）表示。 典型的集电极开路电路如图2所示。电路中右侧晶体管的集电极（output）什么都不接，所以叫做集电极开路。右侧的三极管用作反向作用，即左侧（input）输入为0时左侧的三极管截至，VCC通过电阻加到右侧三极管基极，右侧的三极管导通，右侧输出端连接到地，输出0。 图2典型集电极开路电路

从图2中可以看出，集电极开路输出是无法输出高电平的。如果想要输出高电平，；可以在输出端加上上拉电阻。因此集电极开路输出可以用作电平转换，通过上拉电阻上拉至不同的电压，来实现不同的电平转换。用做驱动器时，由于OC门电路的输出管的集电极悬空，使用时需外接一个上拉电阻Rp到电源VCC。OC门通过上拉电阻可以输出高电平，此外，为了加大输出引脚的驱动能力，从降低功耗及芯片的灌电流能力考虑，上拉电阻应当选择足够大，从确保足够的驱动电流考虑应当足够小。 将OC门输出连接在一起时，在通过一个电阻接外电源，可以实现“线与”逻辑关系。只要电阻的阻值和外电源电压的数值选择得当，就即能保证输出的高低电平符合要求，也能保证三极管的负载电流不至于过大。 集电极开路输出除了可以实现多门的线与逻辑关系外，通过使用大功率的三极管还可以直接驱动交大电流的负载，如继电器、脉冲变压器、指示灯等。

[课程]集电极开路输出

[课程]集电极开路输出 集电极开路输出 我们先来说说集电极开路输出的结构。集电极开路输出的结构如图1所示，右边的那个三极管集电极什么都不接，所以叫做集电极开路(左边的三极管为反相之用，使输入为“0”时，输出也为“0”)。对于图1，当左端的输入为“0”时，前面的三极管截止(即集电极c跟发射极e之间相当于断开)，所以5v电源通过1k电阻加到右边的三极管上，右边的三极管导通(即相当于一个开关闭合);当左端的输入为“1”时，前面的三极管导通，而后面的三极管截止(相当于开关断开)。 我们将图1简化成图2的样子。图2中的开关受软件控制，“1”时断开，“0”时闭合。很明显可以看出，当开关闭合时，输出直接接地，所以输出电平为0。而当开关断开时，则输出端悬空了，即高阻态。这时电平状态未知，如果后面一个电阻负载(即使很轻的负载)到地，那么输出端的电平就被这个负载拉到低电平了，所以这个电路是不能输出高电平的。 再看图三。图三中那个1k的电阻即是上拉电阻。如果开关闭合，则有电流从1k电阻及开关上流过，但由于开关闭和时电阻为0(方便我们的讨论，实际情况中开关电阻不为0，另外对于三极管还存在饱和压降)，所以在开关上的电压为0，即输出电平为0。如果开关断开，则由于开关电阻为无穷大(同上，不考虑实际中的漏电流)，所以流过的电流为0，因此在1k电阻上的压降也为0，所以输出端的电压就是5v了，这样就能输出高电平了。但是这个输出的内阻是比较大的(即 1kω)，如果接一个电阻为r的负载，通过分压计算，就可以算得最后的输出电压为5*r/(r+1000)伏，即5/(1+1000/r)伏。所以，如果要达到一定的电压的话，r 就不能太小。如果r真的太小，而导致输出电压不够的话，那我们只有通过减小那个1k的上拉电阻来增加驱动能力。但是，上拉电阻又不能取得太小，因为当开关

三态门电路实验报告

实验二（1）三态门电路设计 班级姓名学号 一、实验目的 熟悉QuartusII仿真软件的基本操作，并用VHDL/Verilog语言设计一个三态门。 二、实验内容 1、熟悉QuartusII软件的基本操作，了解各种设计输入方法（原理图设计、文本设计、波形设计） 2、用VHDL语言设计一个三态门，最终在FPGA芯片上编程指令译码器，并验证逻辑实现。 三、实验方法 1、实验方法： 采用基于FPGA进行数字逻辑电路设计的方法。 采用的软件工具是QuartusII软件仿真平台，采用的硬件平台是Altera EPF10K20TI144_4的FPGA试验箱。 2、实验步骤： 1、新建，编写源代码。 (1).选择保存项和芯片类型：【File】-【new project wizard】-【next】（设置文件路径+设 置project name为stm）-【next】（设置文件名zlym.vhd—在【add】）-【properties】 （type=AHDL）-【next】（family=FLEX10K；name=EPF10K10TI144-4）-【next】-【finish】 (2).新建：【file】-【new】（第二个AHDL File）-【OK】 2、写好源代码，保存文件（stm.vhd）。 3、编译与调试。确定源代码文件为当前工程文件，点击【processing】-【start compilation】进行文件编译。编译结果有一个警告，文件编译成功。 4、波形仿真及验证。新建一个vector waveform file。按照程序所述插入EN,A以及dataout)四个节点（EN,A为输入节点，dataout为输出节点）。(操作为：右击-【insert】-【insert node or bus】-【node finder】（pins=all；【list】）-【>>】-【ok】-【ok】)。任意设置EN,A的输入波形…点击保存按钮保存。然后【start simulation】，出name dataout的输出图。 5、时序仿真。暂时不知道什么是时序仿真 6、FPGA芯片编程及验证 选择pins，连接计算机到实验箱，操作。 四、实验过程 3、编译过程 a）源代码如图（VHDL设计）

集电极开路输出(OC)、漏极开路输出(OD)、推挽输出

集电极开路输出（OC）、漏极开路输出（OD）、推挽输出一、集电极开路（OC）-->(输出低电平电流大，输出高电平电流小) 我们先来说说集电极开路输出的结构。集电极开路输出的结构如图1所示，右边的那个三极管的集电极什么都不接，所以叫做集电极开路（左边的三极管为反相之用，使输入为“0”时，输出也为“0”）。 对于图1，当左端的输入为“0”时，前面的三极管截止（即集电极c 跟发射极e之间相当于断开），所以5v电源通过1k电阻加到右边的三极管上，右边的三极管导通（即相当于一个开关闭合）；当左端的输入为“1”时，前面的三极管导通，而后面的三极管截止（相当于开关断开）。 我们将图1简化成图2的样子。图2中的开关受软件控制，“1”时断开，“0”时闭合。很明显可以看出，当开关闭合时，输出直接接地，所以输出电平为0。而当开关断开时，则输出端悬空了，即高阻态。这时电平状态未知，如果后面一个电阻负载（即使很轻的负载）到地，那么输出端的电平就被这个负载拉到低电平了，所以这个电路是不能输出高电平的。 再看图3，图3中那个1k的电阻即是上拉电阻。如果开关闭合，则有电流从1k电阻及开关上流过，但由于开关闭和时电阻为0（方便我们的讨论，实际情况中开关电阻不为0，另外对于三极管还存在饱和压降），所以在开关上的电压为0，即输出电平为0。如果开关断开，则由于开关电阻为无穷大（同上，不考虑实际中的漏电流），所以流过的电流为0，

因此在1k电阻上的压降也为0，所以输出端的电压就是5v了，这样就能输出高电平了。但是这个输出的内阻是比较大的（即1kω），如果接一个电阻为r的负载，通过分压计算，就可以算得最后的输出电压为 5*r/(r+1000)伏，即5/(1+1000/r)伏。所以，如果要达到一定的电压的话，r就不能太小。如果r真的太小，而导致输出电压不够的话，那我们只有通过减小那个1k的上拉电阻来增加驱动能力。但是，上拉电阻又不能取得太小，因为当开关闭合时，将产生电流，由于开关能流过的电流是有限的，因此限制了上拉电阻的取值，另外还需要考虑到，当输出低电平时，负载可能还会给提供一部分电流从开关流过，因此要综合这些电流考虑来选择合适的上拉电阻。 如果我们将一个读数据用的输入端接在输出端，这样就是一个IO 口了（51的IO口就是这样的结构，其中P0口内部不带上拉，而其它三个口带内部上拉），当我们要使用输入功能时，只要将输出口设置为1即可，这样就相当于那个开关断开，而对于P0口来说，就是高阻态了。

实验三 三态门

实验三三态门 一、实验目的 1.熟悉计三态输出门的逻辑功能和使用方法。 2.掌握用三态门构成公共总线的特点和方法。 二、实验器材 1.数字逻辑实验箱 2.双踪示波器 3.与非门74LS00(1片)、三态门74LS125(1片) 三、预习要求 1.复习三态门有关知识，了解其逻辑功能及管脚。 2.复习三态门实现总线传输的方法。 四、实验原理 1.三态门(TS) 三态门有三种输出状态：高电平输出、低电平输出和高阻输出状态。常见的三态门有控制端高电平有效和低电平有效两种类型。三态输出门除了有多输入三态与非门，还经常做成单输入、单输出的总线驱动器，并且输入与输出有同相和反相两种类型。例如：74LS125就是单输入、单输出的控制端 低电平有效的同相三态输出门。即E＝0时，Y＝A；E＝1时为高阻态。三态门主要用途之一是实现总线传输，各三态门输出端可以并联使用一个传输通道，以选通的方式传送多路信息。使用时注意输出端并接的三态门只能有一个处于工作状态(E＝0)。其余必须处于高阻状态(E＝1)。三态门驱动能 力强，开关速度快，在中大规模集成电路中广泛采用三态门输出电路，作为计算机和外围电路的接口电路。 如图2-1为三态门逻辑符号。 A B 图2-1 三态门逻辑符号 五、实验内容 1.三态门逻辑功能测试： 查出三态门74LS125的引脚图，验证各三态门逻辑功能。按图2-1(A)在实验箱上连线，先接上电源和地线，然后用逻辑电平控制输入端A和使能端E，用L显示输出Y的状态，实验结果填入下表：表2-1 74LS125逻辑功能表：

2.用三态门74LS125构成公共总线： 要求：用三个三态门构成一条公共总线，参考图21(B)。使三个输入端状态分别为“0”、“1”、CP，观测公共总线输出状态。 (1)按上述要求画出公共总线的逻辑图。 (2)在实验箱上连线：A1、0(GND)，A2、1(Vcc)，A3、CP(1KHz或100KHz信号源输出)，三个使能端E1……E3分别由三个逻辑开关控制其电平的高低。 (3)检查线路无误后，通电测试。用双踪示波器测试输入和输出的状态及波形并记录。 注意：三态门74LS125的使能端是低电平有效，做总线传输时，要求只有需传输信息的那个三态门的使能端E＝0，进入工作状态，其余各门皆处于禁止状态E＝1(呈高阻态)。否则，将造成逻辑混乱和 损坏芯片。 六、实验报告要求 1.按实验要求画出有关电图图，记录观察到的数据和波形。 2.分析波形变化的原因。 七、思考题 1．三态门的工作原理和特点是什么? 2．设计用两个三态门构成一条双向总线，画出电路图并测试。

数电题 第3章 练习题答案

1.CMOS电路的两个主要优点是和。（低功耗，抗干 扰能力强） 2.代表门电路抗干扰能力的参数是。（噪声容限） 3.三态门输出的三种状态分别为：、和。（0） （1）（高阻） 4.在CMOS门电路的输入端与电源之间接一个1KΩ电阻，相当于在 该输入端输入电平。（高） 5.能够实现“线与”的TTL门电路叫，能够实现“线与”的 CMOS门电路叫。（OC门）（OD门） 6.在CMOS门电路的输入端与电源之间接一个1KΩ电阻，相当于在 该输入端输入电平。（高） 7.在逻辑电路中，三极管通常工作在和状态。（饱 和）（截止） 8.使用TTL与非门时下列做法中错误的是（）。（C） A、不用的输入端空着或剪去； B、将各输入端并联作非门用； C、将几个门的输出端并联作线与 9.下列几种TTL电路中，输出端可实现线与功能的电路是（）。（D） A、或非门 B、与非门 C、异或门 D、OC门 10.对CMOS与非门电路，其多余输入端正确的处理方法是（）。（D） A、通过大电阻接地（>1.5KΩ）； B、悬空； C、通过小电阻 接地（<1KΩ）；D、通过电阻接VCC

11.使用TTL与非门时下列做法中错误的是（）。（C） A、不用的输入端空着或剪去； B、将各输入端并联作非门用； C、将几个门的输出端并联作线与 12.对CMOS与非门电路，其多余输入端正确的处理方法是（）。（D） A、通过大电阻接地（>1.5KΩ）； B、悬空； C、通过小电阻接地（<1KΩ）； D、通过电阻接V DD 13.使用TTL与非门时下列做法中错误的是（）。（C） A、不用的输入端空着或剪去； B、将各输入端并联作非门 用；C、将几个门的输出端并联作线与

集电极开路门与三态输出门的应用

电子电路 集电极开路门与三态输出门的应用 院系：信息院 专业班级： 姓名学号： 姓名学号：

集电极开路门与三态输出门的应用 1.1 实验目的 1. 掌握TTL 集电极开路(OC)门的逻辑功能及应用。 2. 掌握TTL 三态(3S)输出门的逻辑功能及应用。 1.2 实验仪器设备与元器件 1．硬件基础电路实验箱，双踪示波器，数字万用表。 2．74LS00，74LS03，CC4011，74LS125各一块。 1.3 实验概述 1. 要求预习：学习OC 门和三态门的工作原理和使用方法；完成实验任务所提出的设计内容，画实验电路图，列记录表。 2. TTL 集电极开路门(OC 门) 普通的TTL 门由于输出级采用了推拉式输出电路，不允许把两个或两个以上的输出端直接并接在一起，否则，将烧坏电路。 集电极开路门(Open-Collector TTL Gate 简称OC 门)和三态门(Tristate TTL Gate)是两种特殊的门电路，允许把它们的输出端直接并接在一起使用。 图1.9b.1是一个TTL 二输入集电极开路与非门的逻辑符号和内部电路。图中OC 门的输出管T 3的集电极是悬空的。当A ，B 中有一个端接低电平时，T 3截止，输出端的电平由外部所接电路决定，通常输出端外接一个上拉电阻R ，电阻的另一端与电源V cc 2相连接，这时输出端为高电平，电平电压取决于V cc 2的电压；当A ，B 同时接高电平时，T 3导通，输出为低电平。输出与输入的逻辑关系为AB =Y 。 外接上拉电阻R 的选取应保证门电路的输出电平和驱动电流能符合所接负载的设计要求，输出高电平时，不低于输出高电平的最小值；输出低电平时，不高于输出低电平的最大值。 由于OC 门上拉电阻外接，减小了内部电路功耗，电路的驱动电流较大，应用OC 门使电路设计灵活。

集电极开路、漏极开路、上拉电阻、下拉电阻等接口相关基本概念

集电极开路、漏极开路、上拉电阻、下拉电阻等接口相关基本概念 1.1.1 接口相关电路及概念 1. 集电极开路输出 在电路中常会遇到漏极开路（Open Drain）和集电极开路（Open Collector）两种情形。漏极开路电路概念中提到的“漏”是指MOSFET的漏极。同理，集电极开路电路中的“集”就是指三极管的集电极。在数字电路中，分别简称OD门和OC门。 典型的集电极开路电路如图所示。电路中右侧的三极管集电极什么都不接，所以叫做集电极开路，左侧的三极管用于反相作用，即左侧输入“0”时左侧三极管截止，VCC通过电阻加到右侧三极管基极，右侧三极管导通，右侧输出端连接到地，输出“0”。

从图中电路可以看出集电极开路是无法输出高电平的，如果要想输出高电平可以在输出端加上上拉电阻。因此集电极开路输出可以用做电平转换，通过上拉电阻上拉至不同的电压，来实现不同的电平转换。 用做驱动器。由于OC门电路的输出管的集电极悬空，使用时需外接一个上拉电阻Rp到电源VCC。OC门使用上拉电阻以输出高电平，此外为了加大输出引脚的驱动能力，上拉电阻阻值的选择原则，从降低功耗及芯片的灌电流能力考虑应当足够大；从确保足够的驱动电流考虑应当足够小。 将OC门输出连在一起时，再通过一个电阻接外电源，可以实现“线与”逻辑关系。只要电阻的阻值和外电源电压的数值选择得当，就能做到既保证输出的高、低电平符合要求，而且输出三极管的负载电流又不至于过大。 集电极开路输出除了可以实现多门的线与逻辑关系外，通过使用大功率的三极管还可用于直接驱动较大电流的负载，如继电器、脉冲变压器、指示灯等。 2. 漏极开路输出 和集电极开路一样，顾名思义，开漏电路就是指从MOSFET的漏极输出的电路。典型的用法是在漏极外部的电路添加上拉电阻到电源如图所示。完整的开漏电路应由开漏器件和开漏上拉电阻组成。这里的上拉电阻R的阻值决定了逻辑电平转换的上升/下降沿的速度。阻值越大，速度越低，功耗越小。因此在选择上拉电阻时要兼顾功耗和速度。标准的开漏脚一般只有输出的能力。添加其它的判断电路，才能具备双向输入、输出的能力。