FPGA规范

工作过的朋友肯定知道，公司里是很强调规范的，特别是对于大的设计（无论软件还是硬件），不按照规范走几乎是不可实现的。逻辑设计也是这样：如果不按规范做的话，过一个月后调试时发现有错，回头再看自己写的代码，估计很多信号功能都忘了，更不要说检错了；如果一个项目做了一半一个人走了，接班的估计得从头开始设计；如果需要在原来的版本基础上增加新功能，很可能也得从头来过，很难做到设计的可重用性。

在逻辑方面，我觉得比较重要的规范有这些：

1.设计必须文档化。要将设计思路，详细实现等写入文档，然后经过严格评审通过后才能进行下一步的工作。这样做乍看起来很花时间，但是从整个项目过程来看，绝对要比一上来就写代码要节约时间，且这种做法可以使项目处于可控、可实现的状态。

2.代码规范。

a.设计要参数化。比如一开始的设计时钟周期是30ns，复位周期是5个时钟周期，我们可以这么写：

parameter CLK_PERIOD = 30;

parameter RST_MUL_TIME = 5;

parameter RST_TIME = RST_MUL_TIME * CLK_PERIOD;

...

rst_n = 1'b0;

# RST_TIME rst_n = 1'b1;

...

# CLK_PERIOD/2 clk <= ~clk;

如果在另一个设计中的时钟是40ns，复位周期不变，我们只需对CLK_PERIOD进行重

新例化就行了，从而使得代码更加易于重用。

b.信号命名要规范化。

1) 信号名一律小写，参数用大写。

2) 对于低电平有效的信号结尾要用_n标记，如rst_n。

3) 端口信号排列要统一，一个信号只占一行，最好按输入输出及从哪个模块来到哪个模块去的关系排列，这样在后期仿真验证找错时后方便很多。如：module a(

//input

clk,

rst_n, //globle signal

wren,

rden,

avalon_din, //related to avalon bus

sdi, //related to serial port input

//output

data_ready,

avalon_dout, //related to avalon bus

...

);

4) 一个模块尽量只用一个时钟，这里的一个模块是指一个module或者是一个entity。在多时钟域的设计中涉及到跨时钟域的设计中最好有专门一个模块做时钟域的隔离。这样做可以让综合器综合出更优的结果。

5) 尽量在底层模块上做逻辑，在高层尽量做例化，顶层模块只能做例化，禁止出现任何胶连逻辑（glue logic），哪怕仅仅是对某个信号取反。理由同上。

6) 在FPGA的设计上禁止用纯组合逻辑产生latch，带D触发器的latch的是允许的，比如配置寄存器就是这种类型。

7) 一般来说，进入FPGA的信号必须先同步，以提高系统工作频率（板级）。所有模块的输出都要寄存器化，以提高工作频率，这对设计做到时序收敛也

是极有好处的。

9) 除非是低功耗设计，不然不要用门控时钟--这会增加设计的不稳定性，在要用到门控时钟的地方，也要将门控信号用时钟的下降沿打一拍再输出与时钟相与。

最好的解决门控时钟的办法是使用或门（上升沿触发），如果门控触发器是下降沿触发，则应该使用与门。

10)禁止用计数器分频后的信号做其它模块的时钟，而要用改成时钟使能的方式，否则这种时钟满天飞的方式对设计的可靠性极为不利，也大大增加了静态时序分析的复杂性。如FPGA的输入时钟是25M的，现在系统内部要通过RS232与PC通信，要以rs232_1xclk的速率发送数据。

不要这样做：

always (posedge rs232_1xclk or negedge rst_n)

begin

...

end

而要这样做：

always (posedge clk_25m or negedge rst_n)

begin

...

else if ( rs232_1xclk == 1'b1 )

...

end

11)状态机要写成3段式的(这是最标准的写法)，即

...

always @(posedge clk or negedge rst_n)

...

current_state <= next_state;

...

always @ (current_state ...)

...

case(current_state)

...

s1:

if ...

next_state = s2;

...

...

always @(posedge clk or negedge rst_n)

...

else

a <= 1'b0;

c <= 1'b0;

c <= 1'b0; //赋默认值

case(current_state)

s1:

a <= 1'b0; //由于上面赋了默认值，这里就不用再对b

、c赋值了(b、c在该状态为0，不会产生锁存器，下同)

s2:

b <= 1'b1;

s3:

c <= 1'b1;

default:

...

...

3.ALTERA参考设计准则

1) Ensure Clock, Preset, and Clear configurations are free of glitch es.（确保时钟、预置、清零的结构单元没有毛刺）

2) Never use Clocks consisting of more than one level of combinatori al logic.（决不使用由多于一个水平的组合逻辑组成的时钟）

3) Carefully calculate setup times and hold times for multi-Clock sy stems.（在多时钟系统中认真的计算建立时间和保持时间）

4) Synchronize signals between flipflops in multi-Clock systems when the setup and hold time requirements cannot be met.当建立时间和保持时间不能够同时满足时，同步多时钟系统中各触发器之间的信号。

5) Ensure that Preset and Clear signals do not contain race conditio ns.(确保预置和清零信号不包含竞争冒险）

6) Ensure that no other internal race conditions exist.（确保不存在其他内部的竞争冒险）

7) Register all glitch-sensitive outputs.（寄存器都是对毛刺敏感的输出）Synchronize all asynchronous inputs.（同步所有的非同步输入）

9) Never rely on delay chains for pin-to-pin or internal delays.（同步

所有的非同步输入）

10)Do not rely on Power-On Reset. Use a master Reset pin to clear al l flipflops.不要依赖于上电复位。用主复位引脚去复位所有的寄存器

11)Remove any stuck states from state machines or synchronous logic.（从状态机或同步逻辑中去掉那些冗余的状态）

其它方面的规范一时没有想到，想到了再写，也欢迎大家补充。

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时序是设计出来的

我的boss有在华为及峻龙工作的背景，自然就给我们讲了一些华为及altera

做逻辑的一些东西，而我们的项目规范，也基本上是按华为的那一套去做。在工作这几个月中，给我感触最深的是华为的那句话：时序是设计出来的，不是仿出来的，更不是湊出来的。

在我们公司，每一个项目都有很严格的评审，只有评审通过了，才能做下一步的工作。以做逻辑为例，并不是一上来就开始写代码，而是要先写总体设计方案和逻辑详细设计方案，要等这些方案评审通过，认为可行了，才能进行编码，一般来说这部分工作所占的时间要远大于编码的时间。

总体方案主要是涉及模块划分，一级模块和二级模块的接口信号和时序（我们要求

把接口信号的时序波形描述出来）以及将来如何测试设计。在这一级方案中，要保证在今后的设计中时序要收敛到一级模块（最后是在二级模块中）。什么意思呢？我们在做详细设计的时候，对于一些信号的时序肯定会做一些调整的，但是这种时序的调整最多只能波及到本一级模块，而不能影响到整个设计。记得以前在学校做设计的时候，由于不懂得设计时序，经常因为有一处信号的时序不满足，结果不得不将其它模块信号的时序也改一下，搞得人很郁闷。

在逻辑详细设计方案这一级的时候，我们已经将各级模块的接口时序都设计出来了，各级模块内部是怎么实现的也基本上确定下来了。由于做到这一点，在编码的时候自然就很快了，最重要的是这样做后可以让设计会一直处于可控的状态，不会因为某一处的错误引起整个设计从头进行。

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如何提高电路工作频率

对于设计者来说，我们当然希望我们设计的电路的工作频率（在这里如无特别说明，工作频率指FPGA片内的工作频率）尽量高。我们也经常听说用资源换速度，

用流水的方式可以提高工作频率，这确实是一个很重要的方法，今天我想进一步去分析该如何提高电路的工作频率。

我们先来分析下是什么影响了电路的工作频率。

我们电路的工作频率主要与寄存器到寄存器之间的信号传播时延及clock skew有关。在FPGA内部如果时钟走长线的话，clock skew很小，基本上可以忽略, 在这里为了简单起见，我们只考虑信号的传播时延的因素。

信号的传播时延包括寄存器的开关时延、走线时延、经过组合逻辑的时延（这样划分或许不是很准确，不过对分析问题来说应该是没有可以的），要提高电路的工作频率，我们就要在这三个时延中做文章，使其尽可能的小。我们先来看开关时延，这个时延是由器件物理特性决定的，我们没有办法去改变，

所以我们只能通过改变走线方式和减少组合逻辑的方法来提高工作频率。

1.通过改变走线的方式减少时延。

以altera的器件为例，我们在quartus里面的timing closure floorplan可以看到有

很多条条块块，我们可以将条条块块按行和按列分，每一个条块代表1个LAB，每个LAB里

有8个或者是10个LE。它们的走线时延的关系如下：同一个LAB中（最快） < 同列或者同行 < 不同行且不同列。

我们通过给综合器加适当的约束（不可贪心，一般以加5%裕量较为合适，比如电路工作在100Mhz，则加约束加到105Mhz就可以了，贪心效果反而不好，且极大增加综合时间）可以将相关的逻辑在布线时尽量布的靠近一点，从而减少走线的时延。（注：约束的实现不完全是通过改进布局布线方式去提高工作频率，还有其它的改进措施）

2.通过减少组合逻辑的减少时延。

上面我们讲了可以通过加约束来提高工作频率，但是我们在做设计之初可万万不可将提高工作频率的美好愿望寄托在加约束上，我们要通过合理的设计去避免出现大的组合逻辑，从而提高电路的工作频率，这才能增强设计的可移植性，才可以使得我们的设计在移植到另一同等速度级别的芯片时还能使用。我们知道，目前大部分FPGA都基于4输入LUT的，如果一个输出对应的判断条件大于四输入的话就要由多个LUT级联才能完成，这样就引入一级组合逻辑时延，我们要减少组合逻辑，无非就是要输入条件尽可能的少，这样就可以级联的LUT更少，从而减少了组合逻辑引起的时延。我们平时听说的流水就是一种通过切割大的组合逻辑（在其中插入一级或多级D触发器，从而使寄存器与寄存器之间的组合逻辑减少）来提高工作频率的方法。比如一个32位的计数器，该计数器的进位链很长，必然会降低工作频率，我们可以将其分割成4位和8位的计数，每当4位的计数器计到15后触发一次8位的计数器，这样就实现了计数器的切割，也提高了工作频率。在状态机中，一般也要将大的计数器移到状态机外，因为计数器这东西一般是经常是大于4输入的，如果再和其它条件一起做为状态的跳变判据的话，必然会增加LUT的级联，从而增大组合逻辑。以一个6输入的计数器为例，我们原希望当计数器计到111100后

状态跳变，现在我们将计数器放到状态机外，当计数器计到111011后产生个enable信号去触发状态跳变，这样就将组合逻辑减少了。

上面说的都是可以通过流水的方式切割组合逻辑的情况，但是有些情况下我们是很难去切割组合逻辑的，在这些情况下我们又该怎么做呢？

状态机就是这么一个例子，我们不能通过往状态译码组合逻辑中加入流水。如果我们的设计中有一个几十个状态的状态机，它的状态译码逻辑将非常之巨大，毫无疑问，这极有可能是设计中的关键路径。那我们该怎么做呢？还是老思路，减少组合逻辑。我们可以对状态的输出进行分析，对它们进行重新分类，并根据这个重新定义成一组组小状态机，通过对输入进行选择(case语句)并去触发相应的小状态机，从而实现了将大的状态机切割成小的状态机。在ATA6的规范中（硬盘的标准），输入的命令大概有20十种，每一个命令又对应很多种状态，如果用一个大的状态机（状态套状态）去做那是不可想象的，我们可以通过case语句去对命令进行译码，并触发相应的状态机，这样做下来这一个模块的频率就可以跑得比较高了。

总结：提高工作频率的本质就是要减少寄存器到寄存器的时延，最有效的方法就是避免出现大的组合逻辑，也就是要尽量去满足四输入的条件，减少LUT

级联的数量。我们可以通过加约束、流水、切割状态的方法提高工作频率。

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做逻辑的难点在于系统结构设计和仿真验证

刚去公司的时候BOSS就和我讲，做逻辑的难点不在于RTL级代码的设计，而在于系统结构设计和仿真验证方面。目前国内对可综合的设计强调的比较多，而对系统结构设计和仿真验证方面似乎还没有什么资料，这或许也从一个侧面反映了国内目前的设计水平还比较低下吧。

以前在学校的时候，总是觉得将RTL级代码做好就行了，仿真验证只是形式而已，所以对HDL的行为描述方面的语法不屑一顾，对testbench也一直不愿意去学--因为觉得画波形图方便；对于系统结构设计更是一点都不懂了。到了公司接触了些东西才发现完全不是这样。

其实在国外，花在仿真验证上的时间和人力大概是花在RTL级代码上的两倍，现在仿真验证才是百万门级芯片设计的关键路径。仿真验证的难点主要在于怎么建模才能完全和准确地去验证设计的正确性（主要是提高代码覆盖），在这过程中，验证速度也是很重要的。

验证说白了也就是怎么产生足够覆盖率的激励源，然后怎么去检测错误。我个人认为，在仿真验证中，最基本就是要做到验证的自动化。这也是为什么我们要写testbench的原因。在我现在的一个设计中，每次跑仿真都要一个小时左右（这其实算小设计）。由于画波形图无法做到验证自动化，如果用通过画波形图来仿真的话，一是画波形会画死（特别是对于算法复杂的、输入呈统计分布的设计），二是看波形图要看死，三是检错率几乎为零。

那么怎么做到自动化呢？我个人的水平还很有限，只能简单地谈下BFM（bus function model，总线功能模型）。以做一个MAC的core为例（背板是PCI总线），那么我们需要一个MAC_BFM和PCI_BFM及PCI_BM（PCI behavior model）。MAC_BFM的主要功能是产生以太网帧(激励源），随机的长度和帧头，内容也是随机的,在发送的同时也将其复制一份到PCI_BM中；PCI_BFM的功能则是仿PCI 总线的行为，比如被测收到了一个正确帧后会向PCI总线发送一个请求，PCI_BFM 则会去响应它，并将数据收进来；PCI_BM的主要功能是将MAC_BFM发送出

来的东西与PCI_BFM接收到的东西做比较，由于它具有了MAC_BFM的发送信息和PCI_BFM的接收信息，只要设计合理，它总是可以自动地、完全地去测试被测是否工作正常，从而实现自动检测。

华为在仿真验证方面估计在国内来说是做的比较好的，他们已建立起了比较好的验证平台，大部分与通信有关的BFM都做好了，听我朋友说，现在他们只需要将被测放在测试平台中，并配置好参数，就可以自动地检测被测功能的正确与否。

在功能仿真做完后，由于我们做在是FPGA的设计，在设计时已经基本保证RTL 级代码在综合结果和功能仿真结果的一致性，只要综合布局布线后的静态时序报告没有违反时序约束的警告，就可以下到板子上去调试了。事实上，在华为中兴，他们做FPGA的设计时也是不做时序仿真的，因为做时序仿真很花时间，且效果也不见得比看静态时序分析报告好。

当然了，如果是ASIC的设计话，它们的仿真验证的工作量要大一些，在涉及到多时钟域的设计时，一般还是做后仿的。不过在做后仿之前，也一般会先用形式验证工具和通过静态时序分序报告去查看有没有违反设计要求的地方，这样做了之后，后仿的工作量可以小很多。

在HDL语言方面，国内语言很多人都在争论VHDL和verilog哪个好，其实我个人认为这并没有多大的意义，外面的大公司基本上都是用verilog在做RTL级的代码，所以还是建议大家尽量学verilog。在仿真方面，由于VHDL在行为级建模方面弱于verilog，用VHDL做仿真模型的很少，当然也不是说verilog就好，其实verilog在复杂的行为级建模方面的能力也是有限的，比如目前它还不支持数组。在一些复杂的算法设计中，需要高级语言做抽象才能描述出行为级模型。在国外，仿真建模很多都是用System C和E语言，用verilog的都算是很落后的了，国内华为的验证平台好像是用System C写。在系统结构设计方面，由于我做的设计还不够大，还谈不上什么经验，只是觉得必须要具备一些计算机系统结构的知识才行。划分的首要依据是功能，之后是选择合适的总线结构、存储结构和处理器架构，通过系统结构划分要使各部分功能模块清晰，易于实现。这一部分我想过段时间有一点体会了再和大家分享，就先不误导大家了。

程序代码注释编写规范

程序代码注释编写规范 为提高控制程序的阅读性与可理解性，现制定相关代码程序代码注释编写的编写规范。 一般情况下，源程序有效注释量必须在20％以上，注释的原则是有助于对程序的阅读理解，在该加的地方都加了，注释不宜太多也不能太少，注释语言必须准确、易懂、简洁。 常规注释有以下两种方式。 单行:以"//"符号开始，任何位于该符号之后的本行文字都视为注释。 多行:以"/*"符号开始，以"*/"结束。任何介于这对符号之间的文字都视为注释。 一、说明性文件 说明性文件（如头文件.h文件、.inc文件、.def文件、编译说明文件.cfg等）头部应进行注释，注释必须列出：版权说明、版本号、生成日期、作者、内容、功能、与其它文件的关系、修改日志等，头文件的注释中还应有函数功能简要说明。 示例：下面这段头文件的头注释比较标准，当然，并不局限于此格式，但上述信息建议要包含在内。 /************************************************* COPYRIGHT (C), MicTiVo International. Co., Ltd. File NAME: // 文件 Author: Version: Date: // 作者、版本及完成日期 DESCRIPTION: // 用于详细说明此程序文件完成的主要功能，与其他模块 // 或函数的接口，输出值、取值范围、含义及参数间的控 // 制、顺序、独立或依赖等关系 Others: // 其它内容的说明 Function List: // 主要函数列表，每条记录应包括函数名及功能简要说明 1.... History: // 修改历史记录列表，每条修改记录应包括修改日期、修改 // 者及修改内容简述 1. Date: Author: Modification: 2. .. *************************************************/ 二、源文件头 源文件头部应进行注释，列出：版权说明、版本号、生成日期、作者、模块目的/功能、主要函数及其功能、修改日志等。 示例：下面这段源文件的头注释比较标准，当然，并不局限于此格式，但上述信息建议要包含在内。 /************************************************************ COPYRIGHT (C), MicTiVo International. Co., Ltd. FileName: Author:

基于FPGA的DDS设计

一、实验名称：基于F P G A的D D S信号源设计 二、技术规范： 1.实验目标： 设计一个直接数字频率合成(DDS，Direct Digital Synthesis)，DDS是一种新型的频率合成技术。DDS 技术是一种把一系列数字形式的信号通过DAC 转换成模拟信号的合成技术。 DDS 技术具有频率切换时间短，频率分辨率高，频率稳定度高，输出信号的频率和相位可以快速切换，输出相位可连续，并且在改变时能够保持相位的连续，很容易实现频率、相位和幅度的数字控制。它在相对带宽、频率转换时间、相位连续性、高分辨率以及集成化等一系列性能指标方面远远超过了传统频率合成技术。 因此在现代电子系统及设备的频率源设计中，尤其在通信领域，直接数字频率合成器的应用越来越广泛。 2.实现功能： 本实验最后将设计出一个具有频率控制和相位移控制功能的DDS。 3.引脚： 本实验有三个输入端口，8位的频率控制字端口，分别接8个开关按键，8位的相位控制字端口，分别接另外的8个开关按键，系统时钟输入端口；一个8位输出端口，接D/A的输入端口。FPGA板上的时钟频率为50MHz，本实验将其10分频后得到5MHz再使用。 三．总体设计方案； 原理： 实验采用目前使用最广泛的一种DDS 方式是利用高速存储器作查找表，然后通过高速DAC 输出已经用数字形式存储的波形。 图1：DDS 系统的基本原理图 图1中虚方框部分是DDS 的核心单元，它可以采用CPLD/FPGA 来实现。图中的相位累加器由Ｎ位全加器和Ｎ位累加寄存器级联而成，可对频率控制字的二进制码进行累加运算，是典型的反馈电路。 频率控制字M和相位控制字分别控制DDS 输出正(余)弦波的频率和相位。每来一个时钟脉冲，相位寄存器以步长M递增。相位寄存器的输出与相位控制字相加，其结果作为正(余)弦查找表的地址。正(余)弦查找表的数据存放在ROM中，内部存有一个周期的正弦波信号的数字幅度信息，每个查找表的地址对应于正弦波中0°～360°范围内的一个相位点。查找表把输入的址信息映射成正(余)弦波的数字幅度信号，同时输出到数模转换器DAC 的输入端，DAC输出的模拟信号经过低通滤波器(LPF)，可得到一个频谱纯净的正(余)弦波。 DDS 具体工作过程如下：每来一个时钟脉冲clk，N 位全加器将频率控制数据M 与累加寄存器输出的累加相位数据N 相加，把相加后的结果送至累加寄存器的输入端。累加寄存器一方面将上一时钟周期作用后所产生的新的数据反馈到加法器的输入端，以使加法器在下一时钟的作用下继续与频率控制数据M 相加；另一方

SERDES FPGA设计手册要点

编号： 版本：V0.2 页数：共页 密级：SERDES FPGA设计手册

更改记录 版本拟制/ 更改 审核批准生效日期更改内容 V0.1 兜福2013.7.19 创建文档 V0.2 兜福2013.9.11 添加补充了OSERDES部分，未完待续； 注：作者兜福邮箱：zouxingyu705@https://www.sodocs.net/doc/4d2347137.html,，多多交流，共同进步。

目录 SERDES FPGA设计手册 (1) 目录 (2) 1目的 (5) 2范围 (5) 3术语 (5) 4SERDES基础知识 (5) 5SERDES应用指南 (5) 5.1ISERDES (5) 5.1.1ISERDES基元 (5) 5.1.2ISERDES基元的时钟解决方案 (9) 5.2OSERDES (10) 5.2.1OSERDES组成功能模块 (10) 5.2.2OSERDES基元 (12) 5.2.3OSERDES基元的时钟解决方案 (13) 6SERDES应用指南 (14) 6.1ISERDES设计 (14) 6.1.1单个ISERDES单元设计(SDR) (14) 6.1.1.1ISERDES配置参数 (14) 6.1.1.2设计思想 (17) 6.1.1.3仿真结果 (17) 6.1.1.4ISERDES数据时序 (18) 6.1.1.4.1ISERDES输入数据时序 (18) 6.1.1.4.1ISERDES输出数据时序 (19) 6.1.2单个ISERDES单元设计(DDR) (20) 6.1.2.1ISERDES配置参数 (20) 6.1.2.2设计思想 (20) 6.1.2.3仿真结果 (20) 6.1.3ISERDES宽度扩展 (20)

华为JAVA编程规范

1 Java 编程规范 1.1 排版 1.1.1 规则 规则1程序块要采用缩进风格编写，缩进的空格数为4个，不允许使用TAB缩进。(1.42+) 说明：缩进使程序更易阅读，使用空格缩进可以适应不同操作系统与不同开发工具。 规则2分界符（如大括号…{?和…}?）应各独占一行，同时与引用它们的语句左对齐。在函数体的开始、类和接口的定义、以及if、for、do、while、switch、case语句中的程序 或者static、,synchronized等语句块中都要采用如上的缩进方式。(1.42+) 示例: if (a>b) { doStart(); } 规则3较长的语句、表达式或参数（>80字符）要分成多行书写，长表达式要在低优先级操作符处划分新行，操作符放在新行之首，划分出的新行要进行适当的缩进，使排版整齐， 语句可读。(1.42+) 示例： if (logger.isDebugEnabled()) { logger.debug("Session destroyed,call-id" + event.getSession().getCallId()); } 规则4不允许把多个短语句写在一行中，即一行只写一条语句(1.42+) 说明：阅读代码更加清晰 示例：如下例子不符合规范。 Object o = new Object(); Object b = null; 规则5if, for, do, while, case, switch, default 等语句自占一行，且if, for, do, while,switch等语句的执行语句无论多少都要加括号{},case 的执行语句中如果定义变量必须加括号{}。 (1.42+) 说明：阅读代码更加清晰，减少错误产生 示例： if (a>b) { doStart(); }

基于FPGA的设计题目

1.花样彩灯控制器的设计 设计要求: 假设输入脉冲为3MHz，控制16只LED发光二极管每隔1s或2s显示一种花样。要求显示的花样如下:闪烁2次从LED（0）移位点亮到LED（15）一次全部点亮一次从LED（15）开始逐个熄灭至LED（0）1次闪烁2次。。。。。。如果按下清零键时，16只LED均熄灭一次，然后再重新按规律显示。如果没有按下快/慢选择控制键时，16只LED发光二极管是以每隔1s进行花样显示，否则按下快/慢键选择控制键时，16只LED发光二极管是以每隔2s进行花样显示。 2.利用FPGA实现一个简单的DDS正弦波发生器 （DDS：数字显示示波器） 可分解为三个部分来设计：时钟产生模块；地址产生模块；ROM查找表模块。 实现思路： ①首先，由外部晶振引入40MHz的时钟到FPGA内部，进入时钟产生模块，对时钟进行处理并3倍频程后，得到一个稳定精确的120MHz的系统时钟； ②然后，地址产生模块在系统时钟的激励下，将频率控制字与累加寄存器输出的数据进行累加，然后把累加的结果作为地址输出给ROM查找表地址； ③最后，ROM查找表模块在每个系统时钟的上升沿，按照地址来读取ROM 查找表中的相应的波形采样点数据并输出，该数就是最终的DDS信号。 3.多功能信号发生器的设计 设计要求： 设计一个多功能信号发生器，能够以稳定的频率产生锯齿波、增减锯齿波、三角波、阶梯波、正弦波和方波等六种信号。系统有3个波形选择开关和一个复位开关，通过波形选择开关可以选择以上各种不同种类的输出波形；按下复位开关时，系统将复位。 设计实现： 由于FPGA只能直接输出数字信号，而多功能信号发生器输出的各种波形

程序代码编写规范

程序编写规范及约定 (仅供内部使用) 文档作者：_______________ 日期：___/___/___ 开发/测试经理：_______________ 日期：___/___/___ 项目经理：_______________ 日期：___/___/___ 请在这里输入公司名称 版权所有不得复制

目录 程序编写规范及约定 (3) 1编写目的 (3) 2代码编写风格 (3) 2.1单元风格 (3) 2.2语句风格 (3) 3命名规则 (3) 3.1命名约定 (3) 3.1.1标志符 (3) 3.1.2类class (3) 3.1.3枚举类型enum (4) 3.1.4委托delegate (4) 3.1.5常量const (4) 3.1.6接口interface (4) 3.1.7方法function (4) 3.1.8命名空间namespace (4) 3.1.9参数 (4) 3.1.10局部变量 (5) 3.1.11数据成员 (5) 3.1.12自定义异常类 (5) 3.1.13命名缩写 (5) 3.1.14数据库命名 (5) 3.2代码编写命名规范 (6) 3.3界面常用控件命名约定 (6) 3.4文件命名规范 (7) 3.4.1文档文件命名 (7) 3.4.2配置文件命名 (7) 3.4.3程序文件命名 (7)

程序编写规范及约定 1编写目的 为了使编写代码具有可读性、可理解性、可维护性，对程序编写人员代码实行统一风格，使得程序代码能够以名称反映含义、以形式反映结构。此文档可供程序代码编写人员及代码维护人员使用。 2代码编写风格 2.1单元风格 2.2语句风格 3命名规则 3.1命名约定 Pascal和Camel命名约定： 编程的命名方式主要有Pascal和Camel两种（Pascal：每个单词的首字母大写，例如ProductType；Camel：首个单词的首字母小写，其余单词的首字母大写，例如productType） 3.1.1标志符 规则：Pascal、Camel 实例与描述：例子说明 3.1.2类class 规则：Pascal 实例与描述：Application

Fpga工程师要求

FPGA工程师基本要求（zz） 2012-08-01 14:39 FPGA工程师需要掌握哪些知识？这里根据自己的一些心得总结一下，其他朋友可以补充啊。 1.Verilog语言及其于硬件电路之间的关系。 2.器件结构（最好熟练掌握Spartan3，Vertix4系列的器件结构，及其资源于Verilog行为描述方法的关系。）。 3.开发工具（熟练掌握Synplify,Quartus，ISE,Modelsim)。 4.数字电路（组合电路，触发器，特别是D触发器构成分频器，奇数倍分频占空比为50%，时序电路，并且能用Verilog语言描叙。）。 5.熟悉FPGA设计流程（仿真，综合，布局布线，时序分析）。 6.熟练掌握资源估算（特别是slice,lut,ram等资源的估算）。 7.同步设计原理。 8.熟练掌握基本概念（如建立时间，保持时间，流量（即所做FPGA设计的波特率）计算，延迟时间计算（所做FPGA设计），竞争冒险，消除毛刺的方法等等）。 9.具备具体设计经验（对应届生而言如毕业设计）。 10.良好的设计思路（流水线设计即熟称打拍子，在速率资源功耗之间的折中考虑）。一个合格的FPGA工程师至少在以下三个方面的一个非常熟悉： 1.嵌入式应用 2.DSP应用 3.高速收发器应用 将自己的走过的弯路和总结的经验与大家分享一下，希望对您有一点点的参考价值。首先从先从如何成为一个合格的设计者说起吧！初学者觉得一切都是挑战，一切都新鲜，不知从何处下手。我总结了学习EDA逻辑设计的4个步骤，请拍砖！ 1。首先，应该好好学习一下FPGA/CPLD的设计设计流程。 不要简单的以为就是设计输入－》仿真－》综合－》实现那么一回事，要抠细，要学精，要多问每个步骤的注意事项，区分相关步骤的联系和区别。比如要搞清楚功能仿真、综合后仿真、Translate后仿真、Map后的仿真、布局布线后仿真的作用都是什么，什么时候应该做，什么时候可以不做这些仿真！学习清楚了设计流程最大的好处就是有利于培养良好的EDA 设计习惯，日后会受益非浅！ 2。关于设计输入和Coding Style。 设计输入最好学习HDL语言，Verilog、VHDL都可以，可以把状态机输入和原理图输入作为补充内容，但不是重点。我在前面的帖子已经反复强调了 Coding Style的重要性。因为它是逻辑设计人员的一个基本业务素质。而且Coding Style不是看几篇文章，学几条原则就能够成为高手的，他需要您在工作中不断的体会和积累，在学习的最初，有Coding Style的意识，设计者就会有意的积累，对日后发展很有好处。反之则后患无穷。 3。培养硬件的意识，培养系统的观念。 我也在交流和授课的时候很强调硬件意识，如果从形式上看，逻辑设计随着智能化和优化手段的不断发展最后会越来越灵活，越来越简单。比如我们现在在使用大型 FPGA时就很少谈如何用Floorplanner优化，手动布线，如果用手动方式，其工作量太大了啊！一个设计的优劣，关键看其设计者的硬件意识，和系统意识。硬件意识就是要求先做到对设计的硬件胸

程序代码注释编写规范

百度文库- 让每个人平等地提升自我 1 程序代码注释编写规范 为提高控制程序的阅读性与可理解性，现制定相关代码程序代码注释编写的编写规范。 一般情况下，源程序有效注释量必须在20％以上，注释的原则是有助于对程序的阅读理解，在该加的地方都加了，注释不宜太多也不能太少，注释语言必须准确、易懂、简洁。 常规注释有以下两种方式。 单行:以"文件、.inc文件、.def文件、编译说明文件.cfg等）头部应进行注释，注释必须列出：版权说明、版本号、生成日期、作者、内容、功能、与其它文件的关系、修改日志等，头文件的注释中还应有函数功能简要说明。 示例：下面这段头文件的头注释比较标准，当然，并不局限于此格式，但上述信息建议要包含在内。 /************************************************* (C), MicTiVo International. Co., Ltd. 1.File : . History: Date: Author: Modification: 2. .. *************************************************/ 一、源文件头 源文件头部应进行注释，列出：版权说明、版本号、生成日期、作者、模块目的/功能、主要函数及其功能、修改日志等。 示例：下面这段源文件的头注释比较标准，当然，并不局限于此格式，但上述信息建议要包含在内。 /************************************************************ (C), MicTiVo International. Co., Ltd. FileName: Author: Version : Date: : / /*receive _process() */ 意:与溢出中断写初值不同}

一个合格的FPGA工程师需要掌握哪些知识

一个合格的FPGA工程师需要掌握哪些知识？这里根据自己的一些心得总结一下，其他朋友可以补充啊。 1.Verilog语言及其于硬件电路之间的关系。 2.器件结构（最好熟练掌握Spartan3，Vertix4系列的器件结构，及其资源于Verilog行为描述方法的关系。）。 3.开发工具（熟练掌握Synplify,Quartus，ISE,Modelsim)。 4.数字电路（组合电路，触发器，特别是D触发器构成分频器，奇数倍分频占空比为50%，时序电路，并且能用Verilog语言描叙。）。 5.熟悉FPGA设计流程（仿真，综合，布局布线，时序分析）。 6.熟练掌握资源估算（特别是slice,lut,ram等资源的估算）。 7.同步设计原理。 8.熟练掌握基本概念（如建立时间，保持时间，流量（即所做FPGA设计的波特率）计算，延迟时间计算（所做FPGA设计），竞争冒险，消除毛刺的方法等等）。 9.具备具体设计经验（对应届生而言如毕业设计）。 10.良好的设计思路（流水线设计即熟称打拍子，在速率资源功耗之间的折中考虑）。 一个合格的FPGA工程师至少在以下三个方面的一个非常熟悉： 1.嵌入式应用 2.DSP应用 3.高速收发器应用 将自己的走过的弯路和总结的经验与大家分享一下，希望对您有一点点

的参考价值。 首先从先从如何成为一个合格的设计者说起吧！初学者觉得一切都是挑战，一切都新鲜，不知从何处下手。我总结了学习EDA逻辑设计的4个步骤，请拍砖！ 1。首先，应该好好学习一下FPGA/CPLD的设计设计流程。 不要简单的以为就是设计输入－》仿真－》综合－》实现那么一回事，要抠细，要学精，要多问每个步骤的注意事项，区分相关步骤的联系和区别。比如要搞清楚功能仿真、综合后仿真、Translate后仿真、Map 后的仿真、布局布线后仿真的作用都是什么，什么时候应该做，什么时候可以不做这些仿真！学习清楚了设计流程最大的好处就是有利于培养良好的EDA设计习惯，日后会受益非浅！ 2。关于设计输入和Coding Style。 设计输入最好学习HDL语言，Verilog、VHDL都可以，可以把状态机输入和原理图输入作为补充内容，但不是重点。我在前面的帖子已经反复强调了Coding Style的重要性。因为它是逻辑设计人员的一个基本业务素质。而且Coding Style不是看几篇文章，学几条原则就能够成为高手的，他需要您在工作中不断的体会和积累，在学习的最初，有Coding Style的意识，设计者就会有意的积累，对日后发展很有好处。反之则后患无穷。 3。培养硬件的意识，培养系统的观念。 我也在交流和授课的时候很强调硬件意识，如果从形式上看，逻辑设计随着智能化和优化手段的不断发展最后会越来越灵活，越来越简单。比

华为_FPGA设计流程指南

FPGA设计流程指南 前言 本部门所承担的FPGA设计任务主要是两方面的作用：系统的原型实现和ASIC的原型验证。编写本流程的目的是： ●在于规范整个设计流程，实现开发的合理性、一致性、高效性。 ●形成风格良好和完整的文档。 ●实现在FPGA不同厂家之间以及从FPGA到ASIC的顺利移植。 ●便于新员工快速掌握本部门FPGA的设计流程。 由于目前所用到的FPGA器件以Altera的为主，所以下面的例子也以Altera为例，工具组合为modelsim + LeonardoSpectrum/FPGACompilerII + Quartus，但原则和方法对于其他厂家和工具也是基本适用的。

目录 1. 基于HDL的FPGA设计流程概述 (1) 1.1 设计流程图 (1) 1.2 关键步骤的实现 (2) 1.2.1 功能仿真 (2) 1.2.2 逻辑综合 (2) 1.2.3 前仿真 (3) 1.2.4 布局布线 (3) 1.2.5 后仿真（时序仿真） (4) 2. Verilog HDL设计 (4) 2.1 编程风格（Coding Style）要求 (4) 2.1.1 文件 (4) 2.1.2 大小写 (5) 2.1.3 标识符 (5) 2.1.4 参数化设计 (5) 2.1.5 空行和空格 (5) 2.1.6 对齐和缩进 (5) 2.1.7 注释 (5) 2.1.8 参考C语言的资料 (5) 2.1.9 可视化设计方法 (6) 2.2 可综合设计 (6) 2.3 设计目录 (6) 3. 逻辑仿真 (6) 3.1 测试程序（test bench） (7) 3.2 使用预编译库 (7) 4. 逻辑综合 (8) 4.1 逻辑综合的一些原则 (8) 4.1.1 关于LeonardoSpectrum (8) 4.1.1 大规模设计的综合 (8) 4.1.3 必须重视工具产生的警告信息 (8) 4.2 调用模块的黑盒子（Black box）方法 (8) 参考 (10) 修订纪录 (10)

程序代码注释编写规范

程序代码注释编写规范 XXX份公司

为提高控制程序的阅读性与可理解性，现制定相关代码程序代码注释编写的编写规范。 一般情况下，源程序有效注释量必须在20％以上，注释的原则是有助于对程序的阅读理解，在该加的地方都加了，注释不宜太多也不能太少，注释语言必须准确、易懂、简洁。 常规注释有以下两种方式。 单行:以"//"符号开始，任何位于该符号之后的本行文字都视为注释。 多行:以"/*"符号开始，以"*/"结束。任何介于这对符号之间的文字都视为注释。 一、说明性文件 说明性文件（如头文件.h文件、.inc文件、.def文件、编译说明文件.cfg等）头部应进行注释，注释必须列出：版权说明、版本号、生成日期、作者、内容、功能、与其它文件的关系、修改日志等，头文件的注释中还应有函数功能简要说明。 示例：下面这段头文件的头注释比较标准，当然，并不局限于此格式，但上述信息建议要包含在内。 /************************************************* COPYRIGHT (C), MicTiVo International. Co., Ltd. File NAME: // 文件 Author: Version: Date: // 作者、版本及完成日期 DESCRIPTION: // 用于详细说明此程序文件完成的主要功能，与其他模块 // 或函数的接口，输出值、取值范围、含义及参数间的控 // 制、顺序、独立或依赖等关系 Others: // 其它内容的说明 Function List: // 主要函数列表，每条记录应包括函数名及功能简要说明 1.... History: // 修改历史记录列表，每条修改记录应包括修改日期、修改 // 者及修改内容简述 1. Date: Author: Modification: 2. .. *************************************************/ 二、源文件头 源文件头部应进行注释，列出：版权说明、版本号、生成日期、作者、模块目的/功能、主要函数及其功能、修改日志等。 示例：下面这段源文件的头注释比较标准，当然，并不局限于此格式，但上述信息建议要包含在内。 /************************************************************

C语言编写规范之注释

1、头文件包含Includes 2、私有类型定义 Private typedef 3、私有定义Private define 4、私有宏定义 Private macro 5、私有变量 Private variables 6、私有函数原型Private function prototypes 7、私有函数Private functions 8、私有函数前注释 /****************************************************************************** * * Function Name : FSMC_NOR_Init * Description : Configures the FSMC and GPIOs to interface with the NOR memory. * This function must be called before any write/read operation * on the NOR. * Input : None * Output : None * Return : None ******************************************************************************* / 9、程序块采用缩进风格编写，缩进空格为4。 10、相对独立的程序块之间、变量说明之后必须加空行； 11、较长的字符（>80字符）要分成多行书写，长表达式要在低优先级操作符划分新行，操作符放在新行之首，新行要恰当缩进，保持排版整齐； 12、循环、判断等语句中若有较长的表达式或语句，则要进行适应的划分，长表达式要在低优先级操作符处划分新行，操作符放在新行之首; 13、若函数或过程中的参数较长，则要进行适当的划分。 14、不允许把多个短语句写在一行中，即一行只写一条语句。 15、if、for、do、while、case、switch、default等语句自占一行，且if、for、 do、while等语句的执行语句部分无论多少都要加括号{}。 16、对齐只使用空格键，不使用TAB键； 17、 函数或过程的开始、结构的定义及循环、判断等语句中的代码都要采用缩进风格，case 语句下的情况处理语句也要遵从语句缩进要求 18、 程序块的分界符（如C/C++语言的大括号‘{’和‘}’）应各独占一行并且位于同一 列，同时与引用它们的语句左对齐。在函数体的开始、类的定义、结构的定义、枚举的定义以 及if、for、do、while、switch、case语句中的程序都要采用如上的缩进方式。 19、 在两个以上的关键字、变量、常量进行对等操作时，它们之间的操作符之前、之后或

程序源代码注释规范

程序注释规范说明 程序注释规范应包括以下三方面： 一、文件头部注释 在代码文件的头部进行注释，这样做的好处在于，我们能对代码文件做变更跟踪。在代码头部分标注出创始人、创始时间、修改人、修改时间、代码的功能，这在团队开发中必不可少，它们可以使后来维护/修改的同伴在遇到问题时，在第一时间知道他应该向谁去寻求帮助，并且知道这个文件经历了多少次迭代、经历了多少个程序员的开发和修改。 样本： /***************************************************** ** 作者：Liuchao ** 创始时间：2007-11-12 ** 修改人：Liuchao ** 修改时间：2007-11-12 ** 修改人：Liaochao ** 修改时间：2007-11-12 ** 描述： ** 主要用于产品信息的资料录入，… *****************************************************/ 二、函数、属性、类等注释 请使用///三斜线注释，这种注释是基于XML的，不仅能导出XML制作帮助文档，而且在各个函数、属性、类等的使用中，编辑环境会自动带出注释，方便你的开发。以protected，protected Internal，public声明的定义注释都建议以这样命名方法。 例如： ///

/// 用于从ERP系统中捞出产品信息的类 ///

class ProductTypeCollector { … } 三、逻辑点注释 在我们认为逻辑性较强的地方加入注释，说明这段程序的逻辑是怎样的，以方便我们自己后来的理解以及其他人的理解，并且这样还可以在一定程度上排除BUG。在注释中写明我们的逻辑思想，对照程序，判断程序是否符合我们的初衷，如果不是，则我们应该仔细思考耀修改的是注释还是程序了… 四、变量注释 我们在认为重要的变量后加以注释，说明变量的含义，以方便我们自己后来的理解以及其他人的理解，并且这样还可以在一定程度上排除BUG.我们常用///三斜线注释。 /// 用于从ERP系统中捞出产品信息的类 class ProductTypeCollector { int STData;///

… }

java编程规范+数据库命名规范

Java编程规范 本编程规范建立在标准的Java编程规范的基础上，如和标准的Java编程规范有冲突，以本编程规范为准。 1.1 程序结构 包名 引入包/类名 类注释 类 常量//常量注释 构造器注释 构造器 构造器注释 构造器 方法注释 方法 方法注释 方法 1.2 命名规范 命名规范使得程序更易理解，可读性更强。并且能够提供函数和标识符的信息。 文件命名规范： java程序使用如下的文件名后缀： 文件类型后缀 Java 源文件.java Java 字节码文件.class 对系统的文件命名方式有待于根据实际业务决定。 包命名规范： 包名应该唯一，它的前缀可以为任何小写的ASCII字符，包名按照公司内部的命名规范，这些规范指出了某种目录名，主要包括部门，项目，机器，或者登录名。 命名规则为： app.系统名.模块名.xxx.xxx 包命名举例： app.oa.interceptor.xxx app.oa.sys.xxx 类命名规范： 类名应该是名词，并且是大小写混合的。首字母要大写。尽量保证类名简单并且描述性强。避免使用只取单词首字母的简写或者单词的缩写形式，除非缩写形式比单词的完整形式更常用（例如：URL或者HTML）。文件名必须和public的类名保持一致，注意大小写（JBuilder 等一些编译器可以忽略大小写，要特别注意）。如是实现类命名后缀+Impl。 类命名举例： classLoginAction; classUserServiceImpl; 接口命名规范：

接口命名方式与类命名方式相同。 接口命名举例： interfaceIUserService; interfaceSysYhjsDAO; 方法命名规范； 方法名应该为动词，并且是大小写混合的。首字母要小写，方法名的第 二个单词的第一个字母大写。 方法命名举例： String getNoticeNo(); Collection findByCondition(String); 变量命名规范 变量，以及所有的类实例应为首字母小写的大小写混合形式。变量名的第二个单词 的首字母大写。变量名的首字母不能为下划线或者$符。 变量名应该尽可能的短小，但要有意义。变量名应该便于记忆，也就是说变量名应 该尽可能的做到见名知意。除了暂时使用的变量外（一般用于循环变量），应该避免使 用只有一个字母的变量名。对于临时变量一般说来：i，j，k，m，n代表整型变量。c，d，e代表字符型变量。 变量命名举例： String dataType; String name; inti; char c; 常量命名规范： 声明为类常量的变量或者ANSI常量应该全部为大写字母，并且每个单词间用下划 线“_”隔开。为了便于调试，应避免使用ANSI常量。 常量命名举例： static final int MIN_WIDTH = 4; 1.3 注释规范 Java 提供了两种类型的注释：程序注释和文档注释。程序注释是由分隔符/*…*/，和// 隔开的部分，这些注释和C++ 中的注释一样。文档注释（即“doc 注释”）是Java 独有的。由分隔符/**…*/隔开。使用javadoc工具能够将文档注释抽取出来形成HTML 文件。程序注释主要是对程序的某部分具体实现方式的注释。文档注释是对程序的描述性注释，主要是提供给不需要了解程序具体实现的开发者使用。注释应该是代码的概括性描述，提供不易直接从代码中得到的信息，并且只包含对阅读和理解程序有用的信息。例如注释中包含相应的包如何编译或者在哪个目录下，而不应该包括这个包驻留在哪儿的信息。注释中可以描述一些精妙的算法和一些不易理解的设计思想，但应该避免那些在程序代码中很清楚的表达出来的信息。尽可能的避免过时的信息。错误的注释比没有注释更有害。经常性的注释有时也反映出代码质量的低下。 …程序注释： 程序注释有四种格式：块注释格式，单行注释，跟随注释，行尾注释 ?块注释格式 块注释主要用于描述：文件、方法、数据结构和算法。一般在文件或者方法定义的 之前使用。也可以用在方法定义里面，如果块注释放在函数或者方法定义里，它必须与它所描述的代码具有相同的缩进形式。

FORTRAN 90 程序编程规范

FORTRAN 90 程序编程规范 Fortran 90 编程规范，使程序代码高度组织化，更加易读、易懂、易于维护，程序更加高效。使编出的程序更易懂、易于维护。 1 语言选择 数值预报创新系统软件开发应避免使用Fortran77 的某些过时特征以Fortran 90不一致的特征。选择Fortran 90 作为开发语言，并采用Fortran 90 的新功能，如动态内存的分配(dynamic memory allocation)、递归（recursion ）, 模块(modules)、POINTER 、长变量名、自由格式等。 Fortran 77其中某些只是一些冗余的功能，这些功能已经过时，另外，还有一些在Fortran90 中被证明是不好的用法，建议不要使用。 2 Fortran 90 的新特性 2.1.1 建议使用的Fortran 90 新特性 建议使用Fortran 90 提供的模块（module ），并用Use ONLY 指定module 中哪些变量或派生类型定义可用于调用程序。 尽量使用数组下标三元组，这样可优化并减少所需的代码行数。为提高可读性，要在括号内表明数组的维数，例如： 1dArrayA(:) = 1dArrayB(:) + 1dArrayC(:) 2dArray(: , :) = scalar * Another2dArray(: , :) 当访问数组的子集时，例如在有限差分等式中，可以通过使用下标三元组实现。例如：2dArray(: , 2:len2) = scalar *（ & Another2dArray(:, 1:len2 -1) & - Another2dArray(:, 2:len2) & ) 对程序单元（program units ）命名，并使用End program ，End subroutine ，End interface ，End module 等结构再次指定“program unit ”的名称。 在逻辑表达式中使用>、 >=、 ==、 <、 <=、 /=，它们分别代 替.gt.、.ge.、.eq.、.lt.、.le.、.ne. 。新的表示方法更接近标准的数学符号 在变量定义中始终使用“：：”；始终用“DIMENSION ”定义数组形状；始终用（len=）的语法格式声明字符变量的长度。

华为fpga设计流程指南

华为f p g a设计流程指 南 文件编码（008-TTIG-UTITD-GKBTT-PUUTI-WYTUI-8256）

FPGA设计流程指南 前言 本部门所承担的FPGA设计任务主要是两方面的作用：系统的原型实现和ASIC的原型验证。编写本流程的目的是： 在于规范整个设计流程，实现开发的合理性、一致性、高效性。 形成风格良好和完整的文档。 实现在FPGA不同厂家之间以及从FPGA到ASIC的顺利移植。 便于新员工快速掌握本部门FPGA的设计流程。

由于目前所用到的FPGA器件以Altera的为主，所以下面的例子也以Altera为例，工具组合为 modelsim + LeonardoSpectrum/FPGACompilerII + Quartus，但原则和方法对于其他厂家和工具也是基本适用的。 V

目录 1. 基于HDL的FPGA设计流程概述 (1) 设计流程图 (1) 关键步骤的实现 (2) 功能仿真 (2) 逻辑综合 (2) 前仿真 (3) 布局布线 (3) 后仿真（时序仿真） (4) 2. Verilog HDL设计 (4) 编程风格（Coding Style）要求 (4) 文件 (4) 大小写 (5) 标识符 (5) 参数化设计 (5)

空行和空格 (5) 对齐和缩进 (5) 注释 (5) 参考C语言的资料 (5) 可视化设计方法 (6) 可综合设计 (6) 设计目录 (6) 3. 逻辑仿真 (6) 测试程序（test bench） (7) 使用预编译库 (7) 4. 逻辑综合 (8) 逻辑综合的一些原则 (8) 关于LeonardoSpectrum (8) 大规模设计的综合 (8) 必须重视工具产生的警告信息 (8)

FPGA课程设计题目

1、彩灯控制器设计 内容及要求： 设计一个彩灯控制器，具体设计要求如下： （1）要有多种花型变化（至少设计5种），led至少16路 （2）多种花型可以自动变化 （3）彩灯变换的快慢节拍可以选择 （4）具有清零开关 （5）完成全部流程：设计规范文档、模块设计、代码输入、仿真、下载验证等，最后就课程设计本身提交一篇课程设计报告。 2、数字秒表设计 内容及要求： 设计一用于体育比赛的数字秒表，具体设计要求如下： （1）6位数码管显示，其中两位显示min，四位显示see，显示分辨率为0．01 s。 （2）秒表的最大计时值为59min59．99see。 （3）设置秒表的复位／启动键，按一下该键启动计时，再按即清0。依此循环。 （4）设置秒表的暂行／继续键。启动后按一下暂行，再按继续。依此循环。 （5）完成全部流程：设计规范文档、模块设计、代码输入、仿真、下载验证等，最后就课程设计本身提交一篇课程设计报告。 3、交通信号控制系统设计 内容及要求： 设计一个十字路口交通控制系统,具体设计要求如下： （1）东西（用A表示）、南北（用B表示）方向均有绿灯、黄灯、红灯指示，其持续时间分别是40秒、5秒和45秒, 交通灯运行的切换示意图和时序图分别如图1、图2所示。 （2）系统设有时钟,以倒计时方式显示每一路允许通行的时间。 （3）当东西或南北两路中任一路出现特殊情况时，系统可由交警手动控制立即进入特殊运行状态，即红灯全亮，时钟停止计时，东西、南北两路所有车辆停止通行；当特殊运行状态结束后，系统恢复工作，继续正常运行。 图1 交通灯运行切换示意图

B红 CP A绿 A黄 A红 B黄 B绿 5S 5S 图2 交通灯时序图 （4）完成全部流程：设计规范文档、模块设计、代码输入、仿真、下载验证等，最后就课程设计本身提交一篇课程设计报告。 4、简易密码锁设计 内容及要求 设计一个4位串行数字锁。 （1）开锁代码为4位二进制，当输入代码的位数与锁内给定的密码一致，且按规定程序开锁时，方可开锁，并点亮一个指示灯。否则进入“错误”状态，并发出报警信号。 （2）锁内的密码可调，且预置方便，保密性好。 （3）串行数字锁的报警由点亮一个灯，直到按下复位开关，报警才停下。此时，数字锁又自动等待下一个开锁状态。 （4）完成全部流程：设计规范文档、模块设计、代码输入、仿真、下载验证等，最后就课程设计本身提交一篇课程设计报告。 5、出租车计价器设计 内容及要求 （1）设一个出租车自动计费器，计费包括起步价、行驶计费和等待计费三个部分，用4个数码管显示出金额数目，最大值为999.9元，最小计价单位为0.1元。行驶里程在3公里范围内且等待时间未超过三分钟时按起步价8元计费；行驶里程超过三公里后按每公里2元收费；等待时间超过三分钟后按每分钟1元收费。等待时间用两个数码管显示，最大值为59分钟。 总费用=起步价+（里程-3km ）*里程单价+（等待时间-3）*等候单价 （2）能够实现的功能： 显示汽车行驶里程：用四位数字显示，单位为km 。 计程范围为0~99km ，计程分辨率为1km 。 显示等候时间：用两位数字显示分钟，单位为min 。计时范围为0~59min ，计时分辨率为1min 。

JAVA编程规范试题

JA V A编程规范试题 一、判断题（每题2分，共28分） 1、if, for, do, while, case, switch, default 等语句自占一行，且if, for, do, while, switch, case等语句的执行语句无论多少都要加括号{}。× 2、包的注释内容要求包括：简述本包的作用、详细描述本包的内容、产品模块名称和版本、公司版权、生成日期等。× 3、类注释部分，描述部分说明该类或者接口的功能、作用、使用方法和注意事项，每次修改后增加作者、新版本号和当天的日期，@since 表示从那个版本开始就有这个类或者接口，@deprecated 表示不建议使用该类或者接口。× 4、对于方法内部用throw语句抛出的异常，必须在方法的注释中标明；对于所调用的其他方法所抛出的异常，在注释中要求说明所有的异常；对于非RuntimeException，即throws 子句声明会抛出的异常，必须在方法的注释中标明。× 5、类名和接口使用完整的英文单词描述，每个英文单词的首字母使用大写、其余字母使用小写的大小写混合法。× 6、com.huawei.四级部门名称.项目名称，符合包命名规范。√ 7、不能用异常来做一般流程处理的方式，不要过多地使用异常，异常的处理效率比条件分支低，而且异常的跳转流程难以预测。√ 8、划分类的时候，应该尽量把逻辑处理、数据和显示分离，实现类功能的多样化。× 9、一个方法不应抛出太多类型的异常，如果程序中需要分类处理异常，则将异常根据分类组织成继承关系。√ 10、switch 语句中的case 关键字要和后面的常量保持一个空格；如果有特殊的需要要在switch语句中定义case以外的标签，需要在注释中说明。× 11、没有被覆盖的友好方法和没有子类的友好类应该定义成final。√ 12、简单的类可以通过名字比较两个对象的类，推荐使用getClass()或者instanceof()。× 13、不要调用Thread 类的resume(), suspend(),sleep(), stop() 方法。× 14、判断方法是否是重载，只关注方法名、参数个数、参数类型，不关注方法返回值；√ 二、单选题（每题2分，共36分） 1、下面的选项与公司的排版规范不相符的是B A．如果语句已足够清晰则括号内侧(即左括号后面和右括号前面)不需要加空格，多重括号间不必加空格，因为在Java语言中括号已是最清晰的标志了。 B． DatabaseKey servicekey = null; key = getServiceKey(); currentEventsCount = getCurrentEventsCount(); if (currentEventsCount > 0 ) { //...program code } C． if ( writeToFile ) { writeFileThread.interrupt(); }

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