Cyclone器件中PLL的配置方法

图3.Cyclone PLL时钟连接

图3注释：

（1）PLL1通过CLK0和CLK1管脚支持一个单端或LVDS输入。

（2）PLL2通过CLK2和CLK3管脚支持一个单端或LVDS输入。

（3）PLL1_OUT和PLL2_OUT支持单端或LVDS输出。如果不使用外部时钟输出，这些管脚可以作为通用I/O管脚。

硬件功能

你可以在逻辑阵列区块（LAB）和输入/输出单元（IOE）级反转PLL的时钟输出。

Cyclone PLL有许多高级功能，包括时钟倍频和分频、相位偏移、可编程占空比、外部时钟输出和控制信号。

时钟倍频和分频

Cyclone PLL采用M/(N×后scale)scale系数为PLL输出端口提供时钟合成输出。每个PLL有一个预scale系数（N）和一个乘法系数（M），范围从1到32。输入时钟（fIN）经由预scale计数器（N）分频后产生PFD的输入参考时钟（f REF）。然后fREF乘以M反馈系数。控制环路驱动VCO频率匹配fIN×(M/N)。见下面等式。

f REF=f IN/N

f VCO=f REF×M＝f IN×(M/N)

每个输出端口有一个唯一的后scale计数器降低高频VCO。有三个后scale计数器（G0、G1和E），范围从1至32。见下面等式：

f C0=f VCO/G0=f IN×(M/(N×G0))

f C1=f VCO/G0=f IN×(M/(N×G1))

f C0=f VCO/E=f IN×(M/(N×E))

●c0和c1可以使用两个后scale计数器之一，G0或G1。

对应有不同频率的多个PLL输出，VCO可以设置为满足VCO频率规定输出频率的最小倍数。然后，后scale计数器降低每个PLL时钟输出端口的输出频率。例如，如果时钟输出频率需要从33到66MHz，VCO可以设置为330MHz（VCO范围内的最小倍数）。

相位偏移

SSTL-3 Class II √√

表7注释：

（1）100脚TQFP封装的EP1C3和144脚TQFP封装的EP1C6 PLL2不支持外部时钟输出

（2）100脚TQFP封装的EP1C3不支持LVDS输出

既然pllena和locked信号可以由通用I/O管脚驱动或驱动通用I/O管脚，那么它们也支持所有的Cyclone I/O标准。

Cyclone外部时钟输出管脚（PLL[2..1]_OUT）没有独立于器件的VCC和GND组。PLL[2..1]_OUT管脚和相邻的I/O管脚共享VCCIO 组。只有同一组内的I/O管脚会影响PLL[2..1]_OUT管脚。因此，为了让PLL[2..1]_OUT管脚的抖动最小，和它们直接相邻的I/O管脚要么作为输入要么不使用。有关板子设计的详细信息，参见“抖动注意事项”。

控制信号

Cyclone PLL有四个控制信号pllena、areset、prdena和locked，进行PLL管理。

pllena

PLL启动信号pllena启动PLL。当pllena为低时，PLL时钟输出端口为低，PLL失锁。当pllena再次变高，PLL和重新锁定和重新同步输入时钟。因此，pllena是高有效信号。因为在Cyclone FPGA中没有专用的pllena管脚，内部逻辑或任意通用I/O管脚都可以驱动pllena端口。因为每个PLL都有自己的pllena控制电路或共享通用的pllena电路，这样就很灵活。pllena信号是可选的，如果软件中没有启动它，端口内部就连接到VCC。

areset

PLL areset信号是每个PLL的复位或重新同步输入。但驱动为高时，PLL计数器重定，清除PLL输出，造成PLL失锁。VCO复位后回到初始设置。当areset再次变低，PLL重新开始锁定，PLL重新和输入时钟同步。如果目标VCO的频率低于标准频率，在锁定过程中PLL时钟输出起始频率值比所需值要高。areset是高有效信号。Cyclone FPGA可以从内部逻辑或任意通用I/O管脚驱动这个PLL输入信号。areset 信号是可选的，如果在软件中没有使用它，该端口内部连接到GND。

pfdena

pfdena信号用可编程闸控制着PLL中PFD输出。如果你把areset置低禁止PFD，那么VCO将以最后设置的控制电压和频率值工作，长时间会漂移到更低的频率。即使每个输入时钟PLL时钟输出也会继续触发，但是PLL可能会失锁。当PLL失锁或输入时钟禁止时，系统会继续运行。因为在一段时间内最后锁定输出频率不会改变，所以你可以用pfdena端口作为关机或清除功能。为了维持这一频率，系统在关机之前有时间储存当前的设置。如果pfdena信号再次变高，PLL重新锁定和输入时钟重新同步。因此pfdena管脚是高有效信号。你可以用任意通用I/O管脚或内部逻辑驱动pfdena输入信号。该信号是可选的，如果在软件没有使用它，该端口内部连接到VCC。

locked

当locked输出是逻辑高电平，该电平说明稳定的PLL时钟输出，和PLL参考输入时钟同相。当PLL开始跟踪参考时钟时，locked端口可能会触发，无需额外电路。PLL的locked端口可以馈入任意通用I/O管脚和/或内部逻辑。这个locked信号是可选的，在监视PLL锁定过程中是非常有用的。

时钟反馈模式

Cyclone PLL支持三种反馈模式：标准、零延迟缓冲和无补偿。和其它Altera器件系列不同，Cyclone PLL不支持外部反馈模式。所有支持的三种时钟反馈模式允许倍频/分频、相位偏移和可编程占空比。下面是每种模式的简要说明。

●图4到图6所示的相位关系是内定值相位偏移设置－0°。改变相位偏移设置会改变相位关系。

标准模式

在标准模式下，PLL把参考时钟和逻辑阵列或IOE的端口缓存器处的时钟信号相位对齐，补偿内部全局时钟网络延迟。在altpll MegaWizard 外挂插件管理器中，你可以定义PLL的哪个内部时钟输出（c0或c1）应该补偿。

如果在该模式中使用外部时钟输出（PLL[2..1]_OUT），相对于时钟输入管脚有相位偏移。相同的，如果你用内部PLL时钟输出驱动通用I/O 管脚，相对应的时钟输入管脚也有相位偏移。

图4是标准模式下PLL时钟相位关系的范例波形。

图4.标准模式下PLL时钟之间的相位关系

图4注释：

（1）外部时钟输出可能领先或落后于PLL时钟信号

零延迟缓冲模式

PLL外部时钟输出管脚（PLL[2..1]_OUT）的时钟信号和PLL输入时钟是相位对齐的，没有延迟。如果你用c[1..0]端口驱动内部时钟管脚，那么相对于输入时钟管脚有相位偏移。图5是零延迟缓冲模式下PLL时钟相位关系的范例波形。

图5.零延迟缓冲模式下PLL时钟之间的相位关系

图7.VCCINT层划分VCCA岛

宽VCCA走线

由于板子的限制，可能无法划分VCCA岛。从而，用宽的电源走线给每个VCCA管脚。走线至少为20mil宽。

每个VCCA管脚必须经过图8所示的去耦电路。你必须在电源进入板子的地方放置一个铁氧体磁珠和一个并联的10-μF钽电容。铁氧体磁珠对50MHz及以上的频率有很高的阻抗。每个VCCA管脚必须用一个0.1-μF和一个0.001-μF并联的陶瓷电容和串联的1Ω电阻去耦，要近可能靠近Cyclone FPGA。你可以把GNDA管脚直接连接到器件的数字接地层。

有关板子设计的详细资料，请参阅AN75:高速电路板设计。

MegaWizard定制功能

你可以使用MegaWizard外挂插件管理器为你设计中的每个PLL例化设置altpll宏功能选项。

如果你不使用MegaWizard外挂插件管理器例化altpll宏功能，查看Quartus II辅助说明中的“altpll”有关altpll的参数。

在MegaWizard外挂插件管理器中，从Available Megafunctions对话方框（见图10）中的I/O目录选择altpll宏功能。Quartus II软件中还有altclklock宏功能，向前兼容，但是对于Cyclone FPGA，必须例化新的altpll宏功能。

altpll的MegaWizard外挂插件管理器有单独的Cyclone PLL页面。MegaWizard中灰色的选项在Cyclone PLL中是无效的。在编译过程中，Quartus II编译器验证altpll参数，任何PLL或输入时钟位置分配。

在altpll MegaWizard外挂插件管理器每页的右上角，有一个jump to page下拉列表（见图11）。下拉列表允许你跳到任何指定的altpll MegaWizard页面，设置那些选项。

图10.在MegaWizard外挂插件管理器的altpll宏功能部分

使用PLL内的反馈路径该选项设置OPERATION_MODE参数为标准，零延迟缓冲或无补偿模式。

标准模式下，PLL反馈路径是全局时钟网络，这样会最小化到特定PLL时钟输出缓存器的时钟延迟。你可以用COMPENSATE_CLOCK参数指定补偿哪个PLL输出。

零延迟缓冲模式下，PLL反馈路径是专用PLL外部输入管脚。从PLL_OUT管脚输出芯片的时钟信号和PLL时钟输入相位是对齐的，使得时钟输入和外部时钟输出之间的延迟是最小的。如果PLL也用于驱动内部时钟网络，那么时钟网络就会有相应的相位偏移。

无补偿模式下，PLL反馈路径是PLL环路，不是全局时钟网络或外部来源。没有时钟网络补偿，但是这种模式下时钟的抖动最小。这种模式可能导致IOE缓存器需要正的保持时间，你可以用手动相位偏移来补偿正保持时间。

详细情况，请参阅“时钟反馈模式”。

哪些输出时钟会补偿？指示PLL的哪个输出端口被补偿。对于标准模式，你可以选择c0或c1。

你可以选择Scan/Lock选择锁定的输出端口（见图13）。

图13.altpll MegaWizard外挂插件管理器（第二页）

果你的输入时钟是125MHz×1，或scale计数器G0是3。

那么最小的相位偏移步长是15°，相位偏移是以15°递增。

上升/下降按钮根据内定值M和后scale分频器决定的可能

相位偏移设置来调整，MegaWizard外挂插件管理器选用它

们作为你的目标频率和倍频/分频比率。如果你在相位偏移

域中手动输入一个数字，可能得到其它的相位偏移精度。

例如，你以覆盖MegaWizard选择的值，自己定义为7.5°。

MegaWizard外挂插件管理器尝试着用M=6和G0=6。

MegaWizard外挂插件管理器尝试着事项最近的可能的相位

偏移。例如，如果你输入10°，MegaWizard外挂插件管理

器验证M=5和G0=5是可以实现的，确定相位偏移为9°。

详细情况，请参见“相位偏移”。

时钟占空比（DC）指定PLL时钟输出的时钟占空比。

等式决定占空比的精度是（50%除以后scale计数器的值）。

例如，如果后scale计数器G0是3，那么容许的占空比是

50%除以3，等于16.67%。因为altpll宏功能不接受非整数

值的占空比，那么实际允许的占空比是17、33、50和67%。

由于硬件的限制，84%的占空比是无法实现的，因为最接

近100%的值是无法在给定计数器值内实现。然而，你可以

选择17%的占空比，然后反转PLL时钟输出。使用上升/

下降按钮选择所有可能的设置。

详细情况，请参见“可编程占空比”。

第八页是小结页面，告诉你MegaWizard外挂插件管理器将产生哪些文件（见图15）。

●你可以在任何时候点选MegaWizard外挂插件管理器中的Finish来更新文件。

陈霖的魔方CFOP公式 新版本 Lin Chen's CFOP

Lin Chen's CFOP (Algorithms) 2013-10-22 First Two Layer (F2L) First Two Layers, or F2L are normally the first two bottom layers of the 3x3x3 cube, or essentially all layers up until the last layer on larger cubes. The definition is a little different depending on the subject or who you are talking to. Normally it is as above but it may also refer to the part of the Fridrich method that solves the pairs without counting the cross part. Fridrich F2L There are many ways to solve the 'F2L' on a cube. A common system is using the Fridrich method first two layer approach. After solving the cross, a corner-edge pair is paired up, and then inserted into the correct slot. A total of four corner edge (or 'CE') pairs are made and inserted to solve the first two layers. The concept of pairing up four corner/edge pairs was first proposed by René Schoof in 1981. Algorithms：

PLL设计关键基础及基本参数确定方法

PLL设计关键基础因素 锁相环的瞬态特性通常是一个非线性过程，并且不能够简单的用式子来表示。但是当环路带宽不大于参考时钟频率的1／10时，离散模型可以用连续时间模型(s域)较好地近似。 PLL在锁定状态下的包括每一个模块的传递函数的线性模型，以下理论中所有的公式都是没有分频电路（N）的基础上进行的分析。 如下图所示， 这个模型是用来证明总的相位特性的传递函数。因此，PD可以表示成一个减法器。 假设LPF的电压传递函数为。PLL的开环传递函数为： 闭环传递函数为： 假设低通滤波器为一个最简单的一阶无源滤波器，如下图所示

那么LPF的电压传递函数为为 其中，带入LPF传递函数得 这是一个二阶系统，一个极点是vco提供的，另外一个极点是由LPF提供的。 为环路增益，单位为rad／s。 为了方便分析PLL的动态特性，将PLL闭环传输函数的分母化为二阶函数形式： 其中为衰减因子，为系统的自然振荡频率。 则公式最终化为： 其中

自然频率是低通滤波器的-3dB带宽和环路增益的几何平均值，从近似的角度来看，可以认为是环路的增益带宽积。 进行波特图分析时（开环分析闭环），开环传输函数的单位增益带宽为 相位裕度为： 在一个好的二阶系统中，通常大于0．5，最好使其等于0.707，这样有一个优化的频率响应。 PLL闭环传输函数化为二阶函数形式得：如果输入偏差相位变化慢，则输出相位偏差能够跟上其变化：如果输入相位偏差变化快，输出相位偏差变化会比输入小。 定义“输入／输出相位差传递函数(phase error transfer function)”为： 则 为了更好的分析信号的传输特性，我们假设输入的信号相位有一个阶跃，则最终系统稳定下来后，输出信号的相位变化为

魔方PLL多解教程

PLL多解教程 【PLL-1】U Permutation : a ①:(U2) F2 U' L R' F2 L' R U' F2 ②:M2 U M' U2 M U M2 ③:(U2) M2 U M U2 M' U M2 ④:R2 U' R' U' R U R U R U' R ⑤:(U2) L2 U' L' U' L U L U L U' L ⑥:B2 U' M' U2 M U' B2 ⑦:(U2) R U' R U R U R U' R' U' R2 ⑧:M2 U M' U2 M U2 M' U2 M U M2 ⑨:(U) R2 U' y r U2 r' R U2 R' y' U' R2 ⑩:R U R' U' L' U' L U2 R U' R' U' L' U L 【PLL-2】U Permutation : b ①:(U2) F2 U R' L F2 R L' U F2 ②:M2 U' M' U2 M U' M2 ③:(U2) M2 U' M U2 M' U' M2 ④:R' U R' U' R' U' R' U R U R2 ⑤;(U2) R2' U R U R' U' R' U' R' U R' ⑥:B2 U M' U2 M U B2 ⑦:L2 U L U L' U' L' U' L' U L' ⑧:R U' R U R U R' U' R' U' R' U2 R' ⑨:M2 U' M' U2 M U2 M' U2 M U' M2 ⑩:L' U' L U R U R' U2 L' U L U R U' R' ①①(U2) L' U L' U' L' U' L' U L U L2

超顺手的公式之pll

M2 U M’U2 M U M2 M2 U’ M’U2 M U’ M2 巧计方法：遇到三棱换，不管三七二十一先M2，做M2的同时观察魔方左右两面，即可观察出是顺时针还是逆时针的三棱换。如果是顺时针，接下来就逆时针转U，反之，则顺时针转U。紧接着不管三七二十一M’U2 然后和之前一样，顺时针三棱换就转逆时针的U 逆时针三棱换就转顺的U，M2收尾。 PLL03，04 M2 U M2 U2 M2 U M2 M2 U M2 U’(M’E2)2注：E2指的是上层与下层的夹层旋转180° M2 U’ M2 U (M’E2)2方向不同U与U’互换 PLL05，06 05.(R U R' F') ( r U R' U') (r' F R2 U' R') 06. (R U)( R'2 F')(r U R U')(r' F R U' R') 是倒过来做的一样顺

07.x'(RU'R'D)(RUR'D')(RUR'D)(RU'R'D') (R2 UR'd') (R U R' U' R U R' U')( R U R' F U' F2) 08.(R U R' U')(R' F)(R2 U' R' U') (R U R' F') PLL09，10，11 09.(R'U'F')(RU R' U')(R' F)(R2 U' R' U' )(R U R' UR) 10.(R'UR'U)d(R'F'R2U')(R'UR'F)(RF） 11.F(R U'R' U')(R U R' F')(R U R' U') (R' F R F') Pll12，13 12.(R’U2)(RUR’)z(R2UR’DRU’) 13.(R U R'F')(R U R'U')(R'F R2 U'R'U') PLL14,15 14.(R' U2)(R U'U')(R' F)（R U R' U') (R'F')（R2 U')

PLL(锁相环)电路原理及设计 [收藏]

PLL(锁相环)电路原理及设计[收藏] PLL(锁相环)电路原理及设计 在通信机等所使用的振荡电路，其所要求的频率范围要广，且频率的稳定度要高。无论多好的LC振荡电路，其频率的稳定度，都无法与晶体振荡电路比较。但是，晶体振荡器除了可以使用数字电路分频以外，其频率几乎无法改变。如果采用PLL(锁相环)(相位锁栓回路，PhaseLockedLoop)技术，除了可以得到较广的振荡频率范围以外，其频率的稳定度也很高。此一技术常使用于收音机，电视机的调谐电路上，以及CD唱盘上的电路。 一PLL(锁相环)电路的基本构成 PLL(锁相环)电路的概要 图1所示的为PLL(锁相环)电路的基本方块图。此所使用的基准信号为稳定度很高的晶体振荡电路信号。 此一电路的中心为相位此较器。相位比较器可以将基准信号与VCO (Voltage Controlled Oscillator……电压控制振荡器)的相位比较。如果此两个信号之间有相位差存在时，便会产生相位误差信号输出。 (将VCO的振荡频率与基准频率比较，利用反馈电路的控制，使两者的频率为一致。) 利用此一误差信号，可以控制VCO的振荡频率，使VCO的相位与基准信号的相位(也即是频率)成为一致。 PLL(锁相环)可以使高频率振荡器的频率与基准频率的整数倍的频率相一致。由于，基准振荡器大多为使用晶体振荡器，因此，高频率振荡器的频率稳定度可以与晶体振荡器相比美。 只要是基准频率的整数倍，便可以得到各种频率的输出。 从图1的PLL(锁相环)基本构成中，可以知道其是由VCO，相位比较器，基准频率振荡器，回路滤波器所构成。在此，假设基准振荡器的频率为fr，VCO的频率为fo。 在此一电路中，假设frgt;fo时，也即是VC0的振荡频率fo比fr低时。此时的相位比较器的输出PD 会如图2所示，产生正脉波信号，使VCO的振荡器频率提高。相反地，如果frlt;fo时，会产生负脉波信号。

三阶魔方单手PLL公式

说明：无法理解符号意思的或看不懂图案的请自觉学习初级玩法。 z U’ R U’ R’ U’ R’ U’ R U R U2 R U’ R U R U R U’ R’ U’ R2 z U z’ R U2 R’ z U’ z’ x’ u’ U’ R2 U z’ R U R’ U’ R U’ R U R U’ R’ U R U R2 U’ R’ x’ R U’ R D2 R’ U R D2 z’ U2 x’ R2 D2 R’ U’ R D2 R’ U R’ x’ R U’ R’ D R U R’ D’ R U R’ D R U’ R’ D’ R2 U’ R2 U’ R2 U y’ R U R’ B2 RU’ R’

R U R’ U’ R’ F R2 U’ R’ U’ R U R’ F’ R’ U R’ U’ y R’ F’ R2 U’ R’ U R’ F R F R’ U2 R’ U’ y R’ F’ R2 U’ R’ U R’ F R U’ F R U2 R’ U’ R U2 L’ U R’ U’ L z U’ R D’ R2 U R’ U’ R2 U D R’ U2 R U2 R’ F R U R’ U’ R’ x U’ R2 R U2 R’ U2 R x’ U’ R’ x U’ R U x’ R U R2 R2 u’ R U’ R U R’ D y R2 y R U’ R’

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魔方公式口诀

魔方分级教材 ★魔方公式基础知识★ F,B,L,R,U,D分别代表魔方的前,后,左,右,上,下六个面,（上黄下白前红后橙左蓝右绿）如图所示： 一个字母代表顺时针转90度，字母加“ ' ”表示逆时针转90度，加“2”表示转180度 单层转：F、B、L、R、U、D，F'、B'、L'、R'、U'、D'，F2、B2、L2、R2、U2、D2 两层转(单层转的同时中间层一起转)：f、b、l、r、u、d，f '、b'、l'、r'、u'、d'，f2、b2、l2、r2、u2、d2 整体转(三层转)：x、y、z，x'、y'、z'，x2、y2、z2【方向对应为x-R，y-U，z-F】 转中层：M、M'、M2 (M的方向同R) 图示：

F B r y' M 三叶虫老师的教程） 开始学习之前，请大家先自行查阅资料了解下列概念：棱块、角块、中心块、面、层、十字、T字形、顶视图等概念，因本教程是黑白打印教程，不好标注，就不再讲解了。好在很简单，大家稍微想想或看看其它资料就能理解。好了，不再废话，让我们开始神奇的魔方之旅吧。 第一级最简单好记的方法 本方法只强调简单好记，预计1——2小时就能学会。 【第一步】完成单面十字架（建议用白色面，本文用白色面作为底部。如果不理解什么是标准十字架，请先自行查阅下相关资料。） 要点：正规的方法是完成单面十字的同时，要对好红橙蓝绿四个面第二层中心块颜色。本方法为了方便新手，将这一步拆解为两个步骤。 步骤一：先在单面架出一个白色的十字。注意点一：只要单面的中心块和四个棱块是白色的就行，其它四个角块是不是白色不必理会。注意点二：为了方便新手，这时十字架先不去对应红橙蓝绿四个面第二层中心块颜色，也就是说，只在白色单面翻出一个十字就可以了。 步骤二：单面十字架完成后再运用下面两个公式来对应中心块颜色，（注意，这时十字架需摆放在上面）。如果还想简单，只用图2公式也行，遇到图1情况，用图2公式就可转化为图2情况。 图1 顶视图相对棱对调:R U2 R′U2 R或者M2 U2 M2 图2 顶视图相邻棱对调: R U′R ′UR或者R′U′R U R′ 【第二步】还原第一层，和第二层中心块颜色形成T字形

毕业设计论文：PLL锁相环电路

摘要 随着通信及电子系统的飞速发展，促使集成锁相环和数字锁相环突飞猛进。 本次毕业设计的主要任务是，采用0.18μm CMOS工艺，设计实现一个基于改进的鉴频鉴相器，压控振荡器，环路滤波器的全集成的CMOS PLL锁相环电路，设计重点为PLL锁相环电路的版图设计，设计工具为Laker。 本论文介绍了PLL锁相环电路的基本原理以及其完整的版图设计结果。本次设计表明，采用该方案实现的锁相环电路主要功能工作正常，初步达到设计要求。 关键词：PLL锁相环电路，鉴频鉴相器，压控振荡器，环路滤波器，版图设计，0.18μm CMOS工艺

Abstract With the development of the communications and electronic systems, the technology of the integrated PLL and digital PLL develops rapidly. The main task of graduation is to design and realize a fully integrated CMOS PLL circuit which is based on an improved phase detector, VCO, loop filter using the 0.18μm CMOS technology. The design focus on the layout of the PLL circuit, and the design tools is the Laker. This paper introduces the basic principles of PLL phase locked loop circuit and its comprehensive layout results. This design shows that the program implemented by the main function of PLL circuit is working well, and it meets the design requirements. Key words:PLL phase locked loop circuits, popularly used phase detectors, discrimination, VCO loop filter, layout design, 0.18 μm CMOS process

高阶魔方PLL公式大全

高阶魔方PLL公式大全 高阶魔方相对于三阶魔方来说具有其自身的特殊性，在高阶降阶以后我们可以把它看成是一个畸形的三阶魔方。其特点是中心块放大，棱块横向变长，角块相对来说就显得小的可怜了。阶数越高，这种畸形的程度就越明显。在速拧中，部分普通的PLL公式注定不适用于这种形态的“三阶魔方”。因此，在下收集了一些高阶适用的PLL 公式，以供高阶玩家们交流学习。如果大家有什么更好的公式，请贡献出来，一起分享，一起提高。在下万分感激！ ——常州.中岛丸PS:公式中红字标注的就是高阶PLL PLL01 RU'R（URUR）U'R'U'R2 PLL02 R2’ U （R U R’ U’）R’ U’ R’ U R’ PLL03 R2 U2 R U2 R2 U2 R2 U2 R U2 R2 PLL04

（R U R B'）（R' B U' R'）（ f R U R' U' f'） PLL05 （I U' R）D2 （R' U R）D2 R2 PLL06 x' R2 D2 （R' U' R）D2 R' U R' PLL07 (R2 U R` U`) y (RUR`U`)2 R U R` F U` F2 PLL08 （R U R' U'）R' F R2 U' R' U' R U R' F' PLL09 (R` U` F`) (R U R` U`) (R` F R2) U` R` U` R U R` U R PLL10

(R` U R`U`) y (R` F` R2 U`) R` U R` F R F PLL11 F（R U' R' U'）R U R' F' (R U R' U') R' F R F' PLL12 x U2（r` U` r）U2 (l` U R` U` R2) PLL13 (R U R’ F’) (R U R’ U’) R’ F R2 U’ R’ U’ PLL14 (R' U2 R U2’) R' F (R U R' U') R' F' R2 U' PLL15 (R U2' R' U2) R B' (R' U' R U) R B R’2 U PLL16

锁相环PLL设计调试小结

锁相环设计调试小结 一、系统框图 二、锁相环基础知识及所用芯片资料（摘录） （一）、并行输入 PLL （锁相环）频率合成器MC145152-2 MC145152 是 MOTOROLA 公司生产的大规模集成电路，它是一块采用并行码输入方式设定，由16根并行输入数据编程的双模 CMOS-LSI 锁相环频率合成器，其内部组成框图如图 3-32-3 所示。N 和 A 计数器需要 16 条并联输入线，而 R 计数器则需要三条输入线。该芯片内含参考频率振荡器，可供用户选择的参考频率分频器（12X8 ROM 参考译码器和12BIT ÷R 计数器组成的参考频率fr ），双端输出相位检测器，逻辑控制，10比特可编程序的÷N(N=3~1023) 计数器和 6比特可编程的÷A(A=3~63)计数器和锁定检测部分. 10比特 ÷ N 计数器，6 比特÷ A 计数器，模拟控制逻辑和外接双模前置分频器 (÷P /÷P +1)组成吞食脉冲程序分频器，吞脉冲程序分频器的总分频比为：N T =P*N+A 。 MC145152 的功能： * 借助于 CMOS 技术而取得的低功耗。 * 电源电压范围 3~9V 。 * 锁相检测信号。 * 在片或离片参考振荡器工作。 * 双模并行编程。 * N 范围 =3~1023,A 范围 =0~63。 * 用户可选的 8 个 R 值：8 ，64 ， 128 ， 256 ， 512 ， 1024 ， 1160 ，2048． * 芯片复杂度——8000 个场效应管或 2000 个等效门。 鉴相器 MC145152 环路滤波器 LPF 压控振荡器 MC1648 分频器 MC12017 频率输出

非常详细的魔方公式图解

新魔方新手教程 前言 我们常见的魔方是3x3x3的三阶魔方，英文名Rubik's cube。是一个正6 面体，有6种颜色，由26块组成，有8个角块；12个棱块；6个中心块（和中心轴支架相连）见下图： （图1） 学习魔方首先就要搞清它的以上结构，知道角块只能和角块换位，棱块只能和棱块换位，中心块不能移动。 魔方的标准色： 国际魔方标准色为：上黄－下白，前蓝－后绿，左橙－右红。（见图2）注：（这里以白色为底面，因为以后的教程都将以白色为底面，为了方便教学，请都统一以白色为准）。 （图2）

认识公式 （图3）（图4）公式说明：实际上就是以上下左右前后的英文的单词的头一个大写字母表示 （图5）

（图6） （图7）

（图8） 步骤一、完成一层 首先要做的是区分一层和一面：很多初学者对于“一面”与“一层”缺乏清楚的认识，所以在这里特别解释一下。所谓一层,就是在完成一面(如图2的白色面)的基础上,白色面的四条边,每条边的侧面只有一种颜色,图(2). 如图（1）中心块是蓝色，则它所在面的角和棱全都是蓝色，是图(2)的反方向 图（3）和（4）则是仅仅是一面的状态,而不是一层! （1）（2） （3）（4） 注：图（2）和（4）分别是图（1）和（3）的底面状态 想完成魔方，基础是最重要的，就像建筑一样，魔方也如此，基础是最重要的。 由于上文提到过中心块的固定性，这一性质，在魔方上实质起着定位的作用，简单的说就是中心块的颜色就代表它所在的面的颜色。 一、十字（就是快速法中的CROSS） 第一种情况如图所示：

公式为R2 第二种情况如图所示： （白色下面颜色为橙色，为方便观察，特意翻出颜色） 橙白块要移到上右的位置，现在橙白块在目标位置的下面。但其橙色片没有和橙色的中心块贴在 一起。为此我们先做 D’ F’ 即把橙色粘在一起，接着 R 还原到顶层,， F 是把蓝白橙还原到正确的位置(上面的F’ 使蓝白块向左移了九十度)。 公式为D’ F’ R F 图解： 当然，架十字不只只有上面两种情况，现我们在分析下其它的一些情况吧！ 如下图： 橙白块的位置己对好，但颜色反了，我就先做R2化成第二种情况，然后用还原第二种情况的公式即可！ （橙色下面颜色为白色，为方便观察，特意翻出颜色）

采用PLL设计时需要注意的问题

采用PLL设计时需注意的问题 为了满足ASIC设计中时间进度上的要求，许多工程师都采用了锁相环（PLL）。PLL具有一些人们所希望的特性，包括时钟倍频能力、时钟占空度校正能力以及时钟分配延时消除能力。这些特性使得设计人员能够运用廉价的低频晶体作为其片外时钟脉冲源，并随后进行片上倍频，以生成任何数值的高频内部时钟信号。它们还令设计人员能够通过将建立-保持时间窗口与芯片的时钟脉冲源的边缘对准的方法来控制这些窗口以及芯片接口处的时钟-输出延时。 虽然在结构和功能上看起来很简单，但锁相环充满了各种隐含的复杂性，这些复杂性有可能给哪怕是最好的设计师带来麻烦。当今ASIC工艺中PLL的设计正变得越来越困难，原因是内核薄氧化物器件的阈值之上所留的电源电压峰值储备较为有限。这些器件往往被要求满足目标工作频率并保持电源电压的灵活性。但是，电源电压峰值储备的减少将会对PLL的噪声特性产生不良影响。 结构和操作 若要真正搞清PLL内部的性能问题，就必须首先了解其结构和工作原理。PLL的高级结构似乎是直观明了的，它由相位检测器、电荷泵、环路滤波器和压控振荡器（VCO）所组成。PLL 电路被启动后将立即进入一种“解锁”状态，因为VCO分割输出频率与基准频率无关。 然而，环路中的负反馈通过汇集周期性基准输入和VCO分割输出的时钟脉冲上升沿之间的相位误差来调整VCO输出频率。综合相位误差使得VCO分割输出频率接近基准频率。当PLL 到达“锁定”状态时，相位检测器所检测到的相位误差接近于零，这是因为VCO分割输出频率和相位与基准频率和相位是一致的。由于相位检测器只与VCO分割输出相比较，因此PLL 输出频率将比基准和反馈输入频率高N倍，从而使得PLL能够完成倍频。 此外，如果时钟分配被加至反馈通路，则PLL将把分配时钟信号对准基准信号，以有效消除时钟分配延时。 PLL内部的功能块可由可变数量的模拟和数字电路组成，甚至在全数字电路的极端情况下也是如此。然而，不管是由数字电路组成还是由模拟电路组成，PLL完成的都是时钟信号相位的生成和校准这样的模拟功能。和模拟功能块一样，它们也面临着象噪声这样的当今ASIC 苛刻的混合信号环境中常见且不可避免的模拟技术难题。如果PLL不能对噪声做出良好的响应，它就会导致输出时钟偏离其理想值的时间变换偏移。 输出时钟相位中的这些时间变换偏移通常被称为抖动（jitter）。抖动会通过引发建立时间扰乱而对内部定时通路产生灾难性的影响，也会通过引发导致数据传输误差的建立-保持时间扰乱而影响片外接口。与此同时，其他性能问题（如不稳定性、不适当的频率范围、锁定问题和静态相位偏移）也会影响PLL设计。输出抖动是最为重要的问题之一，也是PLL设计中最难得以合适解决的课题之一。 由片上和片外信号源生成的电源和基底噪声具有很高的数据依存性，并可具有大量包括低频在内的频率分量。基底噪声往往不会象电源噪声那样拥有大量的低频分量，因为在基底和电源之间没有明显的直流下降。在最差的条件下，PLL会出现电源噪声电平和基底噪声电平分别达到标称电源电压的10%和5%的情况。 基底噪声的实际电平取决于IC生产工艺所采用的基底的性质。为了降低出现闩锁的危险性，许多IC生产工艺采用了在同类重掺杂基底上的轻掺杂外延。这些基底往往会在芯片上进行长距离的基底噪声传输，使得噪声不易在通过保护环和附加的基底分接头时被消除。 电源和基底噪声通过引发VCO输出中的频移（它会导致积累多个周期、直到噪声脉冲下陷为止的相移）而对PLL产生影响，在没有影响的情况下PLL能够以其环路带宽所限定的速率对

魔方20秒快速法入门解法及16个公式

20秒魔方快速入门解法 我的魔方解法----简化的CFOP法 魔方快速还原方法中Fridrich的CFOP (Cross+F2L+OLL+PLL魔方吧叫“20秒还原法”)法是很主流的方法，还原速度很快但是有100多个公式要掌握。通过在“魔方吧”的学习，我整理出一个简化的CFOP 方法，这样只需记15个公式就可实现较快的还原魔方。要更快一点，就再多记1个架“十”字公式，本法推荐记16个公式(教程中红色显示)。这比起完整CFOP的（41+57+21=119）个公式来说已大大减轻了负担，本法是一种“中级”的魔方解法，不太适合初学者（初学者还是推荐最简单、公式最少的基本层先法）和只想学会还原的朋友。主要适合学习对象为：1）不愿意记非常多的公式又想还原得快一点的朋友；2）完整CFOP方法的初学者。此法可作为Fridrich方法（CFOP）的入门教程。 一、技术路线 第一、二层采用基本层先的方法（第二层3个公式），第三层采用CFOP法的棱和角一起翻色（此时采用先架棱“十”字，再后用7个OLL公式来完成顶面翻色），然后调棱位置，再调角位置（由于是简化所以不能同时调角和棱的位置），其实就就是把PLL的角和棱分开来完成。 二、具体步骤 1、第一层 现在的目标是在顶上完成第一层（顶层），用架好棱十字（要求顶层四棱的相对位置正确，也就是棱块的侧面色要和对应魔方面的中心块的颜色相同如图1）再对好四角的方法。此步的小技巧是：可以将目标棱块和对应的中心块并到一起后再参加架“十”字。加好顶棱十字后再对好四个角（位置和色向都要对）详细方法可见魔方吧“笑面虎”方法中的内容，因为简单可以自己想出来不再多说了。这时就完在了一层。图2 附1：架“十”字另一方法是先将四个目标棱块都转上去架起“十”字，再来调节它们的相对位置，这时要用到两个公式中的一个： 2、第二层 由于中心块已固定，所以第二层只有四个棱块没解决了，现在就来解决它。先将第一步中做好的的魔方倒过来（如图3）一般都会出现下面（图4、5、6）几种情况，（有一种特殊情况是四个中层棱都在不在顶上，而是相对错位，此时只要用图4图5的公式做一次便可出现4、5的情况）用对应的公式来解

基于PLL的频率合成器的设计

基于PLL 的频率合成器的设计 一、设计指标： 1. 工作频率o f =850~950MHz 2. 输出频率间隔200kHz f =? 3. 转换时间c t <1ms 二、方案选择： 1．选择鉴相器输入标准频率r f r f =200kHz f =? 2．决定程序分频器的分频比 max N =4750/f omax =r f min N =4250/f omin =r f 3．因频率间隔不是太小，分频比最大为4750，不是太大，所以直接采用整数分频频率合成器。 三、环路参数的选择： 1．分频比已由上面得出 max N =4750/f omax =r f min N =4250/f omin =r f 2．压控振荡器调谐范围 根据压控振荡器调谐电压为 1.67V c =?V ，求得压控振荡器的灵敏度为 V MHz K /6067.1/10*8509506o =-=）（ 选取60MHz/V 是方便在仿真时选择VCO 芯片。 3．选择阻尼系数ζ 这里选取最佳起始点0.707min =ζ。 4．选择环路带宽为20kHz ，为了优化转换速度，相位余量设为?45。 5．选择鉴相器与环路滤波器 在仿真器ADIsimPLL 中，选择的芯片ADF4212中采用的是电流型鉴频鉴相器，而环路滤波器选择带有前置滤波的理想二阶环，电路图如图（一）所示：

图（一）带有前置滤波的理想二阶环 下面分析由鉴相器和图（一）所示电路所组成的电路的传递函数： 鉴相器的传递函数为： )(2)(0p I p I e cp Θ= π 理想二阶环正极所接电压V V r 0= )(11 )(11)(01 101 111p I C pR p I pC R pC p I R ?+=?+ = 又 2 211) ()(pC R p V p I c R + - = 由上面三个式子可得出 τ ττπp p p R I p p V cp e c +? +?=Θ11 12)()(121 其中 11222211,,C R C R C R ===τττ 可以看出 121ττp p +为理想积分滤波器的传递函数；τ p +11为RC 积分滤波器的传递函数。所以环路相当于是RC 积分滤波器和理想积分滤波器的串联，对电路中的纹波和 噪声能进一步滤除，提高了环路的性能。 6．环路等效噪声带宽 由以上电路模型可求出电路的环路等效噪声带宽L B ： 首次写出环路开环传递函数： I cp Vc I R1

魔方公式大全

一、角块方向 两个基本公式(RU)(R'U')(RU)R' 效果:8位角块顺转 下手法:(右手大拇指握底面） (RU')(R'U)(RU')R' 效果:8位角块逆转 前手法:(右手大拇指握前面） 套用两个基本公式，衍生出新公式： 1 两角翻(RU)(R'U')(RU)R'D(RU')(R'U)(RU')R'D' 8位顺转，5位逆转 2 (RU)(R'U')(RU)R'D2(RU')(R'U)(RU')R'D2 8位顺转，6位逆转 3 (RU')(R'U)(RU')R'D(RU)(R'U')(RU)R'D' 8位逆转，5位顺转 4 三角翻[(RUR'U')×2D]×3D 8,5,6位角块顺转 5 [(RU'R'U)×2D]×3D 8,5,6位角块逆转 此方法的灵活性在公式2中得到充分的体现(还有其它类似衍生推导,这里就不赘述了) 6 两角翻 (RUR'URU2R')(L'U'LU'L'U2L) 2位顺转，1位逆转 7 (L'U2LUL'UL)(RU2R'U'RU'R') 2位逆转，1位顺转 8 三角翻 (R'U2RUR'UR)U(RU'RURURU'R'U'R2)U 1,2,3位角块顺转 上下无下→→下→→→三角顺转,三棱逆换 9 (RU'U'R'U'RU'R')U(R2'URUR'U'R'U'R'UR')U 1,2,4位角块逆转 下→前→后下后无三角逆转,三棱顺换 10 四角翻 (RU'U'R'U'RUR'U'RU')(R2'UR'U'R'U'R'URUR2) 13位逆转,24位顺转 下→前→后上无→→ 11 (RU'U'R2'U'R2U'R2'U2)(R2'U'RURURU'R'U'R2)U214顺转,23逆转 下→上后上下→→→ 12 五角翻[(RU'U'R'U2)(RUR'U')]×2 1234位顺转,8位逆转 下→上下 13 [(R'U2RU'U')(R'U'RU)]×2 1234位逆转,7位顺转 上下→前 14 [(RUR'U')(RU'U'R'U2)]×2 1238位顺转,4位逆转 下下→上 15 y'[(R'U'RU)(R'U2RU'U')]×2y 1238位逆转,4位顺转 前上下→ 16 六角翻(R'U'R'U'RU'RU'RU'U')×2 123478位角块顺转 上下→ 17 (RURUR'UR'UR'U2)×2 123478位角块逆转 下下上上上 公式8、9、10、11的第一个括号内为OLL转角公式，第二个括号内为PLL换棱公式，转角

CFOP F2L+OLL+PLL公式表

魔方小站 CFOP 公式表 OLL 按小站顺 序分组 1-1 R’ U2 R U R’ U R 1-2 R U’ U’ R’ U’ R U’ R’ 1-3 (r U R’ U’) (r’ F R F’) 1-4 F’(r U R’ U’) (r’ F R) 1-5 (R2 D’) (R U’U’) (R’ D) (R U’U’ R) 1-6 (R U U R’ U’) (R U R’ U’) (R U’ R’) 1-7 R U’U’ (R2’ U’) (R2 U’) R2’ U2 R 2-1 F (R U R’ U’) F’ 2-2 f (R U R’ U’)f’2-3 f’ (L’ U’ L U) f 2-4 (R U R’ U’) (R’ F R F’) 2-5 F (R U R’ U’)2 F’ 2-6 F’ (L’ U’ L U)2 F 2-7 f (R U R’ U’)2 f’ 3-1 F (R U R’ U’) F’ f (R U R’ U’) f’ 3-2 f(R U R’ U’)f’ U’ F(R U R’ U’)F’ 3-3 f(R U R’ U’)f’ U F(R U R’ U’)F’ 3-4 (R U’U’) (R2’ F R F’) U2 (R’ F R F’) 3-5 (r’ U2) (R U R’U) r 3-6 (r U’U’) (R’ U’ R U’ r’) 3-7 r U R’ U R U’U’r’ 3-8 r’ U’ R U’ R’ U2 r 4-1 F (R U’ R’U’) (R U R’ F’) 4-2 R U’U’ (R2’ F R F’) (R U’U’R’) 4-3 (R B’)(R2 F)(R2 B) (R2 F’) R 4-4 (R’ F) (R2 B’) (R2 F’) (R2 B) R’ 4-5 R’ U2 (R U R’ U’) (R U R’ U) r 4-6 R U (R’URU’)2 U’ r’ 4-7 (R U R’ U) (R’ F R F’) U2 (R’ F R F’) 4-8 F (R U R’ U) y’ (R’ U2) (R’ F R F’) 4-9 (M下U)(R U R’ U’) M上(R’ F R F’) 5-1 (R U R’ U’) (R’ F) (R2 U R’ U’) F’ 5-2 (R U R’U) (R’F R F’) (R U’U’R’) 5-3 (r U R’ U’) (r’ R) (U R U’ R’) 5-4 (R U R’ U’) r R’ (U R U’ r’) 5-5 (R’ U’) (R’ F R F’) (U R) 5-6 (R U R’ U’) x D’ (R’ U R) E’ 5-7 (R U R’U) (RU’R’U’) (R’F R F’) 5-8 (R’U’R U’) (R’U R U) (l U’R’U) 5-9 F (R U R’ U’) F’ U F (R U R’ U’) F’ 5-10 (r U R’ U) (R’ F R F’) R U2 r’ 6-1 (R U)(B’ U’)(R’ U R B R’) 6-2 (R’ U’ F) (U R U’) (R’ F’ R) 6-3 R’ F (R U R’U’) F’ (U R) 6-4 L F’ (L’ U’ L U) F (U’ L’) 6-5 (R U R’ U R U2 R’) F (R U R’ U’) F’ 6-6 (R’ U’ R U’ R’ U2 R) F (R U R’ U’) F’ 6-7 (r’ U2 R U R’ U r) (R U2 R’ U’ R U’ R’) 6-8 (r U2 R’ U’ R U’ r’) (R’ U2 R U R’ U R) 7-17-2 7-3 7-4 7-5 7-6 7-7 7-8 公式5-6里 的E’的意 思是： 从上往下 如对标记 有问题， 请到最后 页去看标

EasyPLL简化先进锁相环路的设计过程

EasyPLL简化先进锁相环路的设计过程 引言 电脑辅助设计工具不但可以大幅缩短锁相环路的设计时间，还可改善电路设计。通过电脑辅助设计工具，工程师可以更深入地了解设计背后的运作原理。若实际性能与理论预测相符，工程师对整个设计会更具信心。若理论模型预测的性能高于实际性能，问题很可能出在元件本身，例如元件过于灵敏，也可能是不恰当地使用元件。无论是哪一种情况，都说明上述的理论模型非常有用。理论模型必须能与实际测量出来的数据进行比较，才可显示其实际效用。 锁相环路滤波器设计的 基本原理 环路滤波器必须采用外置元件，而这些元件对系统性能有极大的影响。只要从中作出适当的取舍，便可改善环路滤波器的设计，甚至无需将锁相环路芯片重新设计，也可提升其性能。 图 1 所示的滤波器由5 部分组成。设计滤波器时必须明白这5方面的局限。第一个局限是闭环系统必须有特定的环路带宽。第二个局限是应按照规定采用适当的相位容限。换言之，这两个局限已就阻尼系数及自然频率两方面作出限定。许多设计都会将这两个因素的影响计算在内，但余下的三个局限仍需解决。例如，应如何选择环路带宽及相位容限。一般来说，若要选择理想的环路带宽，必须在开关速率及寄生性能之间作出取舍。一般的应用都会将相位容限定于50 度左右，但实际的相位容限需视具体设计而定。 图 1 锁相环路系统 即使环路带宽及相位容限已确定，系统仍受另外三个局限的制约。第三个局限是必须找出可支持最高开关速度的理想极点，其实际大小可以根据Gamma优化参数计算出来。一直以来，这个参数都预设为1，不会特别列出，但这会令锁定时间增加30% 以上。第四个局限是必须确定两个极点之间的比率。第二极点接近第一极点时的滤波效果最好，但有关元件便无法实现，串行电阻会接近无限大，而靠近压控振荡器的电容器则接近零。压控振荡器的输入电容通常都会将极点之间的比率限定在一个范围内。第五个局限是必须尽量将最靠近压控振荡器的电容器加大。EasyPLL 设计工具也适用于有源环路滤波器的设计。设计这类滤波器时，应在屏幕上最先出现的多个选项中选择Advanced Options。

方迪威CFOPF2L+OLL+PLL公式表

魔方小站CFOP 公式表OLL 按小站顺序分组 1-1 R’ U2 R U R’ U R 1-2 R U’ U’ R’ U’ R U’ R’ 1-3 (r U R’ U’) (r’ F R F’) 1-4 F’(r U R’ U’) (r’ F R) 1-5 (R2 D’) (R U’U’) (R’ D) (R U’U’ R) 1-6 (R U U R’ U’) (R U R’ U’) (R U’ R’) 1-7 R U’U’ (R2’ U’) (R2 U’) R2’ U2 R 2-1 F (R U R’ U’) F’ 2-2 f (R U R’ U’)f’ 2-3 f’ (L’U’ L U) f 2-4 (R U R’ U’) (R’ F R F’) 2-5 F (R U R’ U’)2 F’ 2-6 F’ (L’ U’ L U)2 F 2-7 f (R U R’ U’)2 f’ 3-1 F (R U R’ U’) F’ f (R U R’ U’) f’ 3-2 f(R U R’ U’)f’ U’ F(R U R’ U’)F’ 3-3 f(R U R’ U’)f’ U F(R U R’ U’)F’ 3-4 (R U’U’) (R2’ F R F’) U2 (R’ F R F’) 3-5 (r’ U2) (R U R’U) r 3-6 (r U’U’) (R’ U’ R U’ r’) 3-7 r U R’ U R U’U’ r’ 3-8 r’ U’ R U’ R’ U2 r 4-1 F (R U’ R’U’) (R U R’ F’) 4-2 R U’U’ (R2’ F R F’) (R U’U’R ’) 4-3 (R B’)(R2 F)(R2 B) (R2 F’) R 4-4 (R’ F) (R2 B’) (R2 F’) (R2 B) R’ 4-5 R’ U2 (R U R’ U’) (R U R’ U) r 4-6 R U (R’URU ’)2 U’ r’ 4-7 (R U R’ U) (R’ F R F’) U2 (R’ F R F’) 4-8 F (R U R’U) y’(R’ U2) (R’ F R F’) 4-9 (M 下 U)(R U R’ U’) M 上 (R’ F R F’) 5-1 (R U R’ U’) (R’ F) (R2 U R’ U’) F’ 5-2 (R U R’U) (R’F R F’) (R U’U’R ’) 5-3 (r U R’ U’) (r’ R) (U R U’ R’) 5-4 (R U R’ U’) r R’ (U R U’ r’) 5-5 (R’ U’) (R’ F R F’) (U R) 5-6 (R U R’ U’) x D’ (R’ U R) E’ 5-7 (R U R’U) (RU’R’ U’) (R’F R F’) 5-8 (R’U’R U’) (R’U R U) (l U’R’U)

PLL设计与计算

Phase-Locked Loops for High-Frequency Receivers and Transmitters–Part 1 by Mark Curtin and Paul O’Brien This 3-part series of articles is intended to give a comprehensive overview of the use of PLLs (phase-locked loops) in both wired and wireless communication systems. In this first part, the emphasis is on the introductory concepts of PLLs. The basic PLL architecture and principle of operation is described. We will also give an example of where PLLs are used in communication systems. We will finish the first installment by showing a practical PLL circuit using the ADF4111 Frequency Synthesizer and the VCO190-902T Voltage-Controlled Oscillator. In the second part, we will examine in detail the critical specifications associated with PLLs: phase noise, reference spurs and output leakage current. What causes these and how can they be minimized? What effect do they have on system performance? The final installment will contain a detailed description of the blocks that go to make up a PLL synthesizer and the architecture of an Analog Devices synthesizer. There will also be a summary of synthesizers and VCOs currently available on the market, with a list of ADI’s current offerings. PLL Basics A phase-locked loop is a feedback system combining a voltage-controlled oscillator and a phase comparator so connected that the oscillator frequency (or phase) accurately tracks that of an applied frequency- or phase-modulated signal. Phase-locked loops can be used, for example, to generate stable output frequency signals from a fixed low-frequency signal. The first phase-locked loops were implemented in the early 1930s by a French engineer, de Bellescize. However, they only found broad acceptance in the marketplace when integrated PLLs became available as relatively low-cost components in the mid-1960s. The phase locked loop can be analyzed in general as a negative-feedback system with a forward gain term and a feedback term. A simple block diagram of a voltage-based negative-feedback system is shown in Figure 1. V i V O Figure 1. Standard negative-feedback control system model.In a phase-locked loop, the error signal from the phase comparator is the difference between the input frequency or phase and that of the signal fed back. The system will force the frequency or phase error signal to zero in the steady state. The usual equations for a negative-feedback system apply. Forward Gain = G(s), [s = jω = j2πf] Loop Gain = G(s) ×H(s) Closed Loop Gain G s G s H s ?= + () ()() 1 Because of the integration in the loop, at low frequencies the steady state gain, G(s), is high and V O/V I, Closed-Loop Gain = 1 H The components of a PLL that contribute to the loop gain include: 1.The phase detector (PD) and charge pump (CP). 2.The loop filter, with a transfer function of Z(s) 3.The vol tage-control l ed oscil l ator (VCO), with a sensitivity of K V/s 4.The feedback divider, 1/N F REF ( ?REF F O ?O ) Feedback Divider Figure 2.Basic phase-locked-loop model. If a linear element like a four-quadrant multiplier is used as the phase detector, and the loop filter and VCO are also analog elements, this is called an analog, or linear PLL (LPLL). If a digital phase detector (EXOR gate or J-K flip flop) is used, and everything else stays the same, the system is called a digital PLL (DPLL). If the PLL is built exclusively from digital blocks, without any passive components or linear elements, it becomes an all-digital PLL (ADPLL). Finally, with information in digital form, and the availability of sufficiently fast processing, it is also possible to develop PLLs in the software domain. The PLL function is performed by software and runs on a DSP. This is called a software PLL (SPLL). Referring to Figure 2, a system for using a PLL to generate higher frequencies than the input, the VCO oscillates at an angular frequency of ωD. A portion of this frequency/phase signal is fed back to the error detector, via a frequency divider with a ratio 1/N. This divided-down frequency is fed to one input of the error detector. The other input in this example is a fixed reference frequency/phase. The error detector compares the signals at both inputs. When the two signal inputs are equal in phase and frequency, the error will be zero and the loop is said to be in a “locked” condition. If we simply look at the error signal, the following equations may be developed.