科通集团 Cadence Allegro 基础培训 第六期

Allegro16.5教程 实用学习笔记

目录 一、常用操作 (3) 1、Extents选项无法改小 (3) 2、没有自己的Pad (3) 3、命令放入焊盘 (3) 4、命令坐标、增量 (4) 5、表贴元件几个Class、Subclass (4) 6、Create Symbol (4) 7、倒角 (4) 8、设置Keepin (4) 9、设置圆滑连线 (5) 10 z-copy命令 (5) 11 放置元件到Bottm (5) 12 设置带端接的等长line (6) 13 设置差分对 (6) 14 群组走线 (6) 15 区域特殊规则设置 (7) 16 Application Mode切换方便布件走线 (8) 17 对齐摆放元件 (9) 18 光绘层信息 (9) 19 Gerber 钻孔 (10) 20 导出坐标信息 (13) 21 Dimension信息 (13) 二笔记 (15) 2.1导线自感估算 (15) 2.2 PCB板基本外框 (15) 三常见错误解决办法 (16)

3.1 No product licenses found... .. (16)

一、常用操作 1、Extents选项无法改小 Extents选项无法改小时，逐步改小， 如500,400,300.100.50.10.6…可修改 成功。 2、没有自己的Pad 自己画的Pad文件目录没有被识别，放到 原Pad同一目录。 3、命令放入焊 盘 x 0 0回车 格式：x空格0 空格 0 空格

4、命令坐标、增量 x 0 0 表示坐标（0,0） ix 1.8 表示坐标x方向增量1.8 iy 2 表示坐标y方向增量2。 可用来制定坐标放置元件、制定坐标或增量画线。 5、表贴元件几个Class、Subclass Stack-Up: Top、Soldermask_Top、Pastemask_Top Package Geometry: Assembly_Top、Place_Bound_Top、Silkscreen_Top。6、Create Symbol Create Symbol 才可以保存成.ssm 文件。Ssm文件加载到Pad Designer制作焊盘。制作成ssm后Pad Designer中没有该焊盘需设置Setup User Preferences Editor Paths Library padpath 双击添加ssm文件路径。 7、倒角 Manufacture 》Drafting 》Fillet 弧角，Chamfer 45度角。依次单击要倒角的两个临边。使PCB边框直角变为弧角或45度角。防止划伤其他物品。 8、设置Keepin Setup 》Area 》Keepin

FPGA学习心得

回想起自己学FPGA，已经有一段时间了，从开始的茫然，到后来的疯狂看书，设计开发板，调电路，练习各种FPGA实例，到最后能独立完成项目，一路走来，感受颇多，拿出来和大家分享，顺便介绍下自己的一点经验所得，希望对初学者有所帮助。 废话不说了，下面进入正题，学习FPGA我主要经历了这么几个阶段： ①、Verilog语言的学习，熟悉Verilog语言的各种语法。 ②、FPGA的学习，熟悉QuartusII软件的各种功能，各种逻辑算法设计，接口模块(RS232,LCD,VGA,SPI,I2c等)的设计，时序分析，硬件优化等，自己开始设计简单的FPGA 板子。 ③、NiosII的学习，熟悉NiosII的开发流程，熟悉开发软件(SOPC,NiosII IDE),了解NiosII 的基本结构，设计NiosII开发板，编写NiosII C语言程序，调试板子各模块功能。先来说说第一个阶段，现在主要的硬件描述语言有VHDL，Verilog两种，在本科时老师一般教VHDL，不过现在 Verilog用的人越来越多，其更容易上手(与C语言语法比较类似),也更灵活，现在的IC设计基本都用Verilog。像systemC，systemVerilog之类的应该还在萌芽阶段，以后可能会有较大发展。鉴于以上原因我选择了Verilog作为我学习的硬件描述语言。 其实有C语言的基础，学起Verilog的语言很简单，关键要有并行的概念，所有的module，assign，always都是并行的，这一点与软件语言有明显不同。这里推荐几本评价比较好的学习Verilog的书籍： ①、《verilog 数字系统设计教程》，这本书对于入门是一本很好的书，通俗易懂，让人很快上手，它里面的例子也不错。但本书对于资源优化方面的编程没有多少涉及到。 ②、《设计与验证Verilog HDL》，这本书虽然比较薄，但是相当精辟，讲解的也很深入，很多概念看了这本书有种豁然开朗的感觉，呵呵。 学习Verilog其实不用看很多书，基本的语法部分大家都一样，关键是要自己会灵活应用，多做练习。 Verilog语言学了一段时间，感觉自己可以编点东西，希望自己编的程序在板子上运行看看结果，下面就介绍我学习的第二个阶段。 刚开始我拿了实验室一块CPLD的开发板做练习，熟悉QuartusII的各种功能，比如IP的调用，各种约束设置，时序分析，Logiclock设计方法等，不过做到后面发现CPLD 的资源不太够(没有内嵌的RAM、不能用SignalTapII，LE太少等)，而实验室没有FPGA开发板，所以就萌生了自己做FPGA开发板的意图，刚好Cadence我也学的差不多了，就花了几天时间主要研究了FPGA配置电路的设计，在板子上做了Jtag和AS下载口，在做了几个用户按键和LED，其他的口全部引出作为IO口，电路比较简单，板子焊好后一调就通了(心里那个爽啊...)。我选的FPGA是cycloneII系列的EP2C5，资源比以前的FPGA多了好几倍，还有PLL，内嵌的RAM，可以试试SignalTapII，用内嵌的逻辑分析仪测试引脚波形，对于FPGA的调试，逻辑分析仪是至关重要的。利用这块板子我完成了项目中的几个主要功能：RS232通信，指令译码，配置DDS，AD数据高速缓存，电子开关状态设置等，在实践中学习起来真的比平时快很多，用到什么学什么动力更大。这个时候我主要看的数据有这几本感觉比较好： ①、《Altera FPGA/CPLD 设计（基础篇）》：讲解一些基本的FPGA设计技术，以及QuartusII中各个工具的用法（IP，RTL，SignalProbe，SignalTapII，Timing Closure Floorplan，chip Editor等），对于入门非常好。 ②、《Altera FPGA/CPLD 设计（高级篇）》：讲解了一些高级工具的应用，LogicLock，时序约束很分析，设计优化，也讲述了一些硬件编程的思想，作为提高用。

Cadence系统环境与基本操作

Cadence 系统环境与基本操作 1. 实验目的 熟悉Cadence 系统环境 了解CIW 窗口的功能 掌握基本操作方法 2. 实验原理 系统启动 Cadence 系统包含有许多工具（或模块），不同工具在启动时所需的License不同，故而启动方法各异。一般情况下涉及到的启动方式主要有以下几种，本实验系统可用的有icms、icfb等。 ①前端启动命令： icms s 前端模拟、混合、微波设计 icca xl 前端设计加布局规划 ②版图工具启动命令 Layout s 基本版图设计（具有交互DRC 功能） layoutPlus m 版图设计（具有自动化设计工具和交互验证功能） ③系统级启动命令 icfb 前端到后端大多数工具 CIW 窗口 Cadence 系统启动后，自动弹出“what’s New…”窗口和命令解释窗口CIW （Command Interpreter Window）。在“what’s New…”窗口中，可以看到本实验 系统采用的5.0.33 版本相对以前版本的一些优点和改进，选择File→close 关闭此 窗口。CIW 窗口如图1.1 所示。 图1.1 CIW 窗口 CIW 窗口按功能可分为主菜单、信息窗口以及命令行。窗口顶部为主菜单，底部为命令行，中间部分为信息窗口。Cadence 系统运行过程中，在信息窗口会给出一些系统信息（如出错信息，程序运行情况等），故而CIW 窗口具有实时监控功能。在命令行中通过输入由SKILL 语言编写的某些特定命令，可用于辅助设计。主菜单栏有File、Tool、Options、Technology File 等选项（不同模块下内容不同），以下

Allegro学习笔记之2——覆铜

Allegro学习笔记之2——覆铜 所谓覆铜，就是将PCB上闲置的空间作为基准面，然后用固体铜填充，这些铜区又称为灌铜。 敷铜的意义： 1)减小地线阻抗，提高抗干扰能力； 2)降低压降，提高电源效率； 3)与地线相连，还可以减小环路面积。 4)也出于让PCB 焊接时尽可能不变形的目的，大部分PCB 生产厂家也会要求PCB 设计者在PCB 的空旷区域填充铜皮或者网格状的地线。 不过敷铜如果处理的不当，那将得不赏失 这是一个实测的案例，测量结果是利用EMSCAN 电磁干扰扫描系统(https://www.sodocs.net/doc/591971205.html, )获得的，EMSCAN 能使我们实时看清电磁场的分布。 在一块多层PCB 上，工程师把PCB 的周围敷上了一圈铜，如图1 所示。在这个敷铜的处理上，工程师仅在铜皮的开始部分放置了几个过孔，把这个铜皮连接到了地层上，其他地方没有打过孔。

在高频情况下，印刷电路板上的布线的分布电容会起作用，当长度大于噪声频率相应波长的1/20 时，就会产生天线效应，噪声就会通过布线向外发射。 从上面这个实际测量的结果来看，PCB 上存在一个22.894MHz 的干扰源，而敷设的铜皮对这个信号很敏感，作为“接收天线”接收到了这个信号，同时，该铜皮又作为“发射天线”向外部发射很强的电磁干扰信号。我们知道，频率与波长的关系为f＝C/λ。 式中f 为频率，单位为Hz，λ为波长，单位为m，C 为光速，等于3×108 米/秒 对于22.894MHz 的信号，其波长λ为：3×108/22.894M=13 米。λ/20为65cm。 本PCB 的敷铜太长，超过了65cm，从而导致产生天线效应。 目前，我们的PCB 中，普遍采用了上升沿小于1ns 的芯片。假设芯片的上升沿为1ns，其产生的电磁干扰的频率会高达fknee = 0.5/Tr ＝500MHz。 对于500MHz 的信号，其波长为60cm，λ/20=3cm。 也就是说，PCB上3cm 长的布线，就可能形成“天线”。所以，在高频电路中，千万不要认为，把地线的某个地方接了地，这就是“地线”。一定要以小于λ/20 的间距，在布线上打过孔，与多层板的地平面“良好接地”。 注意问题： 那么我们在敷铜中，为了让敷铜达到我们预期的效果，那么敷铜方面需要注意那些问题： ?如果PCB的地较多，有SGND、AGND、GND，等等，就要根据PCB板面位置的不同，分别以最主要的“地”作为基准参考来独立覆铜，数字地和模拟地分开来敷铜自不多言，同时在覆铜之前，首先加粗相应的电源连线：5. 0V、3.3V等等，这样一来，就形成了多个不同形状的多变形结构。 ?对不同地的单点连接，做法是通过0欧电阻或者磁珠或者电感连接； ?晶振附近的覆铜，电路中的晶振为一高频发射源，做法是在环绕晶振敷铜，然后将晶振的外壳另行接地。 ?孤岛（死区）问题，如果觉得很大，那就定义个地过孔添加进去也费不了多大的事。 ?在开始布线时，应对地线一视同仁，走线的时候就应该把地线走好，不能依*于覆铜后通过添加过孔来消除为连接的地引脚，这样的效果很不好。 ?在板子上最好不要有尖的角出现（<=180度），因为从电磁学的角度来讲，这就构成的一个发射天线！对于其他总会有一影响的只不过是大还是小而已，我建议使用圆弧的边沿线。

(完整版)Cadenceallegro菜单解释.doc

Cadence allegro菜单解释——file 已有320 次阅读2009-8-16 19:17 | 个人分类: | 关键词 :Cadence allegro file 菜单解释 每一款软件几乎都有File 菜单，接下来详细解释一下allegro 与其他软件不同的菜单。 new 新建 PCB文件，点 new 菜单进入对话框后， drawing type 里面包含有 9 个选项， 一般我们如果设计 PCB就选择默认第一个 board 即可。 如果我们要建封装库选 package symbol即可，其他 7 个选项一般很少用，大家可 以理解字面意思就可以知道什么意思了。 open 打开你所要设计的PCB文件，或者封装库文件。 recent designs 打开你所设计的PCB文件，一般是指近期所设计的或者打开过的PCB文件。 save 保存 save as 另存为，重命名。 import import 菜单包含许多项，下面详细解释一下我们经常用到的命令。 logic 导入网表，详细介绍在 allegro 基础教程连载已经有介绍，在此不再详细介 绍。 artwork 导入从其他 PCB文件导出的 .art 的文件。一般很少用词命令。 命令 IPF和 stream 很少用，略。 DXF导入结构要素图或者其他DXF的文件。 导入方法如下： 点import/DXF 后，在弹出的对话框选择，在DXF file里选择你要导入的DXF的路径， DXF units选择 MM ，然后勾选 use default text table 和 incremental addition ，其他默认即可。再点 edit/view layers 弹出对话框，勾选 select all，DXF layer filter 选择 all，即为导入所有层的信息，然后在下面的 class里选择 board geometry，subclass选择 assembly_notes，因为一般导入结构要素图都是导入这一层，然后 点ok，进入了点 import/DXF 后弹出的对话框，然后点 import 即可将结构要素图导入。 IDF IFF Router PCAD这四个命令也很少用，略。 PADS一般建库的时候导入焊盘。 sub-drawing 命令功能非常强大，也是我们在 PCB设计中经常用的命令，如果能 够非常合理的应用 sub-drawing 命令会提高我们设计 PCB的效率。

CADENCE快捷键归纳

cadence 快捷键总结 Cadence版图布局软件Virtuso Layout Editor快捷键归纳(也就是Virtuso中说的Bind key) 写在前面：以下我所归纳的快捷键是我在版图培训时通过阅读Cadence帮助文件和菜单命令一个个试出来的，有些我只知道作用而暂时想不到相应的中文翻译。还有一些快捷键帮助文件中有，但我试了没用，可能是要在Unix下吧^_^。希望对学版图设计的有所帮助吧。有不妥的地方还请多多指教啊。 首先介绍下鼠标、键盘操作吧: 1）单击左键选中一个图形(如果是两个图形交叠的话，单击左键选中其中一个图形，在单击选中另一个图形) 2）用左键框选，选中一片图形，某个图形要被完全包围才会被选中。 3）中键单击调出常用菜单命令(很少用，要点两下，麻烦。我们有快捷键的嘛) 4）右键点击拖放用来放大。放大后经常配合F键使用，恢复到全部显示。配合Tab键使用，平移视图。右键还有“Strokes”，就是点住右键画些图线，就能实现调用某些命令。 5）Shift+左键加选图形，Ctrl+左键减选图形。(Cadence菜单中大写表示+按shift，Ctrl 写成^) 6）F1 显示帮助窗口。 7）F2 保存。 7）F3 这个快捷键很有用，是控制在选取相应工具后是否显示相应属性对话框的。比如在选取Path工具后，想控制Path的走向，可以按F3调出对话框进行设置。 8）F4 英文是Toggle Partial Select，就是用来控制是否可以部分选择一个图形。 9）F5 打开。 F6，F7帮助上有，但我试过，没反应-_-!!! 10）F8 Guided Path Create 切换至L90XYFirst。 11）F9 是Filter Size 我不知道怎么用。 12）Ctrl+A 全选。这个和windows下是一样的。 13）Shift+B Return。这个牵扯到“Hierarchy”。我翻译成“层次”。这个命令就是层次升一级，升到上一级视图。

Allegro_PCB_Editor使用流程7章32页

本文档主要介绍Cadence的PCB设计软件Allegro PCB Editor的基本使用方法，其中封装库的建立不再赘述，参见“Cadence软件库操作管理文档”。 目录 一、创建电路板 (2) 1、新建电路板文件 (2) 2、设置页面尺寸 (2) 3、绘制电路板外框outline (3) 4、电路板倒角 (4) 5、添加装配孔 (5) 6、添加布局/布线允许区域（可选） (7) 二、网表导入和板层设置 (7) 1、网表导入 (7) 2、板层设置 (8) 三、布局 (9) 1、手动布局 (9) 2、布局时对元器件的基本操作 (10) 3、快速布局 (11) 4、按ROOM方式布局 (12) 5、布局复用 (15) 四、设置约束规则 (17) 1、设置走线宽度 (17) 2、设置过孔类型 (18) 3、间距规则设置 (19) 五、布线 (20) 1、设置走线格点 (20) 2、添加连接线 (20) 3、添加过孔 (21) 4、优化走线 (21) 5、删除走线 (21) 六、敷铜 (22) 1、设置敷铜参数 (22) 2、敷铜 (23) 七、PCB后处理 (25) 1、检查电路板 (25) 2、调整丝印文本 (27) 3、导出钻孔文件 (28) 4、导出光绘文件 (29)

一、创建电路板 1、新建电路板文件 原理图成功导出网表进行PCB设计之前，首先需要根据实际情况建立电路板文件（.brd），主要是设置PCB板的外框尺寸（软件中称为outline）、安装孔等基本信息。 启动Allegro PCB Editor软件： 选择“File-New”，在新建对话框中设置电路板存放路径，名称等信息： 点击“OK” 2、设置页面尺寸 这里的页面尺寸并不是电路板的实际尺寸，而是软件界面的允许范围，根据实际电路板的大小设置合理的页面尺寸。 选择“Setup-Design Parameters”

CADENCE16.3学习心得

CADENCE16.3 学习心得 1原理图 1.1图纸模版的设定 1.1.1标题栏的新建 1.新建一个LIBRARY,从已有设计SCH的design cache把tittle block拷贝到新建的库中， 打开编辑 2.需要插入公式LOGO时可以在库的编辑环境下Place Picture,在指定位置插入LOGO， 将做好的库保存在指定无中文字符的路径下。要使用这个标题栏模版时，在如下图 所示的Library Name栏指定库路径和库名，在Title Block 栏中选择新建的标题名称 1.1.2图纸大小的设定 在Page Size栏中设定图纸的默认大小，一般默认设置A3纸张大小。 以上设置好后便可以新建工程文件，需要注意的是图纸模版的设定对当前的项目是无效的，只对新建的项目有效

1.2原理图页面建立 对于有一定规模的设计一般采用多页设计的原则，按照功能模块进行分页设计，在原理图根目录下放置，系统框图（System:System Block Diagram），原理图修改记录页（Memo:Hardware Modify Record）,多页层次连接关系（System:System Symbol）、电源（POWER），其余原理图按照功能模块建立对应的文件夹，如时钟电路放在CLOCK文件夹下，多层原理图设计文件夹和文件需增加编号确定页面显示顺序，如下图所示： 1.3元件添加和放置 点选PLACE PART后，首先在Libraries栏中选择对应元件的库，然后在Part List栏中选择对应的元件，添加到原理图页面中。 1.4连线和端口的添加 点选PLACE WIRE添加普通走线，点选PLACE BUS增加总线走线，总线标注应注意单线标注为BD0到BD7，总线标注为BD[15:0]时，总线网络标号不能标注为BD[7:0]，否则会由于总线宽度不匹配出现DRC错误。对于没有连接的引脚应该Place No Connect 。 1.5层次化电路图创建 如果电路按照功能模块设计，选择Place Hierachical Block弹出如下对话框：

Allegro操作说明(中文) Word 文档

26、非电气引脚零件的制作 1、建圆形钻孔： （1）、parameter：没有电器属性（non-plated） （2）、layer：只需要设置顶层和底层的regular pad，中间层以及阻焊层和加焊层都是null。 注意：regular pad要比drill hole大一点 27、Allegro建立电路板板框 步骤： 1、设置绘图区参数，包括单位，大小。 2、定义outline区域 3、定义route keepin区域（可使用Z-copy操作） 4、定义package keepin区域 5、添加定位孔 28、Allegro定义层叠结构 对于最简单的四层板，只需要添加电源层和底层，步骤如下： 1、Setup –> cross-section 2、添加层，电源层和地层都要设置为plane，同时还要在电气层之间加入电介质，一般为FR-4 3、指定电源层和地层都为负片（negtive） 4、设置完成可以再Visibility看到多出了两层：GND和POWER 5、铺铜（可以放到布局后再做）

6、z-copy –> find面板选shape（因为铺铜是shape）–> option面板的copy to class/subclass选择ETCH/GND（注意选择create dynamic shape）完成GND层覆铜 7、相同的方法完成POWER层覆铜 Allegro生成网表 1、重新生成索引编号：tools –> annotate 2、DRC检查：tools –> Design Rules Check，查看session log。 3、生成网表：tools –> create netlist，产生的网表会保存到allegro文件夹，可以看一下session log内容。 29、Allegro导入网表 1、file –> import –> logic –> design entry CIS（这里有一些选项可以设置导入网表对当前设计的影响） 2、选择网表路径，在allegro文件夹。 3、点击Import Cadence导入网表。 4、导入网表后可以再place –> manully –> placement list选components by refdes查看导入的元件。 5、设置栅格点，所有的非电气层用一套，所有的电气层用一套。注意手 动放置元件采用的是非电气栅格点。 6、设置drawing option，status选项会显示出没有摆放元件的数量，没有布线的网络数量

cadence培训心得

张老师： 您好！ 非常感谢张老师提供了这样一个珍贵的学习机会。J谢谢！ 我已经顺利完成了北京中关村Cadence软件学院IC设计提高班逻辑设计专业2004年7月11日至8月1日的暑期培训，顺利地回到北航开始新的学习生活，现对这段愉快而有意义的培训总结如下表所示。 总的来说，这段时间主要是对ic设计流程和cadence的前端设计工具使用基本方法做了一些熟悉。我也很希望学以致用。但其实这一段的学习主要是数字设计方面的，也许在学习方法和基本概念上，是个抛砖引玉的作用？以帮助今后对数字模拟混合信号集成电路有所了解和进步？ 此致 敬礼 Siceng ：P 2004年8月3日星期二17：20－8月8日星期日12：10 >> 培训前技术背景 ? 学习过Verilog HDL、模拟电路、数字电路、集成电路与系统分析设计方法等电子方面的专业课，能简单理解逻辑设计，CMOS技术的基础知识及各自相关术语 ? 学习过信号与系统、概率论与数理统计、随机过程、通信原理、数字信号处理、自适应信号处理等通信方面的专业课 ? 学习过微机原理、数据结构与算法、C语言程序设计等计算机方面的专业课 ? 使用过protel, 伟福单片机, modelsim, maxplus II,ic50, virtuoso等EDA工具 ? 但没参与过通信系统的算法仿真，也没参加过IC设计项目，没有实质性进入课题，也没写过学术论文，为课题组做过贡献。 ? 需要增加实践经验，提高动手能力，练手，逐步参与哪些课题，负责具体任务。并在实践中根据需要补充基础知识。在专业基础、工程数学、软件开发、硬件设计等各方面，有侧重点地补充知识。并且不但动手能力和实践经验有待于提高，自律能力也有待于增强：应抓紧时间完成各项任务，和老师，同学们经常交流，对自己有信心，对困难有勇气，主动面对各种挑战。：） ? 学无止境。这几年时间有限，需要尽快找到方向、把压力转化为动力，勤奋实践，努力钻研，提高自己的实力。张老师说过，我这一年为了开题，为了查资料、看文献、整理综述，为了设计具体实践方案，为了将来写出合格毕业论文，从理论研究价值、实践应用前景、到科技论文的阅读等各方面，都要做大量的准备工作。 >> 预期目标及实际效果 1 了解国内外业界IC设计方面当前的最先进设计方法和动态 了解了基本概念、流程、术语、方法，算是入门。但经验不足，今后专业背景功底（多看书刊）和项目实践（多做课题）有待加强。 2 掌握先进EDA工具的使用流程和方法 走马观花做了一些实验，但要具体熟练操作并知道为什么要这么做，还需要在工作中进

如何设置allegro的快捷键

如何设置allegro的快捷键 (2009-08-09 15:01:58) 转载 修改变量文件，设置自定义快捷键。 Allegro可以通过修改env文件来设置快捷键，这对于从其它软件如protle或PADS迁移过来的用户来说，可以沿用以前的操作习惯，还是很有意义的。 先说一下Allegro的变量文件，一共有2个，一个是用户变量，一个是全局变量。 用户变量文件的位置，通过系统环境变量设置：系统属性-高级-环境变量，其中的Home值就是env所在目录。要注意的是，这里也有两个变量，一个是用户变量一个是系统变量，在用户变量里设置了Home之后就不需要在系统变量里再设置了，如果同时设置的话，会以用户变量的为准而忽略系统变量。比如我在用户变量里设置的Home目录为d:\temp，那么env 文件就位于d:\temp\pcbenv内。 如果没有在系统属性里设置Home变量的路径，那么对于XP，会自动在C:\documents and settings\用户文件夹\pcbenv内产生env文件。对于2000，pcbenv目录位于C盘根目录下。 全局变量的位置，固定为软件安装目录内，比如我的就是:d:\cadence\spb_15.7\share\pcb\text 内。 通常建议修改用户变量env文件，而不要修改全局变量env文件，至于为什么，我也不知道:) 另外，这2个env文件，用户变量的优先级更高，就是说如果2个文件中的设置出现冲突，那么以用户变量env文件为准。 好了，搞清楚env文件的位置后，我们就可以来修改了。 用户变量env文件，是类似于下面的格式： source $TELENV

Cadence总结

Cadence总结 一、Capture设计过程 二、新建Project(create a design project) Capture的Project是用来管理相关文件及属性的。新建Project的同时，Capture会自动创建相关的文件，如DSN、OPJ文件等，根据创建的Project类型的不同，生成的文件也不尽相同。 根据不同后续处理的要求，新建Project时必须选择相应的类型。Capture支持四种不同的Project类型。 1、创建工程 首先启动OrCAD CaptureCIS选design entry CIS，如图 然后启动后弹出对话框，对话窗中有很多程序组件，不要选OrCAD Capture，这个组件和OrCAD Capture CIS相比少了很多东西，对元件的管理不方便。选OrCAD Capture CIS，如图：

打开程序界面，这时界面中是空的，只有左下角有一个session log最小化窗口。现在我们可以开始建立工程project。选主菜单file->new->project，弹出project wizard对话框，如图： 在这里选择要建立的工程的类型。因为我们要用它进行原理图设计，所以选schematic 选项。在name对话框中为你的工程起一个名字，最好由清一色的小写字母及数字组成，别加其他符号，如myproject。下面location对话框是你的工程放置在那个文件夹，可以用右边的browse按钮选择位置或在某个位置建立新的文件夹， 在程序主界面走侧的工程管理框中会出现和工程同名的数据库文件。Myproject.dsn是数据库文件，下面包括SCHEMA TIC1和design cache两个文件夹。SCHEMATIC1文件夹中存放原理图的各个页面。当原理图界面上放置元件后，design cache文件夹下会出现该元件的名字路径等信息，这时数据库中的元件缓存，该功能使设计非常方便， 2、工程管理器介绍 界面左侧是工程管理器，用于管理设计中用到的所有资源。包含两个标签File和

CADENCE应用---HDL原理图+Allegro基本操作

HDL原理图+Allegro基本操作 1.启动Project Manager操作 可以通过开始菜单栏或者桌面快捷方式启动Project Manager；Project Manager用于整个工程的维护，可以打开及编辑原理图、PCB，更新网表等操作。 打开后的Project Manager见下图：layout阶段主要使用OpenProject；

2.原理图与PCB打开操作介绍 A.Project Manager默认选择下图所示版本 B．点击Project Manager界面中的OpenProject按钮，选择需要打开的工程；

C．需要选择的文件为cpm后缀的文件，见下图： D．选择cpm文件后，打开后的Project Manager界面如下图所示：

E.说明： ①工程需要完整，不能缺失文件，否则打开容易出错；客户提供文件要提供完整的工程文件夹； ②PCB需要放在physical文件夹下，这样才能方便后续的同步更新网表及PCB与原理图同步关联；physical文件夹是worklib文件夹的子文件夹；

3.更新网表操作 HDL更新第一方网表有2种操作： A．直接生成网表，然后在PCB中导入网表 不勾选update PCB…，生成的网表在packaged文件夹下； PCB中导入网表操作： 如下图，选择HDL格式，Import directory需要网表所在位置；

B．第二种方法：直接同步关联，在生成网表的同时对PCB进行更新； 在export physical时勾选下图所示“update PCB …”，PCB文件放在physical文件夹下； 其中“1”选择的为需要更新网表的PCB文件；“2”为更新网表之后的PCB；建议此处命名和“1”处做区分； 点击OK，进行网表更新，直至提示完成为止； 更新网表时，不要打开PCB文件；

verilog学习心得

verilog学习心得 1.数字电路基础知识：布尔代数、门级电路的内部晶体管结构、组合逻辑电路分析与设计、触发器、时序逻辑电路分析与设计 2.数字系统的构成：传感器AD 数字处理器DA 执行部件 3.程序通在硬件上的执行过程： C语言(经过编译)-->该处理器的机器语言(放入存储器)-->按时钟的节拍，逐条取出指令、分析指令、执行指令 4.DSP处理是个广泛概念，统指在数字系统中做的变换(DFT)、滤波、编码解码、加密解密、压缩解压等处理 5.数字处理器包括两部分：高速数据通道接口逻辑、高速算法电路逻辑 6.当前，IC产业包括IC制造和IC设计两部分，IC设计技术发展速度高于IC设计 7.FPGA设计的前续课程：数值分析、DSP、C语言、算法与数据结构、数字电路、HDL语言计算机微体系结构 8.数字处理器处理性能的提高：软件算法的优化、微体系结构的优化 9.数字系统的实现方式： 编写C程序,然后用编译工具得到通用微处理器的机器指令代码，在通用微处理器上运行(如8051/ARM/PENTUIM) 专用DSP硬件处理器 用FPGA硬件逻辑实现算法，但性能不如ASIC 用ASIC实现，经费充足、大批量的情况下使用，因为投片成本高、周期长 10.FPGA设计方法：IP核重用、并行设计、层次化模块化设计、top-down思想 FPGA设计分工：前端逻辑设计、后端电路实现、仿真验证 11.matlab的应用： matlab中有许多现成的数学函数可以利用，节省了复杂函数的编写时间 matlab可以与C程序接口 做算法仿真和验证时能很快生成有用的数据文件和表格 DSP builder可以直接将simulink模型转换成HDL代码，跳过了中间的C语言改写步骤 12.常规从算法到硬件电路的开发过程： 算法的开发 C语言的功能描述 并行结构的C语言改写 verilog的改写 仿真、验证、修正 综合、布局布线、投入实用 13.C语言改写成verilog代码的困难点： 并行C语言的改写，因为C本身是顺序执行，而不是并行执行 不使用C语言中的复杂数据结构，如指针 目前有将C语言转换成verilog的工具？ 14.HDL HDL描述方法是从电路图描述方法演化来的，相比来说更容易修改 符合IEEE标准的有verilog HDL和VHDL VHDL由美国国防部开发，有1987和1993两个版本 verilog由cadence持有，有1995、2001、2005三个版本 verilog较VHDL更有前景：具有模拟电路描述能力、不仅可以开发电路还可以验证电路、门级以下描述比VHDL强

FTTB ONU设备学习资料

目录 1设备主要技术指标 (1) 1.1中兴ONU:9806H (1) 1.1.1接口功能 (1) 1.1.2技术指标和参数 (1) 1.1.3物理性能 (2) 1.2中兴ONU:F820 (3) 1.2.1接口 (3) 1.2.2技术指标和参数 (3) 1.2.3物理规格 (6) 1.3华为ONU: MA5616 (6) 1.3.1设备参数 (6) 1.3.2性能与容量 (7) 1.3.3业务特性与规格 (8) 1.4华为ONU: MA5610 (10) 1.4.1设备参数 (10) 1.4.2性能与容量 (11) 1.4.3业务特性与规格 (11) 1.5新邮通ONU: T233 (14) 1.5.1产品简介： (14) 1.5.2产品特点： (14) 1.5.3产品特性： (15)

1设备主要技术指标 1.1 中兴ONU:9806H ZXDSL9806H是一款提供xDSL用户线路的调制解调、多种宽带业务综合接入等功能的小容量的一体化设备，支持EPON上行。可以满配4块用户板，最多支持96路ADSL2/2+ Over POTS 用户或64路VDSL2用户接入。适合ONU节点、园区、企业等小容量接入的应用。 1.1.1接口功能 线路侧：1个标准PON口（SC/PC） 用户侧：96个ADSL/ADSL2+接口，或64个VDSL2用户接口 1.1.2技术指标和参数 数据传输速率 线路端（EPON）：1.25Gbps（上下行对称） 线路端（GPON）：上行1.244Gbps，下行2.488Gbps 用户端接口：10/100Mbps 自适应 传输距离 链路距离0～20Km（MAX.） 传输波长 接收中心波长：1490nm 发送中心波长：1310nm 业务功能 支持EPON、GPON上行接口 支持《EPON设备互通性要求》，满足所有扩展OAM功能 支持上电自动注册 支持上行业务的加密和解密，支持churning 和AES128两种加密方式。 支持Dying Gasp

Allegro学习总结0523

1、Allegro软件快捷键自定义功能非常好用，例如：通过输入命令：alias F zoom in就表示定义F键功能是zoom in，个人感觉要比PADS使用起来方便。用这种方法创建的快捷键是不能保存的，可以在创建时同时录制脚本，以脚本方式保存快捷键。 2、Allegro的脚本录制功能根PADS宏命令功能很相似。 3、Allegro的热焊盘定义：如果平面层采用负平面，定义热焊盘时必须定义Thermal Relief 和Antipad层。创建焊盘过程与xpeditional创建焊盘过程难易程度差不多。 4、Allegro使用坐标命令绘制电路板板框方法实现起来比较方笔(在输出窗口中输入坐标值) 5、Allegro的约束管理器功能和使用方法根xpeditional极为相似。 6、Allegro中具有按照区域摆放元件功能：为便于区分模拟、数字电路，精确定位元件布局，可将电路板划分为若干个区域，Allegro将这些区域称为Room。创建好Room区域后，为每个器件分配这些区域，使用快速放置方式，把元件按照Roo区域来进行放置，可以准确、快速、高效的进行器件的放置，而PADS软件没有该功能（PADS可以安装REFDES参考位号顺序进行放置元件）。 7、Allegro的区域规则很好但是PADS没有区域规则，Xpedition具有区域规则功能。 8、Allegro中元件的对齐是参照鼠标放置在哪个元件上，就依据该元件为基准进行对齐，然而PADS软件是依据鼠标最后选择的元件为基准进行对齐。 9、Allegro中可以删除走线中的一小段、也可以实现移动走线中的一小段线，PADS软件中没有该功能。 10、Allegro学习中布线章节内容：1、设置布线格点2、添加连接线3、布线命令下的Option 控制面板设置4、添加过孔和过孔的选择5、设置盲埋孔6、Bubble布线方式7、Working layer Mode 8、走线基本操作—Slide/Delay Tune/Custom Smooth/Delete/Cut option 9、布线扇出10、群组布线11、自动布线12、Differential pairs 13、设置查分规则14、查分

Cadence学习感想

Cadence 是一个大型的EDA 软件，它几乎可以完成电子设计的方方面面，包括ASIC 设计、FPGA 设计和PCB 板设计。Cadence 在仿真、电路图设计、自动布局布线、版图设计及验证等方面有着绝对的优势。是一个合格的硬件工程师必须能够熟悉操作的软件之一. 学习Cadence已经有了两周的时间,通过这段时间的学习，从无知到认知，到深入了解，使我更加地喜欢上硬件设计这份工作，让我深刻的体会到学习的过程是最美的，在整个学习过程中，我每天都有很多的新的体会，新的想法。真的很充实！ 这次的学习，让我懂得了许多，知道了许多。事实告诉我们，大学文凭其实只是一块敲门砖，工作必须依靠充分的专业知识及专业经验。发现这些经验和知识都要自己去不断摸索，没有人会手把手教你。所以必需要培养主动学习能力和创新能力，必须努力提高自身的综合素质，适应硬件设计师的需要。 经过这段时间的学习，我主要有以下几点感想： 第一，要有坚持不懈的精神 作为硬件设计新手，一开始都感觉什么都不会，慢慢的我们熟悉软件环境，入门时间短的要几天，时间长的要几周，或更长的时间，在这段时间里很多人会觉得很无聊，便会产生放弃的念头，在这个时候我们一定要坚持，不能轻易放弃。 第二，要勤奋，不懂就问 在学习过程中，我们肯定会碰到很多的问题，有很多是我们所不懂的，不懂的东西我们就要虚心向老师请教，当别人教我们知识的时候，我们也应该虚心地接受。同时，我们也不要怕犯错。每一个人都有犯错的时候，工作中第一次做错了不要紧，重要的是知错能改。下次不再同样的犯错就好。 第三，要确立明确的目标，并端正自己的态度 平时，我们不管做什么事，都要明确自己的目标，要知道自己能否胜任这份工作，关键是看你自己对待工作的态度，态度对了，即使自己以前没学过的知识也可以在工作中逐渐的掌握。因此，要树立正确的目标，在实现目标的过程中一定要多看别人怎样做，多听别人怎样说，多想自己应该怎样做，然后自己亲自动手去多做。只有这样我们才能把事情做好。学好本领。 通过本次的学习，我还发现自己以前学习中所出现的一些薄弱环节，并为今后的学习指明了方向，使我们及早了解一些相关知识以便以后运用到以后的工作中去。通过这次的学习，我基本掌握LNA、谐振功率放大器、差分放大器等，能够简单使用Cadence软件的部分功能，同时让我懂得英语真的很重要，我知道只有通过刻苦的学习，加强对专业知识的熟练掌握，

allegro 软件常用功能操作汇总

allegro 软件常用功能操作汇总 1.在allegro中怎样移动元件的标识 edit-->move,右边find面板只选text~~~ 2.allegro 查找元件的方法 按F5然后在Find 面板，Find by name 下面选Symbol(or pin) ，接着再下面输入元件名称，按回车后，屏幕就会高亮这个元件 3.allegro 如何将元件元件到底层 edit---mirror,find栏选SYMBOL和TEXT 4.在Allegro中如何更改字体和大小（丝印，位号等） 配置字体: allegro 15.2: setup->text sizes text blk:字体编号 photo width: 配置线宽 width,height:配置字体大小 改变字体大小：edit->change，然后在右边控制面板find tab里只选text（只改变字体） 然后在右边控制面板options tab里line width添线的宽度和text block里选字体的大小。 最后选你准备改变的TEXT。 框住要修改的所有TEXT可以批量修改 allegro 16.0: setup->design->parameter->text->setup text size text blk:字体编号 photo width: 配置线宽 width,height:配置字体大小 改变字体大小： edit->change，然后在右边控制面板find tab里只选text（只改变字体） 然后在右边控制面板options tab里line width添线的宽度和text block里选字体的大小。 class->ref des->new sub class->silkscreen_top 最后选你准备改变的TEXT,框住要修改的所有TEXT可以批量修改, 注意： 如果修改顶层丝印要先关掉底部丝印层,silkscreen_bottom和display_bottom -------------------------------------------------------------------- 在建封装的时候可以设定 5.如何allegro在中取消Package to Package Spacing的DRC检测 setup -> constraint -> design constraints -> package to package ->off 6.fanout by pick 的用途 route－>fanout by pick 给bga自动的打via， 对某个器件进行fanout，通俗的说就是从pin拉出一小段表层或底层线，打个孔