模100BCD码计数器设计

附录一：基于原理图的模100BCD码计数器的设计

1目的：1）练习用原理图输入设计；2）如何用数码管和二极管显示设计；3）如何仿真；4）如何绑定管脚。

2过程

2.1新建原理图文件。点击file->new->block diagram file->OK，如图2-1,图2-2，出现图2-3。

图2-1 新建文件。点击file->new。

图2-2 新建原理图文件。点击block diagram file->OK。

图2-3. 原理图设计输入区域。双击工作区域。

图2-4 宏单元输入界面。点击Library下的+。

图2-5 选用宏单元。键入74160。

2.2 输入设计。双击图2-3的工作区，出现图2-4。在+megafunctions,+others,+primitives中寻找需要的宏单元。也可在Name下输入知道名字的宏单元，如“74160”，“GND”，“VCC”等，如图2-5。

输入设计，如图2-6。存盘为m100_jishuqi，如图2-7。

图2-6 模100BCD码计数器。

图2-7 保存文件。

2.2为本设计建立工程，并放在文件夹..\m100_jishuqi\中。在图2-7中点击是(或点击file->newproject)

出现图2-8；点击next，出现图2-9；输入工程名字和顶层设计名字；点击next，出现图2-10，加入设计文件；点击next，出现图2-11，选择器件（cycloneII系列EP2C70F896C6）；点击

next->next->finish。

图2-8 新建工程。点击Next。

图2-9 输入工程名字和顶层设计名字：mo100_jishuqi。

图2-10 把设计文件加入工程。

图2-11 选择器件：cycloneII系列EP2C70F896C6。

2.3把FPGA没有用到的引脚设定为 as input tri-stated。点击assignment->device,如图2－12；点击

Device and Pin Options，如图2－13所示，把Unused Pins设定为as input tri-stated。

图2－12 assigments->device设置

图2－13 assigments->device->Device and Pin Options->Unused Pins设置

2.5 编译本设计。点击processing->start compilation，进行全编译。

2.6 波形仿真—输入波形文件。

点击file->new->vector waveform file，如图2-14；点击ok，双击工作界面，出现图2-15；点击Node Finder，出现图2-16；过滤器Filter选择Pins Input，点击List，并点击“>>”，选择全部输入信号，如图2-16（也可以点击某个输入信号，如clk，用>选择该输入信号）；过滤器Filter选择Pins Output，点击List，显示所有输出信号，如图2-17；分别点击shiwei，>，gewei，>，就选出了输出信号shiwei[3:0]和gewei[3:0]，如图2-18；点击ok->ok，出现图2-19；利用放大镜（zoom tool）把波形缩放到合适的大小（点击放大镜，点击鼠标左键是放大波形；点击鼠标右键是缩小波形）；至此完成波形文件的输入输出信号选择。

点击输入信号clk，再点击时钟图标，如图2-20，把时钟周期改为20ns；点击ok，出现了输入信号clk的波形，如图2-21；点击信号clr，再点击“1”小图标，clr变高电平，如图2-22，再按下鼠标左键，框选clr信号的前40ns，然后点击“0”小图标，使得clr的前40ns为低电平，如图2-22；至此完成输入波形的输入。

点击file->save，如图2-23，波形文件名和文件夹用缺省的，点击“保存（S）”。

2.7波形仿真—查看仿真波形。

功能仿真。点击菜单processing->simulator tool，出现图2-24；选择simulation mode为functional，点击“generate functional simulation netlist”，如图2-24；点击start，ok，再点击open观查仿真结果，如图2-25。从波形图看出，仿真波形正确，但只能计数到49。要看到完整的仿真，应把仿真时间总长从1us改为10us，方法是：点击菜单Edit->End Time，把1us改为10us，如图2－26，点击ok；从新做仿真，可以看到图2－27的结果。

时序仿真。点击菜单processing->simulator tool，选择simulation mode为timing，点击start，ok，

再点击open观查仿真结果。

图2-14 新建波形文件。点击ok。

图2-15 波形文件输入窗口。

图2-16 选择波形文件的输入信号

图2-17显示波形文件的输出信号

图2-18选择波形文件的输出信号

图2-19 波形文件（已经有了输入输出信号）

图2-20 设置输入时钟clk的周期

图2-21 完成了的clk输入波形

图2-22 完成了的clr输入波形

图2-23 保存波形文件

图2-24 功能仿真设置

图2－25 功能仿真波形

图2－26 修改仿真时间的长度

图2－27 延长仿真时间后的结果

2.8管脚绑定。

管脚绑定的任务就是要把设计中需要的输入信号绑定到指定的FPGA引脚，使得可以从外部器件得到输入信号；把设计中的输出信号绑定到指定的FPGA引脚，以达到控制外部器件的目的。打开文件DE2_70_pin_assignments.csv，如图2－28。图中的B列表示器件的类型及其具体的信号名号，如iCLK_28表示28M的外部时钟的输入端；iAUD_ADCDAT表示音频接口的ADCDAT信号输入端；oHEX0_D[0]表示输出到数码管0的a端；iKEY[0]表示第一个轻触键的输入端；oLEDR[0]表示输出到第1个红色发光二极管的端子。图中列D表示列B中的信号已经连接到了FPGA的对应的引脚。管脚绑定的任务就是把设计中的输入输出信号绑定到DE2_70_pin_assignments.csv文件列D对应的引脚，具体如图2－29所示。具体操作是打开assigments->pins来进行。

输入信号clk的绑定。把iKey[0]作为clk的输入，即把clk绑定到iKey[0]上：查

DE2_70_pin_assignments.csv，iKey[0]对应FPGA的PIN_T29，所以在assigments->pins中找到clk，并把其location设为PIN_T29；

输入信号clr_n的绑定。把iSW[0]作为清零健，即把clr_n绑定到iSW[0]上：查

DE2_70_pin_assignments.csv，iSW[0]对应FPGA的PIN_AA23，所以在assigments->pins中找到clk，

并把其location设为PIN_AA23；

其它信号的绑定方法相似。

2.9 重新编译整个设计。

2.10 下载设计。点击Tools->Programmer，如图2－30。点击Start即可下载设计。

2.11 观测结果。按下开发板中的KEY0键，观测数码管有和变化。不断按下KEY0，再看结果。

3 注意事项

1）以上的设计是模100计数器。

2）上文红色字的设置一定要做好，否则不要下载设计。

图2－28 DE2_70_pin_assignments.csv文件

图2－29 输入输出信号引脚的绑定

图2－30 Programmer界面

60进制计数器课程设计报告

电子技术基础实验 课程设计 60进制计数器

一、实验目的 （一）掌握中规模集成计数器74LS161的引脚图和逻辑功能。 （二）熟悉555集成定数器芯片的引脚图。 （三）利用74LS161和555定时器构成60进制计数器。 （四）在Multisim软件中仿真60进制计数器。 二、实验容 （一）集成计数器74LS161逻辑功能验证。 （二）用555定时器构成多谐振荡器。 （三）用两片74LS161和555定时器构成60进制计数器。 三、集成计数器介绍 （一）集成计数器74LS161管脚介绍 74LS161是4位二进制同步加法计时器。图1为它的管脚排列图，集成芯片74LS161的CLR是异步清零端（低电平有效），LOAD是异步预置数控制端（低电平有效）。CLK是时钟脉冲输入端，RCO是进位输出端，ENP、ENT是计数器使能端，高电平有效。A、B、C、D是数据输入端； QA、QB、QC、QD是数据输出端。

图1 74LS161管脚排列图 （二）集成计数器74LS161功能介绍 由表1可知，74LS161具有以下功能： 1．异步清零。当CLR=0时，无论其他各输入端的状态如何，计数器均被直接置“0”。 2．同步预置数。当CLR=1、LOAD=0且在CP上升沿作用时，计数器将ABCD同时置入QA、QB、QC、QD,使QA、QB、QC、QD=ABCD。 3．保持（禁止）。CLR=LOAD=1且ENP、ENT=0时，无论有无CP脉冲作用，计数器都将保持原有的状态不变（停止计数）。 4．计数。CLR=LOAD=ENP=ENT=1时，74LS161处于计数状态。 表1 74LS161功能表

构造一个模为10的同步计数器

5-1（1） 构造一个模为10的同步计数器，需要多少个触发器？ （2） 下列中规模通用集成电路中，哪些属于时序逻辑电路：（a）4位计数器；（b）4位并行加法器；（c）4位寄存器；（d ）4位数据选择器。 5-2（1） 同步时序逻辑电路中的存储元件可以是任意类型的触发器吗？ （2） 下列触发器中，哪些可作为同步时序逻辑电路的记忆元件：（a）D-FF；（b）JK-FF；（c）T-FF；（d）基本RS-FF。 5-3 一个同步时序逻辑电路可以由哪三组函数表达式描述？ 5-4 某时序逻辑电路如题图所示，设电路现态0012=Q Q ，经过三个时钟脉冲作 用后，电路的状态如何？ 题5-5图 题5-4图 5-5 分析题图所示逻辑电路，说明该电路的逻辑功能。 5-6 分析题图所示逻辑电路，说明电路功能，并评价该设计的合理性。 5-7 分析题图所示异步时序逻辑电路。要求： （1）作出状态表和时序图；（2）说明电路的逻辑功能。 题5-7图 题5-6图 5-8 如题图所示电路为D 触发器构成的计 数器，试说明其功能；并画出在CP 脉冲作用下的输出波形。

5-9 试列出如题图所示计数器的状态表，从而说明它是一个几进制计数器？ 题5-8图 题5-9图 题5-10图 题5-11图 5-10 如题图所示逻辑图为用两个中规模集成同步十进制加法计数器构成的一个六十进制计数器。试分析其工作原理。 5-11 在题图所示电路中，x 为控制端，、为输出端，CP 为一连续脉冲。 （1）画出状态转换图；（2）说明电路的功能。 1Q 2Q 5-12 一时序电路如题图所示。假设触发器的初始状态000123=Q Q Q 。（1）画出状态转换图和时序图；（2）说明电路的逻辑功能。 5-13 已知某同步时序逻辑电路 的激励函数和输出函数表达式为 题5-12图 121221Q Q X Q Q Q X D ++= 1222Q XQ Q X D += 2Q Z = 其中x 为外部输入，Z 为外部输出， 、为状态变量，、为D 触发器的输入。试求出改用JK 触发器作为存储元件的最简电路。 1Q 2Q 1D 2D 5-14 用T 触发器作为存储元件，设计一个模6计数器，该计数器的状态转移关系如下：

模可变计数器设计(Verilog语言)概览

模可变计数器设计 (一)实验目的 1、进一步熟悉实验装置和QuartusⅡ软件的使用； 2、进一步熟悉和掌握EDA设计流程； 3、学习简单组合、时序电路的EDA设计； 4、学习计数器中二进制码到BCD码的转换技巧； 5、学习实验装置上数码管的输出方法。 (二)设计要求 完成设计、仿真、调试、下载、硬件测试等环节，在EDA实验装置上实现模可变计数器功能，具体要求如下： 1、设置一个按键控制改变模值，按键按下时模为10-99之间（具体数值自行确定）的 数，没按下时模为100-199之间（具体数值自行确定）的数； 2、计数结果用三位数码管十进制显示。 (三)主要仪器设备 3、微机1台 4、QuartusII集成开发软件1套 5、EDA实验装置1套 (四)实验步骤 主要有三个模块 1：一个模20和模119的计数器 2：数码管的显示 3：BCD的调整 源程序： module count (clk,m,en,rst,a,sel,SG,d); input clk,m,en,rst; output [7:0] SG; output [2:0] sel; output a; (* synthesis, keep *) reg clk1; (* synthesis, keep *) wire [3:0] gw,sw,bw; /*(* synthesis, keep *) */reg [3:0]a; reg [11:0] q; reg [11:0] model;

reg [7:0] cnt,SG; reg [2:0] sel; reg [0:0]d; output [0:0]d; always @(posedge clk) begin cnt=cnt+1; if (cnt==200) begin clk1=1'b1; cnt=0; end else clk1=1'b0; //200分频，CLK为数码管扫描频率，CLK1为计数频率 if (sel<2) sel=sel+1; else sel=0; end //sel为数码管选择 always @(sel) begin case (sel) 0: a=bw; //0数码管为百位 1: a=sw; //1数码管为十位 2: a=gw; //2数码管为个位 default: a=0; endcase case (a) 0:SG<=8'b00111111; 1:SG<=8'b00000110; 2:SG<=8'b01011011; 3:SG<=8'b01001111; 4:SG<=8'b01100110; 5:SG<=8'b01101101; 6:SG<=8'b01111101; 7:SG<=8'b00000111; 8:SG<=8'b01111111; 9:SG<=8'b01101111; //8段译码值 default: SG=8'b11111111; endcase end always @(m) if (m) model=12'b000000100000; //模值20 else model=12'b000100011001; //模值119 assign gw=q[3:0]; assign sw=q[7:4]; assign bw=q[11:8]; always @(posedge clk1,negedge rst) begin if (!rst) q=0; else if (en) begin if (q

实验二 模可变计数器(DOC)

南昌大学实验报告 学生姓名：学号：专业班级：中兴101班 实验类型：□验证□综合■设计□创新实验日期：2012、10、18成绩： 实验二模可变计数器的设计 一、实验目的 1.学习计数器的VHDL设计、波形仿真和硬件测试； 2.学会自己设计程序； 3.学会设计模可变计数器； 4.学习多层次设计方法。 二、实验内容与要求 1.计设置一位控制模的位M，要求M=0：模23计数；当M=1：模109计数。 2.计数结果用静态数码管显示，一个四位二进制表示0~9中的一个数； 3.给出此项设计的仿真波形； 4.应用实验装置验证此计数器的功能。 三、实验思路 1.按照实验要求，本实验可分为四个模块进程： 分频、模23与109计数转换、数码管控制、七段译码。 2．模可变计数器原理： 即在原有的模值计数器上加入模值转换功能 3．计数器的数码管显示 需注意十位和百位的进位即：当个位数的数值为9的下一个脉冲来时转换为，同时向十位进一,转换的算法为： 9（1001）+7（0111）=0（0000），并进一位； 当数值为99时，用同样的方法转换： 153（1001 1001B,数码管显示99）+103（01100111B）=100(0001 0000 0000)； 4．要求分别实现模23和模109的计数，因此我分别用buffer变量GW、SW 、 BW 代表个位、十位、百位。还有一个控制模的位M，当M为0时实现模23计数，只用到GW和SW分别为个位和十位计数；当M为1时实现模109计数，用GW 、SW、 BW 分别为个位十位和百位计数。由于端口不能参与运算，因些在结构体中定义了se10、 sel1、 sel2三个buffer变量，分别用来对应SEL(0)、 SEL(1)、SEL(2);在程序的最后用端口接收信号。 5．进程敏感信号为RST EN M 三个，当RST为低电平，EN为高电平时则计数，否则不计数。 6.位选信号的设置： 用整形变量CNT8分别使不同的位选信号对应不同的输入，而得到不同输出。 对应关系： 表一位选信号

模可变计数器设计Verilog语言

模可变计数器设计 V e r i l o g语言 Document serial number【NL89WT-NY98YT-NC8CB-NNUUT-NUT108】

模可变计数器设计 (一)实验目的 1、进一步熟悉实验装置和QuartusⅡ软件的使用； 2、进一步熟悉和掌握EDA设计流程； 3、学习简单组合、时序电路的EDA设计； 4、学习计数器中二进制码到BCD码的转换技巧； 5、学习实验装置上数码管的输出方法。 (二)设计要求 完成设计、仿真、调试、下载、硬件测试等环节，在EDA实验装置上实现模可变计数器功能，具体要求如下： 1、设置一个按键控制改变模值，按键按下时模为10-99之间（具体数值自行确定） 的数，没按下时模为100-199之间（具体数值自行确定）的数； 2、计数结果用三位数码管十进制显示。 (三)主要仪器设备 3、微机1台 4、QuartusII集成开发软件 1套 5、EDA实验装置1套 (四)实验步骤 主要有三个模块 1：一个模20和模119的计数器

2：数码管的显示 3：BCD的调整 源程序： module count (clk,m,en,rst,a,sel,SG,d); input clk,m,en,rst; output [7:0] SG; output [2:0] sel; output a; (* synthesis, keep *) reg clk1; (* synthesis, keep *) wire [3:0] gw,sw,bw; /*(* synthesis, keep *) */reg [3:0]a; reg [11:0] q; reg [11:0] model; reg [7:0] cnt,SG; reg [2:0] sel; reg [0:0]d; output [0:0]d; always @(posedge clk) begin cnt=cnt+1; if (cnt==200) begin clk1=1'b1; cnt=0; end else clk1=1'b0; //200分频，CLK为数码管扫描频率，CLK1为计数频率 if (sel<2) sel=sel+1; else sel=0; end //sel为数码管选择 always @(sel) begin case (sel) 0: a=bw; //0数码管为百位 1: a=sw; //1数码管为十位 2: a=gw; //2数码管为个位 default: a=0; endcase case (a) 0:SG<=8'b00111111; 1:SG<=8'b00000110; 2:SG<=8'b01011011; 3:SG<=8'b01001111; 4:SG<=8'b01100110; 5:SG<=8'b01101101; 6:SG<=8'b01111101; 7:SG<=8'b00000111; 8:SG<=8'b01111111; 9:SG<=8'b01101111; //8段译码值 endcase end always @(m) if (m) model=12'b000000100000; //模值20 assign gw=q[3:0]; assign sw=q[7:4]; assign bw=q[11:8];

任意进制计数器及简易秒表设计

实验四：时序逻辑电路设计——任意进制计数器及简易秒表设 计 一、实验目的 1．熟悉硬件编程语言Verilog HDL的基本语法及应用 2．熟悉FPGA/CPLD的使用 3．基本掌握现代逻辑电路设计思想方法 4．掌握计数器的工作原理，掌握任意进制计数器构成的脉冲反馈法 二、实验设备 PC机，QuartusII实验开发环境，FPGA实验开发板 三、实验要求： 1、认真阅读实验指导材料及相关数据手册，写出实验预习报告。 2、预先熟悉QuartusII 的使用。 3、根据课本第七章、第八章的内容及补充本部分补充知识，对本设计 要求完成的实验内容预先完成程序流程设计、运用Verilog HDL进 行逻辑电路设计时的模块结构及主要模块功能定义。 4、分析实验结果及实验中出现的问题，并给出合理的解释。 5、实验结束后写出实验报告，按时提交实验报告的纸版和电子版。 6、预先完成本实验涉及到的集成电路手册的预习。 7、实验结束后完成详细的实验总结报告，包括实验目的和要求，实验 原理、实验详细过程及步骤，实验问题分析及改进措施，实验结 果分析等内容。 四、实验项目 1、基础实验 设计四位同步10进制计数器 根据四位同步10 进制计数器（74LS160）的工作原理，运用硬件编程语言Verilog HDL及FPGA实验开发板设计一个同步10进制计数器，并通过译码器显示电路，在LED上显示出相应计数结果。 2、提高性实验： 设计一简易秒表

要求所设计的秒表能够完成60秒的计时功能，计时满60秒给出一个状态提示信息。 用硬件编程语言Verilog HDL及FPGA实验开发板、LED完成本实验。本版实验板的七段数码管是通过动态扫描的方式进行不同的时钟显示功能，右下图可知LEDDIG0~LEDDIG7时LED的片选信号，LEDSEGA~LEDSEGH为数码管的a,b,c,d,e,f,g,管脚。通过动态扫描方式来实现不同数码管的电亮工作。 五、实验说明 （1）计数器原理 74LS160是四位10进制加法计数器，计数满10个状态产生一个进位，进位信号由1001状态产生，具有置零和置数功能，可以运用脉冲反馈法构成任意进制计数器，其工作原理见教材P250-255。 电路结构图及管角分布如下图所示。其使用见本实验提供的74LS160 Datasheet。

六十进制计数器设计

六十进制计数器 设计报告 姓名： 学号： 班级：13电气工程1班 系别：自动化工程系 指导教师： 时间： 2015-1-10

目录 1.概述 (2) 1.1计数器设计目的 (3) 1.2计数器设计组成 (3) 2.六十进制计数器设计描述 (4) 2.1设计的思路 (6) 2.2设计的实现 (6) 3. 六十进制计数器的设计与仿真 (7) 3.1基本电路分析设计 (7) 3.2 计数器电路的仿真 (10) 4.总结 (13) 4.1遇到的问题及解决方法 (13) 4.2实验的体会与收获 (14)

◆1概述 计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器、十进制计数器和任意进制计数器。根据计数器的增减趋势，又分为加法、减法和可逆计数器。还有可预制数和可变程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。 计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。如定时器，报警器、时钟电路中都有广泛用途。在配合各种显示器件的情况下实现实时监控，扩展更多功能。 1.1计数器设计目的 1)每隔1s，计数器增1；能以数字形式显示时间。 2)熟练掌握计数器的各个部分的结构。 3)计数器间的级联。 4)不同芯片也可实现六十进制。 1.2计数器设计组成 1)用两个74ls192芯片和一个与非门实现。 2)当定时器递增到59时，定时器会自动返回到00显示，然后继续计 时。 3)本设计主要设备是两个74LS160同步十进制计数器，并且由200HZ， 5V电源供给。作高位芯片与作低芯片位之间级联。 4)两个芯片间的级联。 ◆2.六十进制计数器设计描述

采用VHDL语言实现多功能可变模计数器设计并进行仿真验证

采用VHDL语言实现多功能可变模计数器设计并进行仿真验证引言 随着电子技术、计算机技术和EDA技术的不断发展，利用FPGA／CPLD进行数字系统的开发已被广泛应用于通信、航天、医疗电子、工业控制等领域。与传统电路设计方法相比，FPGA／CPLD具有功能强大，开发周期短，投资少，便于追踪市场变化及时修改产品设计，以及开发工具智能化等特点。近年来，FPGA／CPLD发展迅速，随着集成电路制造工艺的不断进步，高性价比的FPGA／CPLD器件推陈出新，使FPGA／CPLD成为当今硬件设计的重要途径。在FPGA／CPLD的应用设计开发中，VHDL语言作为一种主流的硬件描述语言，具有很强的电路描述和建模能力，能从多个层次对数字系统进行建模和描述，从而大大简化了硬件设计任务，提高了设计效率和可靠性，并在语言易读性和层次化、结构化设计方面。表现出了强大的生命力和应用潜力。 QuartusⅡ是Altera公司在21世纪初推出的FPGA／CPLD集成开发环境，是Altera公司前一代FPGA／CPLD集成开发环境Max+PlusⅡ的更新换代产品，其界面友好，使用便捷，功能强大，为设计者提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。 计数器是数字系统中使用最多的时序电路之一，不仅能用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。可变模计数器由于计数容量可以根据需要进行变化，为其广泛使用创造了便利。这里在QuartusⅡ开发环境下，用VHDL 语言设计了一种具有清零、置数、使能控制、可逆计数和可变模功能的计数器。 1 基本可变模计数器设计 可变模计数器是指计数／模值可根据需要进行变化的计数器。电路符号图1所示，clk为时钟脉冲输入端，clr为清零端，m为模值输入端，q为计数输出端。 基本可变模计数器的VHDL代码如下所示：

变模计数器

数字电路课程设计报告 ——变模计数器 课程设计任务书 一﹑题目：16进制计数器, 计数器的计数模值可变，计数模M从2~16变化，用多路开关控制M的选择。 原始条件：该系统由计数模值设置开关电路、变模控制模块、16进制计数器、显示驱动电路构成。 二、要求完成设计的主要任务如下：（变模计数器输出状态表如表2-1所示。 电路设计框图如图2-1所示。）

图2-1变模计数器设计框图 一、实验目的 1、设计变模计数器，掌握变模计数器的设计方法，实现二~十六进 制之间的转换。 2、掌握中规模集成计数器74LS85的逻辑功能和使用方法 3、计数器的计数模M值可变，多路开关控制M的选择

二、设计理念 变模开关控制电路： 设置三个开关来控制切换A、B、C三个输入端，就可以实现001到111的进制实现功能。 变模控制电路： 计数器四位输出送4-16译码器，译码器输出接16选1数据选择器，数 据选择器控制端接模设置开关电路（拨码开关）。 显示驱动电路： 计数器输出送显示译码器，再送4段LED显示器。 三、实验原理 通过161计数器计数输出送给4-16译码器，再送给选择器，最后显示驱动。通过计数器的计数模值可变，计数模M从2~16变化，用多路控 制M的选择。 根据变模计数器的引脚图，电路图（如下图所示）。进行变模计数器的设计。 四、实验设备 74LS85 一个 74LS161 一个 74LS00 一个 导线若干 面包板一个

电路板一个 电源线一个 五、实验内容 （1）电路图： 手绘电路图（2）各芯片的引脚图

74LS00引脚图 74LS85引脚图

设计任意进制计数器

设计任意进制计数器 一、实验目的 掌握中规模集成计数器的使用方法及功能测试方法。 二、实验内容及要求 采用（74LS192）复位法或预置数法设计一个三位十进制计数器。要求各位同学设计的计数器的计数容量是自己学号的最后三位数字。 三、设计过程 74LS192是中规模同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列如图所示。74LS192（CC40192）的功能如下表所示。 1234A B C D 4 3 2 1 D C B A 161514131211109 Vcc D CR BO CO LD D D D Q Q CP CP Q Q GND 12345678 D 1 1 023 3 u2 74LS192 CR：清除端CP u：加计 数端 LD ：置数端CP D：减计 数端 CO ：非同步进位输出端 BO ：非同步借位输出端 D3、D2、D1、D0：数据输入端 Q3、Q2、Q1、Q0：输出端 74LS192引脚排列图 表74LS192（CC40192）的功能 输入端输出端功能 CR LD CP u CP D D3 D2 D1 D0 Q3 Q2 Q1 Q0 1 ×××××××00 0 0 清零 0 0 ×× d c b a d c b a 置数 0 1 ↑ 1 ××××0000~1001加计数1001时CO=0 0 1 1 ↑××××1001~0000减计数0000时BO=0 用M进制集成计数器可以构成N（任意）进制的计数器。通常用反馈清零 法和反馈置数法。当计数器的计数N＞M时，则要用多片M进制计数器构成。 其计数规律为：当低位计数器没有达到计数的最大值时，如74LS192的1001时， 其高位芯片应处于保持状态，只有当低位芯片计数达到最大值时，给相邻的高位 芯片计数器发一个信号，使其脱离保持状态，进入计数状态。现以233为例为计 数容量进行设计。由于233为三位数，因此需用三块74LS192。 1、清零法： CR（R D）＝（Q1Q0）百（Q1Q0）拾（Q1）个 初态：0000 终态：233－1＝232即：0010 0011 0010 状态转换图：（略）

100进制同步计数器设计

实验名称：100进制同步计数器设计 专业班级：姓名：学号：实验日期： 一、实验目的： 1、掌握计数器的原理及设计方法； 2、设计一个0~100的计数器； 3、利用实验二的七段数码管电路进行显示； 二、实验要求： 1、用VHDL 语言进行描写； 2、有计数显示输出； 3、有清零端和计数使能端； 三、实验结果： 1. VHDL程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; PACKAGE my_pkg IS Component nd2 -- 或门 PORT (a,b: IN STD_LOGIC; c: OUT STD_LOGIC); END Component; Component led_decoder PORT (din:in std_logic_vector(3 downto 0 ); --四位二进制码输入 seg:out std_logic_vector(6 downto 0) ); --输出LED七段码 END Component; 1

Component CNT60 --2位BCD码60进制计数器 PORT ( CR:IN STD_LOGIC; EN:IN STD_LOGIC; CLK:IN STD_LOGIC; OUTLOW:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); OUTHIGH:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0) ); END Component; Component CNT100 --带使能和清零信号的100进制计数器PORT ( CLK:IN STD_LOGIC; EN:IN STD_LOGIC; CLR:IN STD_LOGIC; OUTLOW:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); OUTHIGH:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0) ); END Component; Component freq_div --50MHZ时钟分频出1Hz PORT ( clkinput : IN STD_LOGIC; output : OUT STD_LOGIC ); END Component;

《设计任意进制计数器》的实验报告

实验八设计任意进制计数器 一、实验目的 掌握中规模集成计数器的使用方法及功能测试方法。 二、实验内容及要求 采用（74LS192）复位法或预置数法设计一个三位十进制计数器。要求各位同学设计的计数器的计数容量是自己学号的最后三位数字。 三、设计过程 用M进制集成计数器可以构成N（任意）进制的计数器。通常用反馈清零法和反馈置数法。当计数器的计数N＞M时，则要用多片M进制计数器构成。其计数规律为：当低位计数器没有达到计数的最大值时，如74LS192的1001时，其高位芯片应处于保持状态，只有当低位芯片计数达到最大值时，给相邻的高位芯片计数器发一个信号，使其脱离保持状态，进入计数状态。现以233为例为计数容量进行设计。由于233为三位数，因此需用三块74LS192。 1、清零法： CR（R D）＝（Q1Q0）百（Q1Q0）拾（Q1）个 初态：0000 终态：233－1＝232即：0010 0011 0010 状态转换图：（略）

2、置数法：由于74LS192是具有异步清零、置数功能的十进制计数器，因此保留哪233种状态，方法有多种。下图是其中两种置数法。犹以最后一种使用器件最少，接线最为简单。 方案一： 方案三： LD＝（Q1Q0）百（Q1Q0 ）拾（Q2Q0）个（或LD＝CO） 初态：0000（或1000－332＝668） 终态：332－1＝331即：0011 0011 0001（或999）

四、实验用仪器、仪表 数字电路实验箱、万用表、74LS192、74LS00、74LS20、74LS08等 五、实验步骤 ①清零法： 1．检查导线及器件好坏（即加上电源后，按74LS192的功能表进行检测）。 2．按上图连接电路。LD、CP D分别接逻辑开关并置为高电平，百位（74LS192（3））、拾位、个位的Q 、Q2、Q1、Q0分别接发光二极管或数码管，计数脉冲接手动或1Hz 3 时钟脉冲。检查无误后接通电源。 3．加入CP进行测试并检查结果是否正确，如有故障设法排除。 4．结果无误后记录数据后拆线并整理实验设备。 实验证明，实验数据与设计值完全一致。设计正确。 ②置数法： 1.检查导线及器件好坏（即加上电源后，按74LS192的功能表进行检测）。 分别接逻辑开关并置为高电平，百位（74LS192（3））、 2.按上图连接电路。CR、CP D 拾位、个位的Q 、Q2、Q1、Q0分别接发光二极管或数码管，计数脉冲接手动或1Hz 3 时钟脉冲。检查无误后接通电源。

60进制计数器设计

《数字电子技术基础》课程设计任务书 专业：16电气工程及其自动化 班级：专升本二班 学号：160732060 姓名：王冬 指导教师：耿素军 二零一六年十二月二十七日

目录 1、计数器的概述 (3) 2、六十进制计数器 (4) 2.1设计要求 (4) 2.2设计方案框架图 (4) 3、六十进制计数器设计描述 (5) 3.1设计的思路 (5) 3.2设计的实现 (7) 4、六十进制计数器的仿真设计与仿真的结果 (10) 4.1基本电路分析仿真设计 (11) 4.2 计数器电路的仿真的结果 (12) 5、心得体会 (13) 6、参考文献 (13)

1、计数器概述 计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。 在数字电子技术中应用的最多的时序逻辑电路。计数器不仅能用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。但是并无法显示计算结果，一般都是要通过外接LCD或LED屏才能显示。 计数器的种类 1.按照计数器中的触发器是否同时翻转分类，可将计数器分为同步计数器和异步计数器两种。 2.按照计数过程中数字增减分类，又可将计数器分为加法计数器、减法计数器和可逆计数器，随时钟信号不断增加的为加法计数器，不断减少的为减法计数器，可增可减的叫做可逆计数器。

60进制计数器设计(VHDL)

《EDA技术》课程实验报告 学生姓名：黄红玉 所在班级：电信100227 指导教师：高金定老师 记分及评价： 一、实验名称 实验6：60进制计数器设计 二、任务及要求 【基本部分】4分 1、在QuartusII平台上，采用文本输入设计方法，通过编写VHDL语言程序，完成60进制计数器的设计并进行时序仿真。 2、设计完成后生成一个元件，以供更高层次的设计调用。 3、实验箱上选择恰当的模式进行验证，目标芯片为ACEX1K系列EP1K30TC144-3。 【发挥部分】1分 在60进制基础上设计6进制计数器，完成时序仿真。 三、实验程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity jinzhi60 is port(clk:in std_logic; co:out std_logic; qh:buffer std_logic_vector(3 downto 0); ql:buffer std_logic_vector(3 downto 0)); end entity jinzhi60; architecture art of jinzhi60 is begin co<='1'when(qh="0101"and ql="1001")else'0'; process(clk) begin if(clk='1')then if(ql=9)then ql<="0000";

if(qh=5)then qh<="0000"; else qh<=qh+1; end if; else ql<=ql+1; end if; end if; end process; end architecture art; 四、仿真及结果分析 由以上代码编译，仿真，得到一下时序仿真波形图。 用VHDL语言实现一个六十进制计数器，该计数器有计数使能端en，清零端clr和进位输出端co。档en=1时，计数器正常计数；当clr=1时，计数器清零。最后在试验箱上仿真，数码管显示了0到59，则60进制计数器完成。 五、硬件验证 1、选择模式：模7 2、引脚锁定情况表：

实验六verilog设计分频器计数器电路答案

实验六 Verilog设计分频器/计数器电路 一、实验目的 1、进一步掌握最基本时序电路的实现方法； 2、学习分频器/计数器时序电路程序的编写方法； 3、进一步学习同步和异步时序电路程序的编写方法。 二、实验内容 1、用Verilog设计一个10分频的分频器，要求输入为clock（上升沿有效），reset （低电平复位），输出clockout为4个clock周期的低电平，4个clock周期的高电平），文件命名为。 2、用Verilog设计一异步清零的十进制加法计数器，要求输入为时钟端CLK（上升沿）和异步清除端CLR（高电平复位），输出为进位端C和4位计数输出端Q，文件命名为。 3、用Verilog设计8位同步二进制加减法计数器，输入为时钟端CLK（上升沿有效）和异步清除端CLR（低电平有效），加减控制端UPDOWN，当UPDOWN为1时执行加法计数，为0时执行减法计数；输出为进位端C和8位计数输出端Q，文件命名为。 4、用VERILOG设计一可变模数计数器，设计要求：令输入信号M1和M0控制计数模，当M1M0=00时为模18加法计数器；M1M0=01时为模4加法计数器；当M1M0=10时为模12加法计数器；M1M0=11时为模6加法计数器，输入clk上升沿有效，文件命名为。 5、VerilogHDL设计有时钟时能的两位十进制计数器，有时钟使能的两位十进制计数器的元件符号如图所示，CLK是时钟输入端，上升沿有效；ENA是时钟使能控制输入端，高电平有效，当ENA=1时，时钟CLK才能输入；CLR是复位输入端，高电平有效，异步清零；Q[3..0]是计数器低4位状态输出端，Q[7..0]是高4位状态输出端；COUT是进位输出端。 三、实验步骤 实验一：分频器 1、建立工程

模可变计数器设计(Verilog语言)解答

模可变计数器设计 （一）实验目的 1、进一步熟悉实验装置和Quartus n软件的使用； 2、进一步熟悉和掌握EDA 设计流程； 3 、学习简单组合、时序电路的EDA 设计； 4、学习计数器中二进制码到BCD 码的转换技巧； 5、学习实验装置上数码管的输出方法。 （二）设计要求完成设计、仿真、调试、下载、硬件测试等环节，在EDA 实验装置上实现模可变计数器功能，具体要求如下： 1 、设置一个按键控制改变模值，按键按下时模为10-99 之间（具体数值自行确定）的 数，没按下时模为100-199 之间（具体数值自行确定）的数； 2、计数结果用三位数码管十进制显示。 (三) 主要仪器设备 3、微机 1 台 4、QuartusII 集成开发软件 1 套 5、EDA 实验装置 1 套 (四) 实验步骤 主要有三个模块 1：一个模20 和模119 的计数器 2：数码管的显示 3：BCD 的调整 源程序： module count (clk,m,en,rst,a,sel,SG,d); input clk,m,en,rst; output [7:0] SG; output [2:0] sel; output a; (* synthesis, keep *) reg clk1; (* synthesis, keep *) wire [3:0] gw,sw,bw; /*(* synthesis, keep *) */reg [3:0]a; reg [11:0] q; reg [11:0] model; reg [7:0] cnt,SG; reg [2:0] sel;

reg [0:0]d; output [0:0]d; always @(posedge clk) begin cnt=cnt+1; if (cnt==200) begin clk1=1'b1; cnt=0; end else clk1=1'b0; //200 分频，CLK 为数码管扫描频率，CLK1 为计数频率 if (sel<2) sel=sel+1; else sel=0; end //sel 为数码管选择 always @(sel) begin case (sel) 0: a=bw; //0 数码管为百位 1: a=sw; //1 数码管为十位 2: a=gw; //2 数码管为个位 default: a=0; endcase case (a) 0:SG<=8'b00111111; 1:SG<=8'b00000110; 2:SG<=8'b01011011; 3:SG<=8'b01001111; 4:SG<=8'b01100110; 5:SG<=8'b01101101; 6:SG<=8'b01111101; 7:SG<=8'b00000111; 8:SG<=8'b01111111; 9:SG<=8'b01101111; //8 段译码值default: SG=8'b11111111; endcase end always @(m) if (m) model=12'b000000100000; // 模值20 else model=12'b000100011001; // 模值119 assign gw=q[3:0]; assign sw=q[7:4]; assign bw=q[11:8]; always @(posedge clk1,negedge rst) begin if (!rst) q=0; else if (en) begin if (q

EDA60进制计数器设计

《EDA技术》课程实验报告 学生姓名： 所在班级： 指导教师： 记分及评价： 报告满分3分 得分 一、实验名称 实验6：60进制计数器设计 二、任务及要求 【基本部分】 1、在QuartusII平台上，采用文本输入设计方法，通过编写VHDL语言程序，完成60进制计数器的设计并进行时序仿真。 2、设计完成后生成一个元件，以供更高层次的设计调用。 3、实验箱上进行验证。 【发挥部分】 在60进制基础上设计6进制计数器，完成时序仿真。 三、实验程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity sixth is port(clk:in std_logic; co:out std_logic;--jin wei qh:buffer std_logic_vector(3 downto 0);--shi wei ql:buffer std_logic_vector(3 downto 0));--ge wei end entity sixth; architecture art of sixth is begin co<='1'when(qh="0101"and ql="1001")else'0'; process(clk) begin if(clk='1')then if(ql=9)then ql<="0000"; if(qh=5)then

qh<="0000"; else qh<=qh+1; end if; else ql<=ql+1; end if; end if; end process; end architecture art; 四、仿真及结果分析 图6-1 60进制计数器仿真图 用VHDL语言实现一个六十进制计数器，该计数器有计数使能端en，清零端clr和进位输出端co。档en=1时，计数器正常计数；当clr=1时，计数器清零。最后在试验箱上仿真，数码管显示了0到59，则60进制计数器完成。 五、硬件验证 1、选择模式： 2、引脚锁定情况表： 六、小结 1、六进制程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity six is port(clk,en,clr:in std_logic; co:out std_logic;--jin wei qh:buffer std_logic_vector(3 downto 0));--shi wei end entity six; architecture art of six is begin co<='1'when(qh="0101" and en='1')else'0';

模可变16位加法计数器

课程设计任务书 学生姓名：专业班级： 指导教师：工作单位：信息工程学院 题目: 模可变16位加法计数器设计 初始条件： 可用仪器： PC机（Quartus II软件）硬件：EDA-IV型实验箱。 要求完成的主要任务: （1）设计任务 设计可变16位加法计数器，可通过3个选择位M2、M1、M0实现最多8种不同模式的计数方式，例如可构成5、10、16、46、100、128、200、256进制，共8种计数模式。 （2）时间安排： 2012.12.17 课程设计任务布置、选题、查阅资料 2012.12.18-21 设计，软件编程、仿真和调试 2012.12.22 2012.12.23 实验室检查仿真结果，验证设计的可行性和正确性，熟悉实验平台和试验箱 2012.12.24-26 设计的硬件调试 2012.12.27-28 机房检查设计成果，现场演示硬件实物,提交设计说明书及答辩 指导教师签名：年月日系主任（或责任教师）签名：年月日

目录 摘要.................................... 错误！未定义书签。Abstract ................................................ II 1 计数器的工作原理 (1) 2 设计原理 (3) 2.1 整体设计原理 (3) 2.2 单元模块的设计 (4) 2.2.1 计数模块的设计 (4) 2.2.2显示模块的设计 (5) 2.2.3分频模块的设计 (5) 2.2.4 顶层模块的设计 (5) 3 单元模块元件原理图 (6) 4 电路系统的功能仿真 (8) 5 硬件调试 (10) 6 个人小结 (12) 参考文献 (13) 附录 (14)

模100BCD码计数器设计

附录一：基于原理图的模100BCD码计数器的设计 1目的：1）练习用原理图输入设计；2）如何用数码管和二极管显示设计；3）如何仿真；4）如何绑定管脚。 2过程 2.1新建原理图文件。点击file->new->block diagram file->OK，如图2-1,图2-2，出现图2-3。 图2-1 新建文件。点击file->new。 图2-2 新建原理图文件。点击block diagram file->OK。

图2-3. 原理图设计输入区域。双击工作区域。 图2-4 宏单元输入界面。点击Library下的+。

图2-5 选用宏单元。键入74160。 2.2 输入设计。双击图2-3的工作区，出现图2-4。在+megafunctions,+others,+primitives中寻找需要的宏单元。也可在Name下输入知道名字的宏单元，如“74160”，“GND”，“VCC”等，如图2-5。 输入设计，如图2-6。存盘为m100_jishuqi，如图2-7。 图2-6 模100BCD码计数器。

图2-7 保存文件。 2.2为本设计建立工程，并放在文件夹..\m100_jishuqi\中。在图2-7中点击是(或点击file->newproject) 出现图2-8；点击next，出现图2-9；输入工程名字和顶层设计名字；点击next，出现图2-10，加入设计文件；点击next，出现图2-11，选择器件（cycloneII系列EP2C70F896C6）；点击 next->next->finish。 图2-8 新建工程。点击Next。

图2-9 输入工程名字和顶层设计名字：mo100_jishuqi。 图2-10 把设计文件加入工程。