实验三 三态门,OC门的设计与仿真

实验三三态门，OC门的设计与仿真

实验目的

1.用逻辑图和VHDL语言设计三态门，三态门的使能端对低电平有效。

2．用逻辑图和VHDL语言设计一个OC门（集电极开路门）。

实验设计思想

1.对三态门的代码在过程中用IF语句，如果En输入为1，则将datain赋予dataout，否则

赋予Z。

2.对OC门的代码在过程中用IF语句，如果A输入为，则将0赋予dataout，否则赋予Z。

实验原理图

1.三态门

2.OC门

实验VHDL源程序

1.三态门

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY tri_s IS

PORT(

enable,datain:IN STD_LOGIC;

dataout:OUT STD_LOGIC

);

END tri_s;

ARCHITECTURE bhv OF tri_s IS

BEGIN

PROCESS(enable,datain)

BEGIN

IF enable='1' THEN dataout<=datain;

ELSE dataout<='Z';

end IF;

END PROCESS;

END bhv;

2.OC门

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; ENTITY oc IS

PORT(

datain:IN STD_LOGIC;

dataout:OUT STD_LOGIC

);

END oc;

ARCHITECTURE bhv OF oc IS BEGIN

PROCESS(datain)

BEGIN

IF (datain='0') THEN dataout<='0';

ELSE dataout<='Z';

end IF;

END PROCESS;

END bhv;

实验波形仿真

1.三态门

3.OC门

略。