FPGA设计规范华为内部规范系列

FPGA设计流程指南

前言

本部门所承担的FPGA设计任务主要是两方面的作用：系统的原型实现和ASIC的原型验证。编写本流程的目的是：

在于规范整个设计流程，实现开发的合理性、一致性、高效性。

形成风格良好和完整的文档。

实现在FPGA不同厂家之间以及从FPGA到ASIC的顺利移植。

便于新员工快速掌握本部门FPGA的设计流程。

由于目前所用到的FPGA器件以Altera的为主，所以下面的例子也以Altera为例，工具组合为modelsim + LeonardoSpectrum/FPGACompilerII + Quartus，但原则和方法对于其他厂家和工具也是基本适用的。

目录

1. 基于HDL的FPGA设计流程概述 (1)

1.1 设计流程图 (1)

1.2 关键步骤的实现 (2)

1.2.1 功能仿真 (2)

1.2.2 逻辑综合 (2)

1.2.3 前仿真 (3)

1.2.4 布局布线 (3)

1.2.5 后仿真（时序仿真） (4)

2. Verilog HDL设计 (4)

2.1 编程风格（Coding Style）要求 (4)

2.1.1 文件 (4)

2.1.2 大小写 (5)

2.1.3 标识符 (5)

2.1.4 参数化设计 (5)

2.1.5 空行和空格 (5)

2.1.6 对齐和缩进 (5)

2.1.7 注释 (5)

2.1.8 参考C语言的资料 (5)

2.1.9 可视化设计方法 (6)

2.2 可综合设计 (6)

2.3 设计目录 (6)

3. 逻辑仿真 (6)

3.1 测试程序（test bench） (7)

3.2 使用预编译库 (7)

4. 逻辑综合 (8)

4.1 逻辑综合的一些原则 (8)

4.1.1 关于LeonardoSpectrum (8)

4.1.1 大规模设计的综合 (8)

4.1.3 必须重视工具产生的警告信息 (8)

4.2 调用模块的黑盒子（Black box）方法 (8)

参考 (10)

修订纪录 (10)

1. 基于HDL 的FPGA 设计流程概述

1.1 设计流程图

说明：

逻辑仿真器主要指modelsim ，Verilog-XL 等。

逻辑综合器主要指

LeonardoSpectrum 、Synplify 、FPGA Express/FPGA Compiler 等。

FPGA 厂家工具指的是如Altera 的Max+PlusII 、QuartusII ，Xilinx 的Foundation 、

Alliance 、ISE4.1等。

（1）设计定义

（2）HDL 实现

（3）功能仿真

（4）逻辑综合

（5）前仿真

（6）布局布线

（7）后仿真

（9）在系统测试

逻辑仿真器

逻辑综合器

FPGA 厂家工具

逻辑仿真器

逻辑仿真器

（8）静态时序分析

1.2 关键步骤的实现

1.2.1 功能仿真

说明：

“调用模块的行为仿真模型”指的是

RTL 代码中引用的由厂家提供的宏模块

/IP ，如

Altera 提供的LPM 库中的乘法器、存储器等部件的行为模型。

1.2.2 逻辑综合

说明：

“调用模块的黑盒子接口”的导入，是由于RTL 代码调用了一些外部模块，而这些外

部模块不能被综合或无需综合，但逻辑综合器需要其接口的定义来检查逻辑并保留这些模块

的接口。

RTL 代码

逻辑仿真器

RTL 代码

逻辑综合器

调用模块的行为仿真模型

测试数据

调用模块的黑盒子接口

设置综合目标和约束条件

EDIF 网表（netlist ）

HDL 网表（netlist ）

测试程序（test bench ）

1.2.3 前仿真

说明：

一般来说，对

FPGA 设计这一步可以跳过不做，但可用于

debug 综合有无问题。

1.2.4 布局布线

逻辑综合器

HDL 网表（netlist ）

逻辑仿真器

测试数据

调用模块的行为仿真模型

测试程序（test bench ）

逻辑综合器

EDIF 网表（netlist ）

FPGA 厂家工具

调用模块的综合模型

设置布局布线

约束条件

HDL 网表（netlist ）

SDF 文件（标准延时格式）

下载/编程文件

1.2.5 后仿真（时序仿真）

2. Verilog HDL 设计

基于将来设计转向

ASIC 的方便，本部门的设计统一采用

Verilog HDL ，但针对混合设

计和混合仿真的趋势，所有开发人员也应能读懂

VHDL 。

Verilog HDL 的学习可参考[1][2]。

2.1 编程风格（Coding Style

）要求

2.1.1 文件

（1）每个模块（module ）一般应存在于单独的源文件中，通常源文件名与所包含模块名相同。

（2）

每个设计文件开头应包含如下注释内容：年份及公司名称。作者。文件名。所属项目。顶层模块。模块名称及其描述。修改纪录。

请参考标准示例程序[3]。

FPGA 厂家工具

HDL 网表（netlist ）

SDF 文件（标准延时格式）

逻辑仿真器

测试数据

FPGA 基本单元仿真模型

测试程序（test bench ）

2.1.2 大小写

（1）如无特别需要，模块名和信号名一律采用小写字母。

（2）为醒目起见，常数（`define定义）/参数（parameter定义）采用大写字母。

2.1.3 标识符

（1）标识符采用传统C语言的命名方法，即在单词之间以“_”分开，如：max_delay、data_size等等。

（2）采用有意义的、能反映对象特征、作用和性质的单词命名标识符，以增强程序的可读性。

（3）为避免标识符过于冗长，对较长单词的应当采用适当的缩写形式，如用‘buff’代替‘buffer’，‘ena’代替‘enable’，‘addr’代替‘address’等。

2.1.4 参数化设计

为了源代码的可读性和可移植性起见，不要在程序中直接写特定数值，尽可能采用

`define语句或paramater语句定义常数或参数。

2.1.5 空行和空格

（1）适当地在代码的不同部分中插入空行，避免因程序拥挤不利阅读。

（2）在表达式中插入空格，避免代码拥挤，包括：

赋值符号两边要有空格；

双目运算符两边要有空格；

单目运算符和操作数之间可没有空格，

示例如下：

a <= b;

c <= a + b;

if (a == b) then ...

a <= ~a & c;

2.1.6 对齐和缩进

（1）不要使用连续的空格来进行语句的对齐。

（2）采用制表符Tab对语句对齐和缩进，Tab键采用4个字符宽度，可在编辑器中设置。

（3）各种嵌套语句尤其是if...else语句，必须严格的逐层缩进对齐。

2.1.7 注释

必须加入详细、清晰的注释行以增强代码的可读性和可移植性，注释内容占代码篇幅不

应少于30%。

2.1.8 参考C语言的资料

要形成良好的编程风格，有许多细节需要注意，可以参考资料[4]，虽然它是针对C语言的讨论，但由于Verilog HDL和C语言的形式非常近似，所以里面提到的很多原则都是可

以借鉴的。

2.1.9 可视化设计方法

为提高设计效率和适应协同设计的方式，可采用可视化的设计方法，Mentor Grahpics

的Renoir 软件提供了非常好的设计模式。

2.2 可综合设计

用HDL 实现电路，设计人员对可综合风格的RTL 描述的掌握不仅会影响到仿真和综合的一致性，也是逻辑综合后电路可靠性和质量好坏最主要的因素，对此应当予以充分的重视。

学习可综合的

HDL 请参考[5][6] [7]。

学习设计的模块划分请参考

[8]。

2.3 设计目录

采用合理、条理清晰的设计目录结构有助于提高设计的效率、可维护性。建议采用类似

下面的目录结构：（1）

（2）

3. 逻辑仿真

考虑到性能和易用性，首选的逻辑仿真器是

Mentor Graphics 的modelsim 。

design

src （源代码）

syn

（综合）

sim （仿真）

par (布局布线)

design

ver1

ver2

src

（源代码）syn

（综合）

sim （仿真）

par (布局布线)

src

（源代码）syn

（综合）

sim （仿真）

par (布局布线)

3.1 测试程序（test bench）

测试程序对于设计功能和时序的验证有着举足轻重的影响，测试激励的完备性和真实性

是关键所在，有以下原则须遵循：

（1）测试激励输入和响应输出采集的时序应当兼顾功能仿真（无延时）和时序仿真（有延时）的情况。

（2）对于周期较多的测试，为提高效率，尽可能采用程序语句来判断响应与标准结果是否一致，给出成功或出错标志，而不是通过观察波形来判断。

（3）采用基于文件的测试是很好的办法，即由matlab或spw等系统工具产生测试数据，测试程序将其读入产生激励，再把响应结果写入到文件，再交给上述工具

进行处理或分析。

（4）仿真器支持几乎所有的Verilog HDL语法，而不仅仅是常用的RTL的描述，应当利用这一点使测试程序尽可能简洁、清楚，篇幅长的要尽量采用task来描述。

3.2 使用预编译库

在进行功能仿真和后仿真时都需要某些模块的行为仿真模型和门级仿真模型，如Altera Quartus里的220model.v（LPM模块行为仿真模型）和apex20ke_atoms.v（20KE系列门级仿真模型），为避免在不同的设计目录中多次编译这些模型，应当采用一次编译，多次使用的

方法。具体做法如下（以20KE门级库为例）：

1：在某个工作目录下新建一库名apex20ke，将apex20ke_atoms.v编译到其中。

2：在图形界面中的Load Design对话框中装入仿真设计时，在Verilog 标签下指定预编译库的完整路径。（见下图）

4. 逻辑综合

目前可用的FPGA综合工具有Mentor Graphics 的LeonardoSpectrum，Synplicity的Synplify和Synopsys 的FPGA CompilerII/FPGA Express，LeonardoSpectrum由于性能和速度

最好，成为我们首选的综合器，FPGA CompilerII/FPGA Express由于可以和Design Compiler 代码兼容也可用。见参考[9]

4.1 逻辑综合的一些原则

HDL代码综合后电路质量的好坏主要取决于三个方面：RTL实现是否合理、对厂家器

件特点的理解和对综合器掌握的程度。参考[10]中有比较全面的讨论。

4.1.1 关于LeonardoSpectrum

LeonardoSpectrum对综合的控制能力比较强，但使用也略为复杂，故需要在使用前尽量

熟悉其功能，才能取得较好的综合结果。

当出现综合结果不能满足约束条件时，不要急于修改设计源文件，应当通过综合器提供

的时序和面积分析命令找出关键所在，然后更改综合控制或修改代码。

在LeonardoSpectrum 2000.1b以前的版本输出的.v 网表都不能用于仿真。

4.1.1 大规模设计的综合

分块综合

当设计规模很大时，综合也会耗费很多时间。如果设计只更改某个模块时，可以分块综合。如有设计top.v 包含 a.v和b.v两个模块，当只修改 a.v的话，可以先单独综合 b.v，输出其网表 b.edf，编写一个b模块的黑盒子接口b_syn.v，每次修改 a.v后只综合top.v、a.v、b_syn.v，将综合后的网表和 b.edf送去布线，可以节约综合b模块的时间。

采用脚本命令

当设计规模比较大时，综合控制也许会比较复杂，可以考虑采用脚本控制文件的方式进

行综合控制，modelsim、LeonardoSpectrum和Quartus都支持TCL（Tool Command Language）语言，采用脚本控制可以提供比图形界面更灵活和更方便的控制手段。

4.1.3 必须重视工具产生的警告信息

综合工具对设计进行处理可能会产生各种警告信息，有些是可以忽略的，但设计者应该尽量去除，不去除必须确认每条警告的含义，避免因此使设计的实现产生隐患。

这个原则对仿真和布局布线同样适用。

4.2 调用模块的黑盒子（Black box）方法

使用黑盒子方法的原因主要有两点：

一是HDL代码中调用了一些FPGA厂家提供的模块（如Altera的LPM模块）或第三方提供的IP，这些模块不需要综合，而且有些综合器也不能综合（如FPGA CompilerII/FPGA Express可以综合包含LPM的代码而LeonardoSpectrum不能）。因此须提供一个黑盒子接口

给综合器，所调用的模块到布局布线时才进行连接。

二是方便代码的移植，由于厂家提供的模块或第三方提供的IP通常都是与工艺有关的，直接在代码中调用的话将不利于修改，影响代码移植。

下面以调用Altera的LPM库中的乘法器为例来说明。调用这样一个模块需要这样一个

文件：mult8x8.v（可由Quartus的MegaWizer Plug-in Manager产生），代码如下：

// mult8x8.v

module mult8x8 (dataa, datab, result);

input [7:0] dataa;

input [7:0] datab;

output [15:0] result;

// exemplar translate_off

// synopsys translate_off

lpm_mult lpm_mult_component(

.dataa (dataa),

.datab (datab),

.aclr (1'b0),

.clock (1'b0),

.clken (1'b0),

.sum (1'b0),

.result (result)

);

defparam

lpm_mult_component.lpm_widtha = 8,

lpm_mult_component.lpm_widthb = 8,

lpm_mult_component.lpm_widths = 16,

lpm_mult_component.lpm_widthp = 16,

lpm_mult_component.lpm_representation = "SIGNED",

// exemplar translate_on

// synopsys translate_on

endmodule

注意上述的代码有两对编译指示：

// exemplar translate_off 和// exemplar translate_on （LeonardoSpectrum支持）

// synopsys translate_off 和// synopsys translate_on（LeonardoSpectrum和FPGA CompilerII都支持）

对于相应的综合器，在这些编译指示中间的语句将会被忽略，那我们可以看到在综合过

程中模块mult8x8实际变成了一个只有I/O定义的空盒子（即black box），所以该部分的代码没有连接，在Quartus布局布线的时候，lpm模块的代码才连接到整个设计，在仿真的时

候，编译指示不影响模块的完整性。

参考

[1]：台湾清华Verilog HDL教程

[2]：Verilog HDL硬件描述语言

[3]：文件头注释块示例

[4]：C语言的风格

[5]：Verilog HDL Reference manual

[6]：Actel HDL coding style guide

[7]：LeonardoSpectrum HDL Synthesis

[8]：ASIC Design Partitioning

[9]：三种FPGA综合工具的比较

[10]: FPGA Synthesis Training Course

修订纪录

V2.0 （何辉，2001-8-1）

修改了 4.2节（黑盒子方法）的描述

V1.0 （何辉，2001-3）

第一个版本

本文讨论的四种常用FPGA/CPLD设计思想与技巧：乒乓操作、串并转换、流水线操作、数据接口同步化，都是FPGA/CPLD逻辑设计的内在规律的体现，合理地

采用这些设计思想能在FPGA/CPLD设计工作种取得事半功倍的效果。

FPGA/CPLD的设计思想与技巧是一个非常大的话题，由于篇幅所限，本文仅介绍

一些常用的设计思想与技巧，包括乒乓球操作、串并转换、流水线操作和数据接口

的同步方法。希望本文能引起工程师们的注意，如果能有意识地利用这些原则指导

日后的设计工作，将取得事

半功倍的效果！

乒乓操作

“乒乓操作”是一个常常应用于数据流控制的处理技巧，典型的乒乓操作方法如图1所示。

乒乓操作的处理流程为：输入数据流通过“输入数据选择单元”将数据流等时分配到两个数据缓冲区，数据缓冲模块可以为任何存储模块，比较常用的存储单元为双口

RAM(DPRAM)、单口RAM(SPRAM)、FIFO等。在第一个缓冲周期，将输入的数

据流缓存到“数据缓冲模块1”；在第2个缓冲周期，通过“输入数据选择单元”的切换，将输入的数据流缓存到“数据缓冲模块2”，同时将“数据缓冲模块1”缓存的第1个周期数据通过“输入数据选择单元”的选择，送到“数据流运算处理模块”进行运算处理；在第3个缓冲周期通过“输入数据选择单元”的再次切换，将输入的数据流缓存到“数据缓冲模块1”，同时将“数据缓冲模块2”缓存的第2个周期的数据通过“输入数据选择单元”切换，送到“数据流运算处理模块”进行运算处理。如此循环。

乒乓操作的最大特点是通过“输入数据选择单元”和“输出数据选择单元”按节拍、相互配合的切换，将经过缓冲的数据流没有停顿地送到“数据流运算处理模块”进行运算与处理。把乒乓操作模块当做一个整体，站在这个模

块的两端看数据，输入数据流和输出数据流都是连续不断的，没有任何停顿，因

此非常适合对数据流进行流水线式处理。所以乒乓操作常常应用于流水线式算法，

完成数据的无缝缓冲与处理。

乒乓操作的第二个优点是可以节约缓冲区空间。比如在WCDMA基带应用中，1个帧是由15个时隙组成的，有时需要将1整帧的数据延时一个时隙后处理，比较直

接的办法是将这帧数据缓存起来，然后延时1个时隙进行处理。这时缓冲区的长度

是1整帧数据长，假设数据速率是 3.84Mbps，1帧长10ms，则此时需要缓冲区长度是38400位。如果采用乒乓操作，只需定义两个能缓冲1个时隙数据的RAM(单口RAM即可)。当向一块RAM写数据的时候，从另一块RAM读数据，然后送到处理单元处理，此时每块RAM的容量仅需2560位即可，2块RAM加起来也只有5120位的容量。

另外，巧妙运用乒乓操作还可以达到用低速模块处理高速数据流的效果。如图2所示，数据缓冲模块采用了双口RAM，并在DPRAM后引入了一级数据预处理模块，这个数据预处理可以根据需要的各种数据运算，比如在WCDMA设计中，对输入数据流的解扩、解扰、去旋转等。假设端口A的输入数据流的速率为100Mbps，乒乓操作的缓冲周期是10ms。以下分析各个节点端口的数据速率。

A端口处输入数据流速率为100Mbps，在第1个缓冲周期10ms内，通过“输入数据选择单元”，从B1到达DPRAM1。B1的数据速率也是100Mbps，DPRAM1要在10ms内写入1Mb数据。同理，在第2个10ms，数据流被切换到DPRAM2，端口B2的数据速率也是100Mbps，DPRAM2在第2个10ms被写入1Mb数据。在第3个10ms，数据流又切换到DPRAM1，DPRAM1被写入1Mb数据。

仔细分析就会发现到第3个缓冲周期时，留给DPRAM1读取数据并送到“数据预处理模块1”的时间一共是20ms。有的工程师困惑于DPRAM1的读数时间为什么是20ms，这个时间是这样得来的：首先，在在第2个缓冲周期向DPRAM2写数据的10ms内，DPRAM1可以进行读操作；另外，在第1个缓冲周期的第5ms起(绝对时间为5ms时刻)，DPRAM1就可以一边向500K以后的地址写数据，一边从地址

0读数，到达10ms时，DPRAM1刚好写完了1Mb数据，并且读了500K数据，这个缓冲时间内DPRAM1读了5ms；在第3个缓冲周期的第5ms起(绝对时间为35ms 时刻)，同理可以一边向500K以后的地址写数据一边从地址0读数，又读取了5个ms，所以截止DPRAM1第一个周期存入的数据被完全覆盖以前，DPRAM1最多可以读取20ms时间，而所需读取的数据为1Mb，所以端口C1的数据速率为：1Mb/20ms=50Mbps。因此，“数据预处理模块1”的最低数据吞吐能力也仅仅要求为50Mbps。同理，“数据预处理模块2”的最低数据吞吐能力也仅仅要求为50Mbps。换言之，通过乒乓操作，“数据预处理模块”的时序压力减轻了，所要求的数据处理

速率仅仅为输入数据速率的1/2。

通过乒乓操作实现低速模块处理高速数据的实质是：通过DPRAM这种缓存单元实现了数据流的串并转换，并行用“数据预处理模块1”和“数据预处理模块2”处理分

流

的数据，是面积与速度互换原则的体现！

串并转换设计技巧

串并转换是FPGA设计的一个重要技巧，它是数据流处理的常用手段，也是面积与

速度互换思想的直接体现。串并转换的实现方法多种多样，根据数据的排序和数量

的要求，可以选用寄存器、RAM等实现。前面在乒乓操作的图例中，就是通过DPRAM 实现了数据流的串并转换，而且由于使用了DPRAM，数据的缓冲区可以开得很大，对于数量比较小的设计可以采用寄存器完成串并转换。如无特殊需求，应该用同步

时序设计完成串并之间的转换。比如数据从串行到并行，数据排列顺序是高位在前，可以用下面的编码实现：

prl_temp<={prl_temp,srl_in};

其中，prl_temp是并行输出缓存寄存器，srl_in是串行数据输入。

对于排列顺序有规定的串并转换，可以用case语句判断实现。对于复杂的串并转换，还可以用状态机实现。串并转换的方法比较简单，在此不必赘述。

流水线操作设计思想

首先需要声明的是，这里所讲述的流水线是指一种处理流程和顺序操作的设计思想，

。

并非FPGA、ASIC设计中优化时序所用的“Pipelining”

流水线处理是高速设计中的一个常用设计手段。如果某个设计的处理流程分为若干

步骤，而且整个数据处理是“单流向”的，即没有反馈或者迭代运算，前一个步骤的

输出是下一个步骤的输入，则可以考虑采用流水线设计方法来提高系统的工作频率。

流水线设计的结构示意图如图3所示。其基本结构为：将适当划分的n个操作步骤单流向串联起来。流水线操作的最大特点和要求是，数据流在各个步骤的处理从时

间上看是连续的，如果将每个操作步骤简化假设为通过一个D触发器(就是用寄存器

打一个节拍)，那么流水线操作就类似一个移位寄存器组，数据流依次流经D触发器，完成每个步骤的操作。流水线设计时序如图4所示。

流水线设计的一个关键在于整个设计时序的合理安排，要求每个操作步骤的划分合

理。如果前级操作时间恰好等于后级的操作时间，设计最为简单，前级的输出直接

汇入后级的输入即可；如果前级操作时间大于后级的操作时间，则需要对前级的输

出数据适当缓存才能汇入到后级输入端；如果前级操作时间恰好小于后级的操作时

间，则必须通过复制逻辑，将数据流分流，或者在前级对数据采用存储、后处理方

式，否则会造成后级数据溢出。

在WCDMA设计中经常使用到流水线处理的方法，如RAKE接收机、搜索器、前导捕获等。流水线处理方式之所以频率较高，是因为复制了处理模块，它是面积换取

速度思想的又一

种具体体现。

数据接口的同步方法

数据接口的同步是FPGA/CPLD设计的一个常见问题，也是一个重点和难点，很多

设计不稳定都是源于数据接口的同步有问题。

在电路图设计阶段，一些工程师手工加入BUFT或者非门调整数据延迟，从而保证本级模块的时钟对上级模块数据的建立、保持时间要求。还有一些工程师为了有稳

定的采样，生成了很多相差90度的时钟信号，时而用正沿打一下数据，时而用负沿打一下数据，用以调整数据的采样位置。这两种做法都十分不可取，因为一旦芯片

更新换代或者移植到其它芯片组的芯片上，采样实现必须从新设计。而且，这两种

做法造成电路实现的余量不够，一旦外界条件变换(比如温度升高)，采样时序就有可能完全紊乱，造成电路瘫痪。

下面简单介绍几种不同情况下数据接口的同步方法：

1. 输入、输出的延时(芯片间、PCB布线、一些驱动接口元件的延时等)不可测，或者有可能变动的条件下，如何完成数据同步？

对于数据的延迟不可测或变动，就需要建立同步机制，可以用一个同步使能或同步

指示信号。另外，使数据通过RAM或者FIFO的存取，也可以达到数据同步目的。

把数据存放在RAM或FIFO的方法如下：将上级芯片提供的数据随路时钟作为写信号，将数据写入RAM或者FIFO，然后使用本级的采样时钟(一般是数据处理的主时钟)将数据读出来即可。这种做法的关键是数据写入RAM或者FIFO要可靠，如果使用同步RAM或者FIFO，就要求应该有一个与数据相对延迟关系固定的随路指示

信号，这个信号可以是数据的有效指示，也可以是上级模块将数据打出来的时钟。

对于慢速数据，也可以采样异步RAM或者FIFO，但是不推荐这种做法。

数据是有固定格式安排的，很多重要信息在数据的起始位置，这种情况在通信系统

中非常普遍。通讯系统中，很多数据是按照“帧”组织的。而由于整个系统对时钟要

求很高，常常专门设计一块时钟板完成高精度时钟的产生与驱动。而数据又是有起

始位置的，如何完成数据的同步，并发现数据的“头”呢？

数据的同步方法完全可以采用上面的方法，采用同步指示信号，或者使用RAM、FIFO缓存一下。找到数据头的方法有两种，第一种很简单，随路传输一个数据起始位置的指示信号即可，对于有些系统，特别是异步系统，则常常在数据中插入一段

同步码(比如训练序列)，接收端通过状态机检测到同步码后就能发现数据的“头”了，这种做法叫做“盲检测”。

上级数据和本级时钟是异步的，也就是说上级芯片或模块和本级芯片或模块的时钟

是异步时钟域的。

前面在输入数据同步化中已经简单介绍了一个原则：如果输入数据的节拍和本级芯

片的处理时钟同频，可以直接用本级芯片的主时钟对输入数据寄存器采样，完成输

入数据的同步化；如果输入数据和本级芯片的处理时钟是异步的，特别是频率不匹

配的时候，则只有用处理时钟对输入数据做两次寄存器采样，才能完成输入数据的

同步化。需要说明的是，用寄存器对异步时钟域的数据进行两次采样，其作用是有

效防止亚稳态(数据状态不稳定)的传播，使后级电路处理的数据都是有效电平。但

是这种做法并不能保证两级寄存器采样后的数据是正确的电平，这种方式处理一般

都会产生一定数量的错误电平数据。所以仅仅适用于对少量错误不敏感的功能单元。

为了避免异步时钟域产生错误的采样电平，一般使用RAM、FIFO缓存的方法完成异步时钟域的数据转换。最常用的缓存单元是DPRAM，在输入端口使用上级时钟写数据，在输出端口使用本级时钟读数据，这样就非常方便的完成了异步时钟域之

间的数据交换。

2. 设计数据接口同步是否需要添加约束？

建议最好添加适当的约束，特别是对于高速设计，一定要对周期、建立、保持时间

等添加相应的约束。

这里附加约束的作用有两点：

a. 提高设计的工作频率，满足接口数据同步要求。通过附加周期、建立时间、保持

时间等约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从

而提高工作频率，满足接口数据同步要求。

b. 获得正确的时序分析报告。几乎所有的FPGA设计平台都包含静态时序分析工具，利用这类工具可以获得映射或布局布线后的时序分析报告，从而对设计的性能

做出评估。静态时序分析工具以约束作为判断时序是否满足设计要求的标准，因此

要求设计者正确输入约束，以便静态时序分析工具输出正确的时序分析报告。

Xilinx和数据接口相关的常用约束有Period、OFFSET_IN_BEFORE、OFFSET_IN_AFTER、OFFSET_OUT_BEFORE和OFFSET_OUT_AFTER等；Altera与数据接口相关的常用约束有Period、tsu、tH、tco等。

华为技术有限公司企业技术规范

DKBA 华为技术有限公司企业技术规范 DKBA4031-2009.06 钣金结构件可加工性设计规范 2009-06-30发布2009-07-XX实施 华为技术有限公司发布

目次 前言 (5) 1范围和简介 (6) 1.1范围 (6) 1.2简介 (6) 1.3关键词 (6) 2规范性引用文件 (6) 3冲裁 (6) 3.1冲裁件的形状和尺寸尽可能简单对称，使排样时废料最少。 . 6 3.2冲裁件的外形及内孔应避免尖角。 (6) 3.3冲裁件应避免窄长的悬臂与狭槽 (7) 3.4冲孔优先选用圆形孔，冲孔有最小尺寸要求 (7) 3.5冲裁的孔间距与孔边距 (7) 3.6折弯件及拉深件冲孔时，其孔壁与直壁之间应保持一定的距离8 3.7螺钉、螺栓的过孔和沉头座 (8) 3.8冲裁件毛刺的极限值及设计标注 (9) 3.8.1冲裁件毛刺的极限值 (9) 3.8.2设计图纸中毛刺的标注要求 (9) 4折弯 (10) 4.1折弯件的最小弯曲半径 (10) 4.2弯曲件的直边高度 (10) 4.2.1一般情况下的最小直边高度要求 (10)

4.2.2特殊要求的直边高度 (11) 4.2.3弯边侧边带有斜角的直边高度 (11) 4.3折弯件上的孔边距 (11) 4.4局部弯曲的工艺切口 (12) 4.4.1折弯件的弯曲线应避开尺寸突变的位置 (12) 4.4.2当孔位于折弯变形区内，所采取的切口形式 (12) 4.5带斜边的折弯边应避开变形区 (13) 4.6打死边的设计要求 (13) 4.7设计时添加的工艺定位孔 (13) 4.8标注弯曲件相关尺寸时，要考虑工艺性 (14) 4.9弯曲件的回弹 (14) 4.9.1折弯件的内圆角半径与板厚之比越大，回弹就越大。.. 14 4.9.2从设计上抑制回弹的方法示例 (14) 5拉伸 (15) 5.1拉伸件底部与直壁之间的圆角半径大小要求 (15) 5.2拉伸件凸缘与壁之间的圆角半径 (15) 5.3圆形拉伸件的内腔直径 (15) 5.4矩形拉伸件相邻两壁间的圆角半径 (15) 5.5圆形无凸缘拉伸件一次成形时，其高度与直径的尺寸关系要求 16 5.6拉伸件设计图纸上尺寸标注的注意事项 (16) 5.6.1拉伸件产品尺寸的标准方法 (16)

XX技术有限公司内部技术规范DKBA04000190-E华为图纸说明规范手册49p

华为技术有限公司内部技术规范 华为图纸说明规范 【最新资料，WORD文档，可编辑修改】

修订声明Revision declaration 本规范拟制与解释部门：华为技术有限公司整机工程部 本规范的相关系列规范或文件：无 相关国际规范或文件一致性：无 替代或作废的其它规范或文件：DKBA 0.400.0190 REV.D 相关规范或文件的相互关系：无 规范号主要起草 部门专家主要评审部门专 家 修订情况 DKBA0.400.0190.V. A基础平台 部：郭天次 00140571结构基础平台部： 肖春秀53994/潘建 军00118387/黄涛 00121968/郑玲 00119690/詹傲芳 62070/朱光胜 67118/郑光明 00115376/邓顺庆 61647 采购认证管理部： 张卫国00174583 供应链管理部物料品 质部： 蒙光忠38711 第一版，整合DKBA0.400.0160结构材料 表示法和DKBA0.400.0002表面处理代 码，增加了对图框各部分内容说明 DKBA0.400.0190.V. B基础平台 部：郭天次 00140571结构基础平台部： 胡邦红00216370 肖春秀53994 潘建军00118387 黄涛00121968 郑玲00119690 詹傲芳62070 朱光胜67118 郑光明00115376 邓顺庆61647 采购认证管理部： 孟庆伟00145066 供应链管理部物料品 质部： 蒙光忠38711 1、增加槽钢和角钢的标注说明； 2、增加表面处理代码：F226、G017、 G018、G161、G226、L015_3、L016、 L017、L226、X009；X226； 3、Film代号含义由“薄膜材料”改为“面 膜” 4、T001的生产质量要求英文版由 DKBA04000065改为DKBA04500067 5、所有“无色化学转化”改为“化学转 化” 6、X127和X202前处理由“锌钝化”改 为“预处理” 7、增加压铸件中1级面的标注说明 8、3.1、4.3、5.1小节增加标题。 9、删除表面处理代码：G016_3、G158_3、 G159_3、L158_3、L159_3 10、热浸涂的生产质量要求由： DKBA0.400.0177改为DKBA0.450.0065

SERDES FPGA设计手册要点

编号： 版本：V0.2 页数：共页 密级：SERDES FPGA设计手册

更改记录 版本拟制/ 更改 审核批准生效日期更改内容 V0.1 兜福2013.7.19 创建文档 V0.2 兜福2013.9.11 添加补充了OSERDES部分，未完待续； 注：作者兜福邮箱：zouxingyu705@https://www.sodocs.net/doc/715818145.html,，多多交流，共同进步。

目录 SERDES FPGA设计手册 (1) 目录 (2) 1目的 (5) 2范围 (5) 3术语 (5) 4SERDES基础知识 (5) 5SERDES应用指南 (5) 5.1ISERDES (5) 5.1.1ISERDES基元 (5) 5.1.2ISERDES基元的时钟解决方案 (9) 5.2OSERDES (10) 5.2.1OSERDES组成功能模块 (10) 5.2.2OSERDES基元 (12) 5.2.3OSERDES基元的时钟解决方案 (13) 6SERDES应用指南 (14) 6.1ISERDES设计 (14) 6.1.1单个ISERDES单元设计(SDR) (14) 6.1.1.1ISERDES配置参数 (14) 6.1.1.2设计思想 (17) 6.1.1.3仿真结果 (17) 6.1.1.4ISERDES数据时序 (18) 6.1.1.4.1ISERDES输入数据时序 (18) 6.1.1.4.1ISERDES输出数据时序 (19) 6.1.2单个ISERDES单元设计(DDR) (20) 6.1.2.1ISERDES配置参数 (20) 6.1.2.2设计思想 (20) 6.1.2.3仿真结果 (20) 6.1.3ISERDES宽度扩展 (20)

华为_FPGA设计流程指南

FPGA设计流程指南 前言 本部门所承担的FPGA设计任务主要是两方面的作用：系统的原型实现和ASIC的原型验证。编写本流程的目的是： ●在于规范整个设计流程，实现开发的合理性、一致性、高效性。 ●形成风格良好和完整的文档。 ●实现在FPGA不同厂家之间以及从FPGA到ASIC的顺利移植。 ●便于新员工快速掌握本部门FPGA的设计流程。 由于目前所用到的FPGA器件以Altera的为主，所以下面的例子也以Altera为例，工具组合为modelsim + LeonardoSpectrum/FPGACompilerII + Quartus，但原则和方法对于其他厂家和工具也是基本适用的。

目录 1. 基于HDL的FPGA设计流程概述 (1) 1.1 设计流程图 (1) 1.2 关键步骤的实现 (2) 1.2.1 功能仿真 (2) 1.2.2 逻辑综合 (2) 1.2.3 前仿真 (3) 1.2.4 布局布线 (3) 1.2.5 后仿真（时序仿真） (4) 2. Verilog HDL设计 (4) 2.1 编程风格（Coding Style）要求 (4) 2.1.1 文件 (4) 2.1.2 大小写 (5) 2.1.3 标识符 (5) 2.1.4 参数化设计 (5) 2.1.5 空行和空格 (5) 2.1.6 对齐和缩进 (5) 2.1.7 注释 (5) 2.1.8 参考C语言的资料 (5) 2.1.9 可视化设计方法 (6) 2.2 可综合设计 (6) 2.3 设计目录 (6) 3. 逻辑仿真 (6) 3.1 测试程序（test bench） (7) 3.2 使用预编译库 (7) 4. 逻辑综合 (8) 4.1 逻辑综合的一些原则 (8) 4.1.1 关于LeonardoSpectrum (8) 4.1.1 大规模设计的综合 (8) 4.1.3 必须重视工具产生的警告信息 (8) 4.2 调用模块的黑盒子（Black box）方法 (8) 参考 (10) 修订纪录 (10)

华为FPGA加速云服务器用户指南

华为FPGA 加速云服务器用户指南

目录 1简介 (1) 2购买FPGA 加速云服务器 (3) 3使用前准备 (4) 3.1绑定弹性IP. (4) 3.2下载开发套件 (4) 3.3安装和配置fisclient 工具 (4) 4FPGA 开发和应用运行 (5) A 修订记录 (6)

1简介 概述 FPGA加速云服务器（FPGA Accelerated Cloud Server, FACS）提供FPGA开发和使用的 工具及环境，让您可以更加方便地开发FPGA加速器和部署基于FPGA加速的业务，为 您提供易用、经济、敏捷和安全的FPGA云服务。FPGA加速型弹性云服务器包括两 类： l 高性能架构 基于DPDK的高性能交互框架，支持流计算模型，支持数据流并发，主要用于RTL 开发场景，满足用户高带宽低时延的要求。 l 通用型架构 基于SDAccel的通用型交互框架，支持块计算模块，支持Xilinx SGDMA数据传输 框架，主要用于高级语言开发或已有算法移植，满足用户快速上线的需求。 说明 FPGA加速云服务器当前处于公测阶段。 使用场景 使用FPGA加速云服务器提供硬件开发套件（HDK）和应用开发套件（SDK），可以进 行AEI（Accelerated Engine Image）的开发和应用。 FPGA加速云服务器提供现场可编程门阵列（FPGA）及较高的计算性能配置的实例， 可以适用于并行计算要求较高的应用，例如机器学习、搜索引擎、人工智能等场景。 基本概念 l 硬件开发套件（HDK）：HDK包括加速器示例、编码环境、仿真平台、自动化编译工具、代码加密和调试工具包等必备工具。 l 应用开发套件（SDK）：SDK包括应用示例、硬件抽象接口、加速器抽象接口、加速器驱动和runtime、版本管理工具等必备工具。 l 加速引擎镜像（AEI）：用户采用华为云平台开发出来的加速实例。 l 现场可编程门阵列（FPGA）：一种门级可编程的器件，通过硬件描述语言（Verilog或VHDL）所完成的电路设计，经过综合与布局，实现复杂的组合或者时 序逻辑功能。 l 镜像：弹性云服务镜像。

华为QA类技术任职资格标准

QA类技术任职资格标准 版本号：2.0 拟制单位：技术管理处/技术干部部

目录 概述 .....................................3页 第一部分级别定义.................................5页 第二部分资格标准.......................................7页

概述 任职资格管理的目的 ?规范人才的培养和选拔，推动做实的人不断提高水平，引导有水平的人做实，按做实给予评价。 ?激励员工不断提高其职位胜任能力，以职业化的员工队伍参与国际竞争。?树立有效培训和自我学习的标杆，以资格标准牵引员工不断学习、不断改进，保持公司的持续性发展。 任职资格认证原则 ?以关键行为和核心技能为中心 ?以工作实绩为导向 ?标准公开、程序公正 ?测试、评议相结合 任职资格标准体系 ?QA类任职资格标准由工作经验、必备知识、技能标准、工作绩效、行为标准等五个部分组成。

QA类任职资格认证对象 从事QA类工作的人员

第一部分级别定义 根据QA类的实际情况，将技术任职资格等级分为三至六级，如下图所示。 级别定义描述了各级人员的工作定义、工作内容、工作性质、主要职责及影响范围。 级别代码：T0901（03） 级别名称：QA类三级工程师 要点：熟悉公司开发流程，熟悉产品开发过程，了解项目管理过程，有一定模块开发/测试实践经验。独立进行开发流程、开发方法的引导，进行基线审计和交付物审计，了解质量原理，了解统计过程控制，对质量目标把关。 级别代码：T0901（04）

级别名称：QA类四级工程师 要点：熟悉公司开发流程，熟悉产品开发过程，掌握项目管理过程，有复杂模块开发/测试实践经验，有较多的产品/软件工程经验。有开发流程、开发方法的引导的成功经验，进行基线审计和交付物审计，参与公司内部审计。熟悉质量原理，熟悉统计过程控制，对产品质量目标把关，对项目成功起到重要作用。具有良好的沟通能力。可指导三级工程师。 级别代码：T0901（05） 级别名称：QA类五级工程师 要点：公司内本领域带头人。非常熟悉公司开发流程，深入领会产品开发过程，精通项目管理过程，深入领会质量管理系统，有系统设计/测试实践经验。有深入的过程改进经验，有组织制定、推行业务部的过程改进活动的成功经验；组织参与开发过程定义、开发规范制定，有深入的内部审计经验。有良好的沟通能力，可指导四级及以下级别工程师。 级别代码：T0901（06） 级别名称：QA类六级工程师 要点：在公司本领域内被认为是权威。根据公司总体发展战略，制定产品/软件过程改进发展战略，确保方向的正确性和可持续发展性；精通产品/软件工程和开发过程、项目管理过程、质量管理体系，有系统设计/测试实践经验。有较多过程改进经验，有组织制定、推行公司的过程改进活动的成功经验；组织公司的开发过程定义、开发规范制定。具有深入的内部审计经验，有良好的沟通能力。可指导五级及以下级别工程师。

华为员工行为规范

华为员工行为规范 IMB standardization office【IMB 5AB- IMBK 08- IMB 2C】

员工行为规范一、目的 为体现华为人积极向上的精神面貌，工作期间保持良好的仪表与风度，树立良好的企业形象，特制定本行为规范。 二、适用范围 本规范适用于公司所有员工。 三、细则 u 着装规定 1、员工在上班时间，男士上身不得穿无袖上衣，下身着长裤，或着西装套装；女士着职业套装或正规服装，不得着无袖上衣、超短裙、紧身衣，所有员工均不得着奇装异服；生产部及工程部员工在工作期间必须穿工作服，市场人员、保安及其它外协人员必须着职业服装。 2、上班时间必须正确佩戴工卡，男士用夹子别于左胸前，女士用卡链挂于胸前，不得随意丢置工卡于办公桌及公共场所。 3、男士头发不宜过长，应定期修剪；女士头发不宜过短，都应保持头发的清洁、整齐。 4、女士不宜佩戴过多或夸张的首饰，应以简洁、高雅为标准，不得浓装艳抹，不得涂艳色指甲或留过长指甲。 5、不得穿拖鞋、光脚上班。 u 行为规范 1、办公场所不准吸烟，不准大声喧哗。

2、工作时间打电话不使用免提键，不打私人电话，接听私人电话不得超过3分钟。 3、打电话要长话短说，电话铃响二声后必须接听电话，拿起电话要先说；“你好，华为”，注意语气热情，彬彬有礼。 4、上班时间不做与工作无关的事情，不串岗，不聊天，不随意谈笑，不吃零食。 5、举止庄重，礼貌待人，同事之间交谈要使用文明用语。 四、处罚规定 凡违反上述情况之一，第一次罚款50元，第二次罚款100元，累计三次以上将通报批评，并罚款200元，同时将处罚意见写入员工个人考核意见中。

华为硬件面试重点

16、那种排序方法最快? （华为面试题） 20、用C语言写一个递归算法求N！；（华为面试题） 21、给一个C的函数，关于字符串和数组，找出错误；（华为面试题） 22、防火墙是怎么实现的？（华为面试题） 23、你对哪方面编程熟悉？（华为面试题） 共同的注意点 1.一般情况下，面试官主要根据你的简历提问，所以一定要对自己负责，把简历上的东西搞明白； 2.个别招聘针对性特别强，就招目前他们确的方向的人，这种情况下，就要投其所好，尽量介绍其所关心的东西。 3.其实技术面试并不难，但是由于很多东西都忘掉了，才觉得有些难。所以最好在面试前把该看的书看看。 4.虽然说技术面试是实力的较量与体现，但是不可否认，由于不用面试官/公司所专领域及爱好不同，也有面试也有很大的偶然性，需要冷静对待。不能因为被拒，就否认自己或责骂公司。 5.面试时要take it easy，对越是自己钟情的公司越要这样。 IC设计基础（流程、工艺、版图、器件） 1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA 等的概念）。（仕兰微面试题目） 2、FPGA和ASIC的概念，他们的区别。（未知）答案：FPGA是可编程ASIC。ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点 22、什么是NMOS、PMOS、CMOS？什么是增强型、耗尽型？什么是PNP、NPN？他们有什么差别？（仕兰微面试题目） 23、硅栅COMS工艺中N阱中做的是P管还是N管，N阱的阱电位的连接有什么要求？（仕兰微面试题目） 30、寄生效应在ic设计中怎样加以克服和利用。（未知） _________________________________________ 单片机、MCU、计算机原理 目） 4、PCI总线的含义是什么？PCI总线的主要特点是什么？（仕兰微面试题目） 5、中断的概念？简述中断的过程。（仕兰微面试题目） 6、如单片机中断几个/类型，编中断程序注意什么问题；（未知） 9、What is PC Chipset? （扬智电子笔试） 芯片组（Chipset）是主板的核心组成部分，按照在主板上的排列位置的不同，通常分为北桥芯片和南桥芯片。北桥芯片提供对CPU的类型和主频、内存的类型和最大容量、

华为规范

一、规范五大高压线 高压线一、所有操作必经技术授权及客户授权、在行业默许时间内操作：涉及现网的任何操作均需要通过技术授权并向用户提交书面申请，得到客户的签字确认后才能执行；涉及现网的任何危险操作绝对禁止在白天（非行业默许时间）进行，如用户强制要求，须经用户维护主管签字确认，经办事处产品区域RPM、项目经理/维护项目经理、客户支持经理、系统部ASD同意，并得到维护leader技术授权通过后方可进行。 高压线二、重大操作必按提方案，审核通过方可执行：涉及现网的所有升级/割接/整改必须按照《XX变更方案模板》制定详细的操作方案，且方案审核通过后才能执行；操作前必须进行数据备份，完成后必须进行业务、计费测试和记录，测试结果必须用户签字确认。 高压线三、重大事故及时通报，问题处理及时汇报：工程师获知客户重大事故时，应即时汇报（5分钟内）通报给2个人：产品维护leader、维护项目经理。合作方员工在遇到重大事故时，5分钟内通报办事处产品技术负责人、项目经理，产品技术负责人、项目经理5分钟内分别通报产品维护leader、维护项目经理、工程经理。问题处理完毕后在1个工作日内向用户维护主管进行汇报（重要的需要书面汇报），汇报问题解决情况或者下一步措施； 高压线四、报告提交客户前必须经过办事处审核：所有向用户提供的书面报告（尤其是产品故障说明报告），均需要经过产品维护leader、维护项目经理、区域RPM、系统部ASD审核，严禁私自向用户提供报告。 高压线五、杜绝一切退单和投诉，坚决保证客户满意度：熟记和理解工程满意度、问题单满意度回访要求，杜绝一切形式的低分问题单（工程）或退单；日常注意和用户沟通的方式，从心底里尊重用户，杜绝一切形式的投诉和低分单。 二、办事处重大事故通报流程

硬件EMC 设计规范1_华为内部资料

本规范只简绍EMC的主要原则与结论，为硬件工程师们在开发设计中抛砖引玉。 电磁干扰的三要素是干扰源、干扰传输途径、干扰接收器。EMC 就围绕这些问题进行研究。最基本的干扰抑制技术是屏蔽、滤波、接地。它们主要用来切断干扰的传输途径。广义的电磁兼容控制技术包括抑制干扰源的发射和提高干扰接收器的敏感度，但已延伸到其他学科领域。 本规范重点在单板的EMC 设计上，附带一些必须的EMC 知识及法则。在印制电路板设计阶段对电磁兼容考虑将减少电路在样机中发生电磁干扰。问题的种类包括公共阻抗耦合、串扰、高频载流导线产生的辐射和通过由互连布线和印制线形成的回路拾取噪声等。在高速逻辑电路里，这类问题特别脆弱，原因很多： 1、电源与地线的阻抗随频率增加而增加，公共阻抗耦合的发生比较频繁； 2、信号频率较高，通过寄生电容耦合到布线较有效，串扰发生更容易； 3、信号回路尺寸与时钟频率及其谐波的波长相比拟，辐射更加显著。 4、引起信号线路反射的阻抗不匹配问题。 一、总体概念及考虑 1、五一五规则，即时钟频率到5MHz 或脉冲上升时间小于5ns，则PCB 板须 采用多层板。 2、不同电源平面不能重叠。 3、公共阻抗耦合问题。 模型： VN1＝I2ZG 为电源I2 流经地平面阻抗ZG 而在1 号电路感应的噪声电压。 由于地平面电流可能由多个源产生，感应噪声可能高过模电的灵敏度或数电 的抗扰度。 解决办法： ①模拟与数字电路应有各自的回路，最后单点接地； ②电源线与回线越宽越好； ③缩短印制线长度； ④电源分配系统去耦。 4、减小环路面积及两环路的交链面积。 5、一个重要思想是：PCB 上的EMC 主要取决于直流电源线的Z 0

2020(技术规范标准)华为工艺技术任职资格标准]

深圳市华为技术有限公司 工艺技术任职资格标准 第一版

中试部拟制二零零零年四月

概述.......................................................................3页 第一部分级别角色定义..............................................6页 第二部分资格标准.................................................10页 第三部分测评定级表...................................................33页第四部分工艺类一级工程师行为认证表..........................48页第五部分工艺类二级工程师行为认证表..........................63页第六部分工艺类三级工程师行为认证表........................83页. 第七部分工艺类四级工程师行为认证表.........................108页第八部分工艺技术类任职认证操作指南.......................130页第九部分附件..............................................................136页

专业任职资格的目的 面对工艺队伍的壮大及要求的不断提高，中试部工艺试验中心亟待需要一套资格标准。 ?考察各级工艺技术人员的职位胜任能力。 ?通过标准的牵引，促使工艺技术人员不断进步。 对象 ?中试部工艺试验中心 直接从事工艺技术工作的技术人员 任职资格的定位 ?资格不仅仅是能力 任职资格考察的不仅仅只包括能力，有没有资格担任一个岗位，实际上需要考察一个人的综合表现，它是素质、能力、业绩、知识、经验的有机融合。 ?考察员工的职位胜任能力 因为任职资格是综合表现，它的作用不是仅仅工资、奖金等可以体现的，它将对影响所有人事待遇的职位产生主要作用。 任职资格的工作重心 ?对绩效考核部门没有涉及的能力、素质、知识、经验等建立标准 ?对于绩效考核部门已经解决的绩效考核标准及已产生的考核结果，任职资格主要是加以利用。

华为员工行为规范定稿版

华为员工行为规范 HUA system office room 【HUA16H-TTMS2A-HUAS8Q8-HUAH1688】

员工行为规范 一、目的 为体现华为人积极向上的精神面貌，工作期间保持良好的仪表与风度，树立良好的企业形象，特制定本行为规范。 二、适用范围 本规范适用于公司所有员工。 三、细则 u 着装规定 1、员工在上班时间，男士上身不得穿无袖上衣，下身着长裤，或着西装套装；女士着职业套装或正规服装，不得着无袖上衣、超短裙、紧身衣，所有员工均不得着奇装异服；生产部及工程部员工在工作期间必须穿工作服，市场人员、保安及其它外协人员必须着职业服装。 2、上班时间必须正确佩戴工卡，男士用夹子别于左胸前，女士用卡链挂于胸前，不得随意丢置工卡于办公桌及公共场所。 3、男士头发不宜过长，应定期修剪；女士头发不宜过短，都应保持头发的清洁、整齐。 4、女士不宜佩戴过多或夸张的首饰，应以简洁、高雅为标准，不得浓装艳抹，不得涂艳色指甲或留过长指甲。

5、不得穿拖鞋、光脚上班。 u 行为规范 1、办公场所不准吸烟，不准大声喧哗。 2、工作时间打电话不使用免提键，不打私人电话，接听私人电话不得超过3分钟。 3、打电话要长话短说，电话铃响二声后必须接听电话，拿起电话要先说；“你好，华为”，注意语气热情，彬彬有礼。 4、上班时间不做与工作无关的事情，不串岗，不聊天，不随意谈笑，不吃零食。 5、举止庄重，礼貌待人，同事之间交谈要使用文明用语。 四、处罚规定 凡违反上述情况之一，第一次罚款50元，第二次罚款100元，累计三次以上将通报批评，并罚款200元，同时将处罚意见写入员工个人考核意见中。

FPGA原理图方式设计流程图

2 Quartus II软件的使用、开发板的使用 本章将通过3个完整的例子，一步一步的手把手的方式完成设计。完成这3个设计，并得到正确的结果，将会快速、有效的掌握在Altera QuartusII软件环境下进行FPGA设计与开发的方法、流程，并熟悉开发板的使用。 2.1 原理图方式设计3-8译码器 一、设计目的 1、通过设计一个3-8译码器，掌握祝组合逻辑电路设计的方法。 2、初步了解QuartusII采用原理图方式进行设计的流程。 3、初步掌握FPGA开发的流程以及基本的设计方法、基本的仿真分析方法。 二、设计原理 三、设计内容 四、设计步骤 1、建立工程文件 1）双击桌面上的Quartus II的图标运行此软件。

开始界面 2）选择File下拉菜单中的New Project Wizard，新建一个工程。如图所示。

新建工程向导3）点击图中的next进入工作目录。

新建工程对话框 4）第一个输入框为工程目录输入框，用来指定工程存放路径，建议可根据自己需要更改路径，若直接使用默认路径，可能造成默认目录下存放多个工程文件影响自己的设计，本步骤结束后系统会有提示（当然你可不必理会，不会出现错误的）。第二个输入框为工程名称输入框。第三个输入框为顶层实体名称输入框，一般情况下保证工程名称与顶层实体名称相同。设定完成后点击next。 指定工程路径、名称 5）设计中需要包含的其它设计文件，在此对话框中不做任何修改，直接点击next。

工程所需其它文件对话框 6）在弹出的对话框中进行器件的选择。在Device Family框中选用Cyclone II，然后在Available device框中选择EP2C35F484C8,点击next进入下一步。

华为技术有限公司企业技术规范.

DKBA华为技术有限公司企业技术规范 DKBA4031-2009.06钣金结构件可加工性设计规范 2009-06-30发布 2009-07-XX 实施 华为技术有限公司发布 目次 前言................................... 5范围和简 介................................ 6 1.范围............................ 6 1.2简 介 (6) 1.3关键词 (6) 2规范性引用文件.............................. 6 3中裁.................................. 6 3.中中裁件的形状和尺寸尽可能简单对称使排样时废料最少。.6 3.2冲裁件的外形及内孔应避免尖角。 ........... 6 3.3 冲裁件应避免窄长的悬臂与狭槽 7 3.4冲孔优先选用圆形孔冲孔有 最小尺寸要求........ 7 3.5冲裁的孔间距与孔边距................... 8 3.6折弯件及拉深件冲孔时，其孔壁与直壁之间应保持一定的距离8 3.7螺钉、螺栓的过孔和沉头座............... 8 38中裁件毛刺的极限值及设计标注 (9) 3.8.1冲裁件毛刺的极限值 (9) 3.8.2设计图纸中毛刺的标注要求 (9) 4折弯.................................. 10 4.折弯件的最小弯曲半径................. 10 4.2弯曲件的直边高度................... 10 4.2.一般情况下的最小直边高度要求. (10)

天华为内部的PCB设计规范

□指示□報告□連絡 發文單位：製造處技術中心發文日期：88.7.12 事由：PCB Layout Rule Rev1.70 -------料號------------------品名規格------------------供應商-------- ALL Mother Boards, ALL CARDS, ALL CD-ROM BOARDS, ALL DVD BORADS, ALL SERVERS (for R&D1, R&D2, R&D4, R&D5, R&D6) 1.問題描述(PROBLEM DESCRIPTION) 為確保產品之製造性, R&D在設計階段必頇遵循Layout相關 規範, 以利製造單位能順利生產, 確保產品良率, 降低因設計 而重工之浪費. “PCB Layout Rule” Rev1.60 (發文字號：MT-8-2-0029)發文後, 尚有訂定不足之處, 經補充修正成“PCB Layout Rule” Rev1.70. PCB Layout Rule Rev1.70, 規範內容如附件所示, 其中分為: (1)”PCB LAYOUT 基本規範”:為R&D Layout時必頇遵守的 事項, 否則SMT,DIP,裁板時無法生產. (2)“錫偷LAYOUT RULE建議規範”: 加適合的錫偷可降低短 路及錫球. (3)“PCB LAYOUT 建議規範”:為製造單位為提高量產良率, 建議R&D在design階段即加入PCB Layout. (4)”零件選用建議規範”: Connector零件在未來應用逐漸廣泛, 又是SMT生產時是偏移及置件不良的主因,故製造希望 R&D及採購在購買異形零件時能顧慮製造的需求, 提高 自動置件的比例. (5)“零件包裝建議規範”:,零件taping包裝時, taping的公差尺 寸規範,以降低拋料率. 負責人：林士棠. 完成日期：88.7.12

华为FPGA设计高级技巧(Xilinx篇)

共62页 产品名称Xilinx 篇 yyyy/mm/dd 日期 2001/09/15 日期深圳市华为技术有限公司 版权所有 不得复制

修订记录 内部公开请输入文档编号 FPGA 设计高级技巧

目 录 41 4.3 减少关键路径的逻辑级数.............................................404.2IF 语句和Case 语句揭开 逻辑级数未 变 速度更快 ＳＲＬ VirtexII Xilinx 篇

62 6.3.3 专有资源的利用................................................ 616.3.2 Distributed RAM 代替通道计数器...................................616.3.1 Distributed RAM 代替BlockRAM ....................................616.3 如何降低芯片面积..................................................616.2.9 迂回策略为关键路径腾挪空间 进行位置约束..................................... 616.2.7 关键路径单独综合 ....................................... 616.2.5 专有资源的利用................................................ 616.2.4 基本设计技巧..................................................616.2.3 采用BUFGS ...................................................616.2.2 对线延时比较大的net TIG 和Multi-Cycle-Path ................... 606.2 如何提高芯片速度.................................................. 606.1 可能成为关键路径的电路.............................................606 综合运用..............................................................605.4 TimingAnalyzer 的作用...............................................595.3 FloorPlanner 的作用..................................................595.2 FPGA Editor 的作用..................................................595.1.3 正确看待map 之后的资源占用报告..................................585.1.2 布局布线策略 设计方案阶段对关键电路的处理....................... 585.1 布局布线.......................................................... 585 如何使用后端工具.......................................................574.16 LFSR 加1计数器...................................................574.15 SRL 的使用.......................................................574.14 Block SelectRAM 的使用.............................................564.13 Distributed RAM 的使用.............................................554.12 高效利用IOB ......................................................544.11 利用LUT 四输入特点 减少扇出 巧妙地延时................................ 49 4.7 组合逻辑和时序逻辑分离............................................. 474.6 流水线................................................464.5.4 综合工具与资源共享............................................464.5.3 子表达式共享..................................................454.5.2 loop 语句......................................................444.5.1 if 语句........................................................444.5 资源共享..........................................................434.4 合并if 语句 赋予关键路径最高优先级............................ 内部公开请输入文档编号 FPGA 设计高级技巧

华为内部硬件开发设计流程

2007年，以2年的工作经验去一家小公司去面试。当时笔试完，对方对我很认可。但当时他说：“我需要招一个，在大公司待过的，最好知道硬件开发流程和规范的。虽然你题答得不错，但是我们需要一个有丰富经验的，最好在华为待过的。” 当时，我就在想“华为的规范和流程是啥样的”。后来我去了华为，我把能想到的华为硬件开发的几个不一样的点，跟大家分享一下。 NO.1 文档，评审，设计 当时刚入职时，三个人做一个电路板。虽然电路复杂一些，还是有一些人力过剩的。所以，我就被安排去写一个PCI转UART的逻辑。 我当时是新员工，也急于表现自己，利用周末的时间，估计用了一周的时间，就写完代码，开始仿真了。我以为我的导师兼主管会表扬一下，结果没有，他说：“你为什么没有召集大家讨论？然后再写方案，评审？然后再动手写代码？”我当时是不理解的，觉得我一个人就搞定的事情，为啥要这样劳师动众？ 后来反思过后发现了以下问题： 第一、从主管的角度，不知道新员工的个人能力，你能把做的事情讲清楚了，他才放心。第二、从公司的角度，有一套流程来保证项目的交付。那么则不再太依赖某个人的个人能力，任何一个人的离职，都不会影响项目的交付。这也是华为最了不起的地方，把复杂的项目拆得非常细碎，这样不需要特别牛的人来交付项目。这是为什么华为的工程师的收入是思科的N分之一。 第三、从效果角度，毕竟一个人的想法是有限的，把想法文档化的过程，就是整理思路的过程；讨论的过程，就是收集你自己没有想到的过程。正式的评审，是大家达成意见的过程。提前讨论，让相关的人都参与到你的设计中，总比你设计完了，被别人指出一个致命的问题要强得多。 就是因为华为把一项工作拆散了，所以沟通，文档，评审，讨论，变得非常重要。这个工作模式的缺点，也是显而易见，沟通成本高，工作效率低。 NO.2 硬件领域的人员构成 在华为内部里面，人员角色非常多。硬件的人是对产品开发阶段，端到端负责的。做单板硬件工程师，可以涉猎最多的领域，同时也是工作内容最杂，接触人最多，扯皮的最多的工种。 但是也因为有人专门负责画PCB、EMC、电源、逻辑，原本硬件工程师应该做的领域。那么硬件工程师就武功尽废，变成“连连线”。 其实不然，正是由于每个人都是一个小的领域，没有人统领，所以一个好的硬件经理的作用非常的重要，是贯穿所有领域和全部流程的关键角色。正如原来华为内部论坛上有一个人比喻的，硬件工程师更像是处理器里面的“Cache”，是所有环节的中转站。大公司把人的分工分的这么细，也是防止某一拨掌握了太多公司的核心技术，出去单搞了。 NO.3 华为的流程

华为技术有限公司内部技术规范--金属材料质量要求

DKBA 华为技术有限公司内部技术规范 DKBA0.400.0114 REV.1.0 金属材料质量要求Requirement for the metal material

修订声明Revision declaration 本规范拟制与解释部门：整机工程部结构造型设计部 本规范的相关系列规范或文件：无 相关国际规范或文件一致性：无 替代或作废的其它规范或文件：无 相关规范或文件的相互关系：无

目录Table of Contents 1规定的材料8 1.1材料牌号及化学成份8 1.2材料的机械性能9 1.2.1基本力学性能9 1.2.2工艺性11 1.3对预镀钢板的特殊要求11 1.3.1表面镀层厚度及表面处理方式11 1.3.2表面外观质量11 1.3.3镀层附着性试验12 1.3.4表面耐蚀性12 1.3.5表面接触电阻13 1.3.6与有机涂层的结合力13 2替代材料13 3附录：预镀钢板外观花纹图片15 4参考文献REFERENCE DOCUMENT 16 表目录List of Tables 表1 钢材牌号及化学化学成份8

表2 材料力学性能要求10 表3 替代材料表13 图目录List of Figures 图1 耐指纹电镀锌钢板：均匀的灰色15 图2 热镀铝锌板：小晶花15 图3 热浸镀锌板：大晶花16 图4 热浸镀锌板（GI料）：无晶花、但有锌纹16

金属材料质量要求 Requirement for the metal material 范围Scope: 本规范规定了华为技术有限公司结构产品所用到的金属材料的质量要求。 本规范适用于华为技术有限公司结构产品的设计、生产、和质量检验。 简介Brief introduction： 本文说明了华为技术有限公司结构产品中所用到的所有金属原材料的种类以及每种材料的详细质量指标要求、检测方法和质量控制要求。包括材料牌号、化学成份、强度等等项目。本文所提到的压铸材料仅是指压铸加工用的原材料，对于压铸件产品的质量请参见其它规范。 关键词Key words： 金属，材料，结构，质量 引用文件： 下列文件中的条款通过本规范的引用而成为本规范的条款。凡是注日期的引用文件，其随后所有的修改单（不包括勘误的内容）或修订版均不适用于本规范，然而，鼓励根据本规范达成协议的各方研究是否可使用这些文件的最新版本。凡是不注日期的引用文件，其最新版本适用于本规范。

集成电路技术十年发展

集成电路技术十年发展 2012-11-27 17:06:17 清华大学教授、微电子学研究所所长魏少军 一、总体情况 集成电路产业是关系国民经济和社会发展全局的基础性、先导性和战略性产业，是电子信息产业的核心，是关系到国家经济社会安全、国防建设极其重要的基础产业。 集成电路产业的竞争力已经成为衡量国家间经济和信息产业可持续发展水平的重要标志，是世界各先进技术国抢占经济科技制高点、提升综合国力的重要领域。 新世纪以来，我国的集成电路科技与产业在国务院国发2000（18号）文件和各级地方政府的持续支持下，获得了长足进步，取得了一系列重要成果： （一）集成电路产业链格局日渐完善 中国集成电路产业结构逐步由小而全的综合制造模式逐步走向设计、制造、封装测试三业并举，各自相对独立发展的格局。目前，中国集成电路产业已经形成了集 成电路设计、芯片制造、封装测试及支撑配套业共同发展的较为完善的产业链格局。 （二）集成电路设计产业群聚效应日益凸现 以上海为中心的长江三角洲地区、以北京为中心的环渤海地区以及以深圳为中 心的珠江三角洲地区已经成为国内集成电路产业集中分布的区域。全国集成电路设计、 制造和封装产业90%以上的销售收入集中于以上三个地区。其中，包括上海、江苏和浙江的长江三角洲地区是国内最主要的集成电路制造基地，在国内集成电路产业中占有重要 地位 （三）集成电路设计技术水平显着提高

国内集成电路设计企业的技术开发实力也有显着的提高，已经取得多项掌握核心技术的研发成果。2000年以来，“申威”高性能CPU、“龙芯”和“众志”桌面计算机用CPU、苏州国芯C*Core和杭州中天CK-Core嵌入式CPUIP核、智能卡集成电路芯片、第二代居民身份证专用芯片、自主高清电视（HDTV）标准和自主音视频标准AVS芯片、华为网络通讯交换装备核心系统芯片、大唐电信COMIPTM和展讯移动通信终端SoC、超大规模集成电路制造工艺、智能卡芯片专用工艺及高压特色工艺等技术和产品都取得了重要成果，大部分成果取得了产品化和产业化的重大进展，并获得国家科技进步奖励。 （四）人才培养和引进开始显现成果 集成电路是知识密集型的高技术产业，其持续、快速、健康的发展需要大量高水平的人才。但是，人才匮乏，人员流失严重却一直是困扰我国集成电路科技和产业发展的主要问题之一。为扭转这一局面，加大集成电路专业人才的培养力度，2003年国务院科教领导小组批准实施国家科技重大专项——集成电路与软件重大专项，并实施了“国家集成电路人才培养基地”计划。随后教育部、科技部批准建设国家集成电路人才培养基地。 二、集成电路设计 集成电路设计业是包括中国在内的全球整个集成电路产业中最为活跃的部分。集成电路设计企业在新兴产品的开发上扮演着关键作用。在中央处理器（CPU）、数字信号处理器（DSP）、半导体存储器、可编程逻辑阵列（FPGA）、专用集成电路（ASIC）和系统芯片（SoC）等主流产品领域，都可以发现集成电路设计企业的身影。在过去的十年间，我国集成电路设计业在CPU、智能卡专用芯片、3G通信芯片、数字电视芯片、第二代居民身份证芯片等领域取得了令人瞩目的成果。 （一）自主知识产权CPU CPU被誉为电子信息产品的心脏，是集成电路产品的制高点。十年间，我国在超级计算机用高性能CPU、桌面计算机/服务器CPU和嵌入式CPU领域取得了一系列重要突破，部分产品达到国际领先水平，极大地提高了我国在CPU领域的科技水平和支撑电子信息产业发展的能力。