数字ic设计流程word版
数字集成电路设计流程数字集成电路设计流程
数字集成电路设计流程
1. 设计输入
电路图或硬件描述语言
2. 逻辑综合
处理硬件描述语言，产生电路网表
3. 系统划分
将电路分成大小合适的块
4. 功能仿真
State Key Lab of ASIC & Systems, Fudan University 数字集成电路设计流程
5.布图规划
芯片上安排各宏模块的位置
6.布局
安排宏模块中标准单元的位置
7.布线
宏模块与单元之间的连接
8.寄生参数提取
提取连线的电阻、电容
9.版图后仿真
检查考虑连线后功能和时序是否正确
State Key Lab of ASIC & Systems, Fudan University 数字集成电路设计工具
. 主要的EDA vendor
– Synopsys：逻辑
综合，仿真器，
DFT
– Cadence：版图
设计工具，仿真
器等
– Avanti：版图设
计工具
– Mentor：DFT，
物理验证工具
– Magma: BlastRTL, Blast Fusion
State Key Lab of ASIC & Systems, Fudan University 选择设计工具的原则
..只用“sign-off”的工具
–保证可靠性，兼容性
..必须针对芯片的特点
–不同的芯片需要不同的设计工具
..了解设计工具的能力
–速度、规模等
State Key Lab of ASIC & Systems, Fudan University 设计工具的选择
..设计输入
–任何文本编辑工具
– Ultraedit, vi, 仿真器自带编辑器…
..RTL级功能仿真
– Modelsim (Mentor),
– VCS/VSS（ Synopsys ）
– NC-Verilog（ Cadence）
– Verilog-XL （ Cadence）
State Key Lab of ASIC & Systems, Fudan University
设计工具的选择
..逻辑综合
– Cadence: Ambit, PKS;
– Synopsys: Design Compiler;
– Magma: Blast RTL
..物理综合
– Synopsys: Physical CompilerMagma: Blast Fusion State Key Lab of ASIC & Systems, Fudan University 设计工具的选择
. 形式验证工具
– Formality（Synopsys）
– FormalPro（Mentor）
. Floorplanning /布局/布线
– Synopsys: Apollo, Astro,
– Cadence: SoC Encounter, Silicon Ensemble
. 参数提取
. Cadence: Nautilus DC
. Synopsys: Star-RC XT
. 时序验证
– Cadence: Pearl
Synopsys: PrimeTime
State Key Lab of ASIC & Systems, Fudan University 设计工具的选择
. DRC/LVS
– Dracula (Cadence)
– Calibre (Mentor ）
– Hercules (Synopsys)
. 可测试性设计(DFT)编译器和自动测试模式生成
– Synopsys: DFT编译器,DFT Compiler;自动测试生
成(ATPG) 与故障仿真, Tetra MAX
– Mentor: FastScan
. 晶体管级功耗模拟
– Synopsys: PowerMill
State Key Lab of ASIC & Systems, Fudan University 中国大陆EDA 工具的使用状况
State Key Lab of ASIC & Systems, Fudan University 集成电路设计流程
..数字集成电路设计流程
..模拟集成电路设计流程
..混合信号集成电路设计流程
..SoC芯片设计流程
State Key Lab of ASIC & Systems, Fudan University
模拟集成电路设计流程
State Key Lab of ASIC & Systems, Fudan University Schematic
Entry
Simulation
Layout
entry
RC
extraction
Postlayout
simulation
Start
Finish
Full-chip
DRC/LVS
Online DRC
“ 集成电路导论” 扬之廉
State Key Lab of ASIC & Systems, Fudan University State Key Lab of ASIC & Systems, Fudan University State Key Lab of ASIC & Systems, Fudan University State Key Lab of ASIC & Systems, Fudan University 设计工具的选择
..Circuit:
– Cadence Virtuoso Composer (Cadence)
..Simulation
– Synopsys: NanoSim, HSPICE
https://www.sodocs.net/doc/7a3535919.html,yout
– Cadence Virtuoso (Cadence)
State Key Lab of ASIC & Systems, Fudan University
集成电路设计流程
..数字集成电路设计流程
..模拟集成电路设计流程
..混合信号集成电路设计流程
..SoC芯片设计流程
State Key Lab of ASIC & Systems, Fudan University 混合信号芯片设计流程
..首先，进行模拟/数字划分
..然后，分别设计模拟和数字部分
..最后，将模拟/数字模块协同仿真，并进行
版图拼接，验证
State Key Lab of ASIC & Systems, Fudan University State Key Lab of ASIC & Systems, Fudan University 混合信号芯片设计流程
State Key Lab of ASIC & Systems, Fudan University 集成电路设计流程
..数字集成电路设计流程
..模拟集成电路设计流程
..混合信号集成电路设计流程
.. SoC芯片设计流程