A10S DDR3LAYOUT GUIDE
V1.0
20130222
1.DRAM
注:如无特殊说明,文中涉及到的线距均指两导线内边沿的间距(airgap)。
1.1DRAM四层PCB
1.2四层PCB DRAM Layout Guide
L1 –S I G 1L2 –G N D L3 –P W R (+G N D )L4 –S I G 2
0.075~0.08m m 0.7~0.8m m 0.075~0.08m m
典型4层结构
如上图所示,典型的4层结构,L1摆放CPU/DRAM等器件,L4只摆放小尺寸器件或者不摆放任何器件。DRAM所有走线只出现在L1/L4,L2是完整的GND平面,L3是DRAM Power(+GND)平面。
参考平面与走线关系:作为平面的L2/L3需要分别把DRAM在L1/L4的走线完全覆盖,而且保证走线离参考平面边沿的水平距离>3H(即0.25mm或者10mils)。
CLK信号走线:CLK信号指CK/CK#差分信号。差分对之间信号长度差<10mils,优先考虑平行走。差分阻抗控制在100ohm±10%。建议差分对走线宽度4mils,差分对走线边沿距离6mils,与其他走线的边沿距离>12mils (3W原则)。
Data信号走线:Data信号包括DQ0~DQ31,DOM0~DQM3,DQS0/DQS0#~DQS3/DQS3#。建议只走L1(CPU/DRAM器件面),走线长度控制和线宽线距控制如下表所示。
走线信号线长参考信号线长误差范围说明
CK/CK#,DQS0/DQS0#,DQS1/DQS1#,DQS2/DQS2#,DQS3/DQS3#差分对信号相互参考差分对走线长度误差
<10mils,过孔数量相同,并
行走线优先
DQS0/DQS0#,
DQS1/DQS1#,
DQS2/DQS2#,DQS3/DQS3#
CK/CK#0mil~-200mils
DQ0~DQ7,DQM0DQS0/DQS0#-100mils~-300mil DQ8~DQ15,DQM1DQS1/DQS1#-100mils~-300mil DQ16~DQ23,DQM2DQS2/DQS2#-100mils~-300mil DQ24~DQ31,DQM3DQS3/DQS3#-100mils~-300mil 走线信号线宽/线距(边沿到边沿)阻抗控制
DQS0/DQS0#,DQS1/DQS1#,DQS2/DQS2#,DQS3/DQS3#线宽4mils,线距6mils。与其
它信号线距>12mils(3W)。
100ohm±10%
DQ0~DQ31,DQM0~DQM3走线线宽线距建议为4/8mil
(特别注意PC
PCB B板厂阻抗调
整之后的线距不得小于1.5
倍线宽)
50ohm±10%
Addr/Ctrl信号走线:Addr/Ctrl信号包括A0~A15,BA0~BA2,WE/CAS/RAS/CKE/CS/ODT/RST。Addr/Ctrl信
号走线长度参考CK/CK#,长度差必须控制在0mil~1400mils范围内。Addr/Ctrl信号走线线宽线距建议为4/8mil PCB B板厂阻抗调整之后的线距不得小于1.5倍线宽)。Addr/Ctrl信号走线阻抗建议控制在50ohm±10%(特别注意PC
范围内。
关于阻抗控制:所有单端信号按照50ohm±10%进行阻抗控制,差分对按照100ohm±10%进行阻抗控制。但必须注意板厂调整后的单端信号线宽不得小于4mils,必须保证两信号有足够间距,最好是2W以上。
1.3过孔说明
1.3.1SOC通过过孔扇出时,必须保证过孔间有铜皮相连。如下图:
正确错误
1.3.2对于SOC底下通过过孔扇出的信号必须保证回流路径不被反焊盘打断。如下图:
正确错误
1.3.3在走线过程中,如果同时有多个相邻信号集体换层,那么各个信号的过孔必须拉开,保证信号的回流路
径不被过孔的反焊盘打断。如下图:
正确错误
如果受限于PCB的面积,无法做到如上图的正确做法,那必须保证每2个过孔要有一条回流路径。如下图:
1.3.4软件设置
上述铺铜方式在PADS Layout中设置如下:
1、在Setup→Design rules→Default→Clearance,修改Trace-Via的间距,具体值看PCB厂家的工艺水平,建议修改为4mil。
2、双击选中准备要Flood的shape,在弹出的对话框中把Width改为1,点击Flood&Hatch Option,在弹出的Flood&Hatch Option修改Hatch Grid值,建议改为1。
如果是使用Allegro的话,设置如下:
Shape→Global Dynamic Parameter,在弹出的对话框中修改Minimum aperture for gab width的值,具体值看
PCB厂家的工艺。建议设置为4mil。