超低功耗运放
集成电路的功耗优化和低功耗设计技术
集成电路的功耗优化和低功耗设计技术 摘要：现阶段各行业的发展离不开对能源的消耗，随着目前节能技术要求的不 断提升，降低功耗成为行业发展的重要工作之一。本文围绕集成电路的功耗优化 以及低功耗设计技术展开分析，针对现阶段常见的低功耗设计方式以及技术进行 探究，为集成电路功耗优化提供理论指导。 关键词：集成电路；功耗优化；低功耗 目前现代节能技术要求不断提升，针对设备的功耗控制成为当前发展的主要问题之一。 针对数字系统的功耗而言，决定了系统的使用性能能否得到提升。一般情况下，数字电路设 计方面，功耗的降低一直都是优先考虑的问题，并且通过对整个结构进行分段处理，同时进 行优化，最后总结出较为科学的设计方案，采用多种方式降低功耗，能够很大程度上提升设 备的使用性能。下面围绕数字电路的功耗优化以及低功耗设计展开分析。 一、设计与优化技术 集成电路的功耗优化和低功耗设计是相对系统的内容，一定要在设计的每个环节当中使 用科学且合理的技术手段，权衡并且综合考虑多方面的设计策略，才能够有效降低功耗并且 确保集成电路系统性能。因为集成电路系统的规模相对较大且具有一定的特殊性，想要完全 依靠人工或者手动的方式来达到这些目的并不现实且缺少可行性，一定要开发与之对应的电 路综合技术。 1 工艺级功耗优化 将工艺级功耗应用到设计当中，通常情况下采取以下两种方式进行功耗的降低： 首先，根据比例调整技术。进行低功耗设计过程中，为了能够实现功耗的有效降低会利 用工艺技术进行改善。在设计过程中，使用较为先进的工艺技术，能够让设备的电压消耗有 效缩减。现阶段电子技术水平不断提升，系统的集成度也随之提高，目前采用的零件的规格 也逐渐缩小，零件的电容也实现了良好的控制，进而能够很大程度上降低功耗。借助比例技术，除了能够将可见晶体管的比例进行调整，而且也能够缩小互连线的比例[1]。目前在晶体 管的比例缩小方面，能够依靠缩小零件的部分重要参数，进而在保持性能不被影响的情况下，通过较小的沟道长度，确保其他的参数不受影响的栅压缩方式，进而将零件的体积进行缩减，同时也缩短了延长的用时，使功耗能够有效降低。针对互连线缩小的方式主要将互连线的整 个结构进行调整，工作人员在进行尺寸缩减的过程中，会面临多方面的难题，比如系统噪音 无法控制，或者降低了电路使用的可靠性等等。 其次，采用封装技术进行降低。采用封装技术，能够让芯片与外部环境进行有效的隔离，进而避免了外部环境给电气设备造成一定的破坏与影响，在封装阶段，芯片的功耗会受到较 大的影响，因此需要使用更加有效的封装手段，才能够提升芯片的散热性，进而有效降低功 耗[2]。在多芯片的情况下，因为芯片与其他芯片之间的接口位置会产生大量的功耗，因此针 对多芯片采取封装技术，首先降低I/0接口的所有功能，接着解决电路延迟的问题，才能够 实现对集成电路的优化。 2 电路功耗优化 一般情况下，对电路级的功耗会选择动态的逻辑设计。在集成电路当中，往往会包含多 种电路逻辑结构，比如动态、静态等等，逻辑结构从本质上而言具有一定的差异性，这种差 异性也使得逻辑结构有着不同作用的功能。动态逻辑结构有着较为典型的特性[3]。静态的逻 辑结构当中所有的输入都会对接单独的MOS，因此逻辑结构功耗更大，动态的逻辑结构当中 电路通常具备N、M两个沟道，动态电路会利用时钟信号采取有效的控制，进而能够实现预
集成电路低功耗设计方法研究【文献综述】
毕业设计文献综述 电子信息科学与技术 集成电路低功耗设计方法研究 摘要:随着IC制造工艺达到纳米级，功耗问题已经与面积、速度一样受到人们关注，并成为制约集成电路发展的关键因素之一。同时，由于电路特征尺寸的缩小，之前相比于电路动态功耗可以忽略的静态漏功耗正不断接近前者，给电路低功耗设计提出了新课题，即低漏功耗设计。本文将分析纳米工艺下芯片功耗的组成和对低漏功耗进行研究的重要性，然后介绍目前主要的低功耗设计方法。此外，由于ASIC技术是目前集成电路发展的趋势和技术主流，而标准单元是ASIC设计快速发展的重要支撑，本文在最后提出了标准单元包低漏功耗设计方法，结合电路级的功耗优化技术，从而拓宽ASIC功耗优化空间。 关键字：低功耗，标准单元，ASIC设计 前言： 自1958年德克萨斯仪器公司制造出第一块集成电路以来，集成电路产业一直以惊人的速度发展着，到目前为止，集成电路基本遵循着摩尔定律发展，即集成度几乎每18个月翻一番。 随着制造工艺的发展，IC设计已经进入了纳米级时代：目前国际上能够投入大规模量产的最先进工艺为40nm，国内的工艺水平正将进入65nm；2009年，Intel酷睿i系列创纪录采用了领先的32nm 工艺，并且下一代22nm工艺正在研发中。但伴随电路特征尺寸的减小，电路功耗数值正呈指数上升，集成电路的发展遭遇了功耗瓶颈。功耗问题已经同面积和速度一样受到人们重视，成为衡量IC设计成功与否的重要指标之一。若在设计时不考虑功耗而功利地追求集成度的提高，则可能会使电路某些部分因功耗过大引起温度过高而导致系统工作不稳定或失效。如Intel的1.5GHz Pentium Ⅳ处理器，拥有的晶体管数量高达4200万只，功率接近95瓦，整机生产商不得不为其配上了特大号风扇来维持其正常工作。功耗的增大不仅将导致器件的可靠性降低、芯片的稳定性下降，同时也给芯片的散热和封装带来问题。因此，功耗已经成为阻碍集成电路进一步发展的难题之一，低功耗设计也已成为集成电路的关键设计技术之一。 一、电路功耗的组成 CMOS电路中有两种主要的功耗来源，动态功耗和静态功耗。其中，动态功耗包括负载电容的充放电功耗(交流开关功耗)和短路电流引起的功耗；静态功耗主要是由漏电流引起的功耗，如图1所示。
Nordic超低功耗蓝牙芯片nRF8001
Nordic超低功耗蓝牙芯片nRF8001 11月18日，2010年中国无线世界暨物联网大会在京正式举行，C114中国通信网为本届会议的独家战略合作媒体，进行现场全程直播报道。 主持人：下面有请来自Nordic Semiconductor ASA的Sebastien Mackaie-Blanchi先生做演讲，题目是《纽扣电池续航的蓝牙技术》。 Sebastien Mackaie-Blanchi：今天早晨大家听到了关于蓝牙技术的演进路线，下面我给大家更多地介绍一下蓝牙技术低功耗的特点，特别是在纽扣上面低功耗的技术。 今天我给大家介绍一下纽扣电池为什么需要蓝牙技术呢？在设计这样的设备的时候要有什么考虑呢？ 首先我们可以看到纽扣电池已经存在很多年了，比如像你的手表上也会用到纽扣电池，有一些体育运动设备，比如说测量仪表也会使用这个纽扣技术，现在蓝牙技术，特别是4.0的规范给我们提供了很多可能性。无论是什么样的规范我们都在看，而且蓝牙技术也是其中一个选择。蓝牙的低功耗技术将会更好地支持我们的纽扣电池，比如说一些玩具、体育用品以及其他的东西，可能使用的不仅仅是蓝牙技术。我们来看一看到底这个纽扣电池是什么样的呢？它有不同的类型，它们有时候容量很大，有时候容量很小。 请看一下我们的CR1216，它是25毫安，它的容量非常好，这是表标准使用的纽扣电池。大家可以看到，它的平均电流对寿命有着非常大的影响。其中一个非常重要的特征请大家记住，基于25毫安，如果使用这样的功耗的话，每天24小时运行，每周7天来运行，它可以用一年的时间，我们要保证它的平均电流要尽量地低，如果要使用一年的时间，你要保证它的电流要低于25毫安，而且它的峰值电流也是非常重要的，有的时候峰值电流可能是比较高的，如果峰值电流比较高的话，会影响电池的容量。如果它的峰值电流越高的话，它的电池寿命越短。大家在使用纽扣电池的时候，如果它的峰值电流低的话，也意味着它的功耗比较低。在温度不同的情况下使用，它的寿命也是不一样的。所以说在设计纽扣电池的时候我们要考虑两个重要的指标，一个是平均电流，一个是峰值电流。 我们有一个中心的设备，大家可以看到在中间，还有其他的一些外设设备，关键的是可以看到中间的设备它将会保证和传感器的连接，将这个设备连接的时候，中央的设备将会是连接的核心，因为中心的设备将会影响连接的参数，它会决定比如说和传感器多长时间交换一下数据，要和交换器交换多少数据。所以不仅要看传感器的问题，也取决于你的设备，它是不是使用屏幕或者是其他的功能，它的功耗肯定会有所不同。关键的要素在于，如果来看手机的话，它有应用在运行，它就会决定你的连接参数，它会确定出来多快的时间会影响你的功耗。蓝牙技术应该尽量少地使用电能，它们也可以增加包交换的时延，它并不是针对大流量的应用设计的。所以说纽扣电池并不是要以这样的应用，我们只是针对一些非常简单的应用，尽量频率要少的交换数据，比如一些远程的控制或者是其他的一些非常简单的设备。像耳机之类的，这些可能只能使用可充电电池而不能使用纽扣电池。如果从一个设备到另外一个设
数字集成电路低功耗分析
数字集成电路低功耗分析 摘要： 电子产品功耗的大小不仅限制了便携设备电池使用时间,也在一定程度上影响着设备性能。研究如何降低功耗己经成为所有IC设计者必须考虑的重要问题，对功耗的优化也是目前每个IC设计企业的必要环节。本文主要对数字集成电路功耗的优化方法进行了分析，分别从工艺级、电路级、版图级、门级、寄存器级、算法级和系统级分析了低功耗的优化方法。 关键词：低功耗；集成电路；优化 引言： 随着移动设备快速大量的增加和芯片处理速度的提高，芯片的功耗己成为集成电路设计者必须考虑的重要问题，于此同时对芯片的整体性能评估己经由原来的面积和速度变成了面积、时序、可测性和功耗的综合考虑，而且功耗所占的比重越来越大。 低功耗技术的研究背景： 集成电路是一个二十世纪发展起来的高技术产业，也是二十一世纪世界进入信息化社会的前提和基础。在1958年德克萨斯仪器公司生产出第一块集成电路，集成电路产业就一直保持着快速的发展速度，处在数字化和信息化时代的今天，数字集成电路的应用和改进显得尤为重要，从电子管到晶体管再到中小规模集成电路和超大规模集成电路，到现在市场上主流的专用集成电路(ASIC)，以及现处于快速发展的系统级芯片，数字集成电路始终朝着速度更快，集成度更高，
规模更大的方向不断发展。从目前状况来看，数字集成电路基本上仍然遵循摩尔定律来发展—集成度几乎每18个月增长一倍。但是随着芯片规模的不断扩大，功耗问题变得越来越突出，并且成为制约数字集成电路发展的重要因素。长期以来，面积最小化和处理的高速度是数字集成电路设计中最主要的问题。现在，因为新的IC技术工艺的使用和集成度越来越高，降低芯片功耗逐渐成为了非常重要的一个因素。在亚微米和深亚微米的技术中，由于能量消耗而产生的余热使电路中的某些功能受到了不同程度的影响。功耗的增加意味着电迁移率的增加。当芯片温度上达到一定的程度时，电路就无法正常工作，因此复杂系统的性能就会被严重的影响到，并且整个系统的可靠性将会降低，尤其对于要求具有长生命周期和高可靠性的电子产品来说，降低功耗是必然的选择。从产品市场需求来看，近年来依靠电池供电的数码产品的大量使用如便携电脑、移动通讯工具等，这些产品的功耗严重影响着用户的使用体验，为了使产品具有更长的使用时间，迫切需要降低产品功耗。目前，功耗的优化方法有很多种，也越来越具有针对性，但大体思路都是通过降低工作电压和工作频率、减少计算量等方法来实数字集成电路的功耗优化。数字集成电路低功耗优化的下一个研究方向是结合多个层次的功耗分析及优化方法。 数字集成电路低功耗优化方法： 低功耗设计技术大致可以分为两类：动态技术和静态技术。静态技术是指从系统构造、工作原理方面入手，降低系统功耗,如选用低功耗器件，采用异步电路体系设计等。而动态技术则是通过改变系统
数字集成电路物理设计阶段的低功耗技术
数字集成电路物理设计阶段的低功耗技术 张小花（200XXXXXXXX） 2011年六月 摘要:通过一个图像处理SoC的设计实例,着重讨论在物理设计阶段降低CMOS功耗的方法。该方法首先调整 PAD摆放位置、调整宏单元摆放位置、优化电源规划,得到一个低电压压降版图,间接降低CMOS功耗;接着,通过规划开关活动率文件与设置功耗优化指令,直接降低CMOS功耗。最终实验结果表明此方法使CMOS功耗降低了 10.92%。基于该设计流程的图像处理SoC已经通过ATE设备的测试,并且其功耗满足预期目标。 关键词: 集成电路; 物理设计; 电压降; 低功耗 Digital integrated circuit physical design phase of the low power technology luo jiang nan（2008102041） June, 2011 Abstract: through a image processing of SoC design examples, the paper discuss the physical design stage reduce power consumption method. CMOS This method firstly PAD put the position, adjusting adjustment macro unit put the position, optimizing power planning, get a low voltage pressure drop, reduce the power consumption of the CMOS indirect territory; Then, through the planning activities rate documents and set switch power optimization, reduce the power consumption of the CMOS setup instructions directly. Finally the experimental results show that the method that CMOS power consumption was reduced by 10.92%. Based on the design process of the image processing has been through the ATE the SoC test equipment, and its power consumption to meet expectations. Keywords: IC; physical design; voltage drop; low power consumption 1 引言 随着集成电路规模的扩大以及便携式和嵌入式应用需求的增长,低功耗数字集成电路设计技术日益受到重视,已成为集成电路设计的研究热点.通常低功耗设计技术包括三个方面:设计中的低功耗技术、封装的低功耗技术和运行管理的低功耗技术.其中设计中的低功耗技术包括前端设计阶段的 体系结构级低功耗技术、RTL级低功耗技术、门级低功耗技术和物理设计阶段的低功耗 技术.
MRS201低功耗霍尔元件
TMR 超低功耗全极磁开关 概述 是一款集成了隧道磁阻（TMR ）传感器和CMOS 技术，为高灵敏度、高速、低功耗、高精度应用而开发的全极磁开关。采用高精度推挽式半桥TMR 磁传感器和CMOS 集成电路，包括TMR 电压发生器、比较器、施密特触发器和CMOS 输出电路，能将变化的磁场信号转化为数字电压信号输出。通过内部电压稳压器来提供温度补偿电源，并允许宽的工作电压范围。以低电压工作、1微安级的供电电流、高响应频率、宽的工作温度范围、优越的抗外磁干扰特性成为众多低功耗、高性能应用的理想选择。采用两种封装形式：SOT23-3和TO-92S 。 功能框图 产品特性 ? 隧道磁电阻 (TMR) 技术 ? 1.5微安超低功耗 ? 高频率响应可达1kHz ? 全极磁开关 ? 高灵敏度，低开关点 ? 宽工作电压范围 ? 卓越的温度稳定性 ? 优越的抗外磁场性能 典型应用 ? 流量计，包括水表、气表和热量表 ? 接近开关 ? 速度检测 ? 线性及旋转位置检测 磁开关MRS201MRS201MRS201MRS201MRS201MRS201
管脚定义 TO-92S SOT23-3 极限参数 性能参数(V CC = 3.0V, T A = 25°C) 注：在以上测试中，电源和地之间需连接一个0.1μF的电容。
磁特性(V CC = 3.0V, T A = 25°C) 电压和温度特性 输出和磁场关系 注：上电时，在工作磁场为零时，输出信号为高电平。 磁场感应方向磁场强度
MRS201应用指南 封装尺寸 SOT23-3封装图： 平行于TMR 传感器敏感方向的磁场超过工作点门限︱B OPS ︱(︱B OPN ︱)时，输出低电平。当平行于TMR 传感器敏感方向的磁场低于释放点︱B RPS ︱(︱B RPN ︱)时，输出高电平。磁场工作点和释放点的差值就是传感器的回差B H 。 为了降低外部噪音，推荐在传感器电源和地之间增加一个滤波电容（靠近传感器）。如应用电路图所示，典型值为0.1μF 。 MRS201
PST72XX超低功耗高压500mA稳压芯片
PST72XX Series 0.5A Low Power LDO Features ●Low voltage drop:0.17V@100mA ●High input voltage:15V ●Low temperature coefficient ●Large Output Current:>0.5A ●Low Quiescent Current:1.0uA ●Output voltage accuracy:tolerance±2%●Built-in current limiter ●SOT89,SOT89-5,SOT23-3and SOT23-5 packages Applications ●Battery-powered equipment ●Hand-Hold Equipment ●GRS Receivers ●Wireless LAN General Description The PST72XX series is a group of positive voltage output,three-pin regulators,that provide a high current even when the input/output voltage differential is small.Low power consumption and high accuracy is achieved through CMOS and laser trimming technologies.The consists of a high-precision voltage reference,an error amplification circuit,and a current limited output driver.Transient response to load variations have improved in comparison to the existing series.SOT89,SOT89-5,SOT23-3 and SOT23-5packages are available. Selection Table Part No.Output Voltage Package Marking PST7218xx 1.8V SOT89 SOT89-5 SOT23 SOT23-5 SOT23-5B Refer to Marking rule 7228xx 2.8V 7230xx 3.0V 7233xx 3.3V 7236xx 3.6V 7240xx 4.0V 7245xx 4.5V 7250xx 5.0V Order Information PST72①②③④ Designator Symbol Description 1②Integer Output Voltage(1.8~5.0V) ③ P Package:SOT89 P5Package:SOT89-5 M Package:SOT23-3 M5Package:SOT23-5 M5B Package:SOT23-5B ④R RoHS/Pb Free G Halogen Free PST72XX PST PST PST PST PST PST PST
UM1550系列超低功耗LDO
超低功耗、低压差、小封装LDO 上海英联电子科技有限公司杨永华徐宁一、前言 传统的LDO功耗较大，静态工作电流在100uA左右。对于电池供电的设备，由于大部分时间处于休眠状态，MCU的工作电流仅为几微安，传统LDO的功耗显然不能满足设计要求。 上海英联电子采用低功耗的CMOS工艺，推出了UM1550、UM1560系列，8V静态工作电流仅为2.5uA（V IN=8V），输入电压范围很宽，1.8V～ 8V，输出电流可达250mA。1.8V的超低输入电压，250mV的低压差（I OUT=200mA）可最大限度的使用电池。该系列产品可用于电池供电和电源供电两种模式，为客户省去一个LDO，最小封装仅为DFN 1mmX1mm，降低成本、节省空间、延长电池的使用寿命。 二、UM1550、UM1560的重要参数 英联的UM1550、UM1560系列是超低静态工作电流的电压稳压器,可使用1μF以上的陶瓷电容器作为输出电容。输入电压范围：1.8V～8V，输出电压范围为1.2V～5V。 UM1550系列提供两种封装供客户选择，SOT23-3、SOT89-3、DFN 1X1、DFN 2X2，与市面同类型芯片兼容。UM1560系列带有使能管脚，封装为SOT23-5、DFN 1X1、DFN 2X2。其主要参数如表1所示： 表1 特性参数表 Symbol Parameter Test conditions Min Typ Max Unit V IN Input Voltage Range 1.8 8 V V OUT Output Voltage Range 1.2 5.0 V I Q Quiescent Current I OUT=0mA,V IN=8.0V 2.5 3.5 μA △V DO Dropout Voltage IOUT=200mA 250 330 mV V IH SHDN Input Hi gh Voltage VIN=1.8V to 8V 1.2 I SHDN SHDN Input Current SHDN=VIN or GND 1 μA I OUT Output C urrent 250 mA I LIIMT Current Limit R L=1Ω 280 360 500 mA 1、静态电流Iq 静态电流为输出电流与输如电流的差，LDO的效率与输入、输出电压和静态工作电流有关。效率可由以下公式算出： 效率=Vo×Io (Io+Iq)×Vin×100% 由公式可看出，当LDO处于轻负载情况下，静态电流就显得尤为重要，Iq值越小，效率越高。图1为UM1550、UM1560系列LDO在不同输入电压情况下的Iq值。
超低功耗电路的设计原则及设计分析
超低功耗电路的设计原则及设计分析 以手机为代表的电池供电电路的兴起,为便携式仪表开创了一个新的纪元。超低功耗电路系统(包括超低功耗的电源、单片机、放大器、液晶显示屏等)已经对电路设计人员形成了极大的诱惑。毫无疑问,超低功耗电路设计已经对低功耗电路提出了挑战,并将扩展成为电子电路中的一个重要应用领域。 虽然超低功耗设计仍然是在CMOS集成电路(IC)基础上发展起来的,但是因为用户众多,数千种专用或通用超低功耗IC不断涌现,使设计人员不再在传统的CMOS型IC上下功夫,转而选择新型超低功耗IC,致使近年来产生了多种超低功耗仪表。电池供电的水表、暖气表和煤气表近几年能够发展起来就是一个证明。目前,电池供电的单片机则是超低功耗IC的代表。 本文将对超低功耗电路设计原则进行分析,并就怎样设计成超低功耗的产品作一些论述,从而证明了这种电路在电路结构和性价比等方面对传统电路极具竞争力。 1 CMOS集成电路的功耗分析 无论是低功耗还是超低功耗IC,主要还是建立在CMOS电路基础上的。虽然超低功耗IC 对单元电路进行了新形式的设计,但作为功耗分析,仍然离不开CMOS电路基本原理。以74系列为代表的TTL集成电路,每门的平均功耗约为10mW;低功耗的TTL集成电路,每门平均功耗只有1mW。74系列高速CMOS电路,每门平均功耗约为10μW;而超低功耗CMOS 通用小规模IC,整片的静态平均功耗却可低于10μW。传统的单片机,休眠电流常在50μA～2mA范围内;而超低功耗的单片机休眠电流可达到1μA以下。 CMOS电路的动态功耗不仅取决于负载,而且就电路内部而言,功耗与电源电压、集成度、输出电平以及工作频率都有密切联系。因此设计超低功耗电路时不得不对全部元件的内外性质做仔细分析。 CHMOS或CMOS电路的功耗特性一般可以表示为: P=PD+PA
LD27L2-超低功耗运算放大器
LD27L2 双通道精密运算放大电路 1、概述 LD27L2是一款有极低失调电压、高输入阻抗、轨对轨的运算放大器电路。主要应用于各种需要使用精密运算放大器的领域，其特点如下： z极低的输入失调电压，典型条件下小于1mV； z超低功耗，静态工作电流小于3uA z宽电压工作范围，1.8V~6.0V z高输入阻抗，典型为1013Ω； z超低的失调点偏移 z单位增益带宽14KHz z封装形式：SOP8 2、功能框图与引脚说明 2. 1、功能框图
2. 2、引脚排列图 2. 3、引脚说明与结构原理图 序号管脚名功能描述 1 OUT1 运放1的输出端 2 IN1‐ 运放1的反向输入端 3 IN1+ 运放1的正向输入端 4 GND 电源地 5 IN2+ 运放2的正向输入端 6 IN2‐ 运放2的反向输入端 7 OUT2 运放2的输出端 8 VDD 电源输入端
3、电特性 3. 1、极限参数 参 数 名 称 符 号 额 定 值 单 位 最大电源电压 IVsmax 6 V 输入电压范围 V I GND-0.3~VDD V 差分输入电压 VDD-GND V 工作环境温度 T amb -40~+85 ℃ 贮存温度 T stg -55~+125 ℃ 3. 2、电特性（VDD=2.2~5V ，T A =25℃） 参 数 名 称 符 号 测 试 条 件规 范 值 单 位最小 典型最大 工作电压 V DD 1.8 - 6.0 V 静态工作电流 I DD - 0.8 3 uA 输入失调电压 V OS - 1 2 mV 输入失调温度系数 -40℃~+85℃ - 1.3 - uV/℃电源抑制 V PSRR - 85 90 dB 输入偏置电流 I B - 1 - pA 输入失调电流 I OS - 1 - pA 共模输入阻抗 Z CM - 1013- Ω 差模输入阻抗 Z DIFF - 1013- Ω 共模输入电压 V CMR GND-0.3- VDD+0.3 V 共模抑制比 CMRR VDD=5V 60 90 - dB 单位增益带宽 B I VI=10mV 14 KHz 输出短路电流 I SC VDD=2.2V - 3 - mA VDD=5V - 20 - mA
数字集成电路低功耗物理实现技术与UPF
数字集成电路低功耗物理实现技术与UPF 孙轶群sun.yiqun@https://www.sodocs.net/doc/805246062.html, 国民技术股份有限公司 Nationz Technologies Inc 摘要 本文从CMOS电路功耗原理入手，针对不同工艺尺寸下数字集成电路的低功耗物理实现方法进行描述，并着重描述了Synopsys UPF（Unified Power Format）对低功耗设计的描述方法。UPF是Synopsys公司提出的一种对芯片中电源域设计进行约束的文件格式。通过与UPF 格式匹配的Liberty文件，UPF约束文件可以被整套Galaxy物理实现平台的任何一个环节直接使用，并将设计者的电源设计约束传递给设计工具，由工具完成设计的实现工作，从而实现整套数字集成电路低功耗物理实现的流程。 1.0 概述 本文从数字集成电路低功耗设计原理下手，对设计中低功耗的实现技术进行描述，包括完成低功耗设计需要的库资料以及常用EDA工具对低功耗技术实现的方法。 2.0 CMOS电路的低功耗设计原理 CMOS电路功耗主要分3种，静态功耗主要与工艺以及电路结构相关，短路电流功耗主要与驱动电压、p-MOS和n-MOS同时打开时产生的最大电流、翻转频率以及上升、下降时间有关，开关电流功耗主要与负载电容、驱动电压、翻转频率有关。做低功耗设计，就必须从这些影响功耗的因素下手。 3.0 低功耗设计手段及Library需求 低功耗的设计手段较为复杂，但对于不同的设计，或者不同的工艺，实现的方法却各不相同。 3.1 0.18um及以上工艺 0.18um及以上工艺，在低功耗设计手段上较为有限，主要原因在于，静态功耗很小，基本不用关心。 动态功耗方面，主要的功耗来自于Switching Power，即与负载电容、电压以及工作中的信号翻转频率相关。 减小负载电容，就必须在设计上下功夫，减少电路规模。减少信号翻转频率，除了降低时钟频率外，只有在设计上考虑，能不翻转的信号就不翻转。至于电压，由于0.18um及以上工艺的阈值电压有一定的限制，因此，供电电压降低，势必影响工作频率。 一般说来，在0.18um工艺下设计电路，主要有以下几种对低功耗设计的考虑。 3.1.1 静态功耗可以忽略 根据现有项目经验可知，利用0.18um工艺Standard Cell设计出来的某芯片，数字逻辑加上Ram和Rom约40万门的电路，在完全静止的状态下，功耗约200uA左右（实测数据为400uA 左右，包括了50uA Flash，30uA的PHY，113uA的VR，其他模拟部分漏电不大，因此这里估算为200uA）。这样的功耗，我们是可以接受的。如果非要减少静态功耗，则可以参照90nm工艺的设计思路，专门设计高阈值电压的MOSFET，或者专门设计切断电源所需的元件，但由此带来设计的复杂性，对0.18um工艺的影响还是很大的。如果设计规模没有那么大，且可以满足应用，往往还是可以忽略这个结果的。 3.1.2 时钟门控减小不必要的动态功耗 在寄存器的电路设计中，时钟输入端都会有一个反向器负载，就算输入端不发生变化，时钟的变化也会造成该反向器的变化，由此产生动态功耗。因此在如果该寄存器输入在某种条件下等于输出（即输出保持）时，可以将时钟门控住，以减少无效的时钟翻转。 时钟门控的实现原理如下图所示：
常用低功耗设计
随着半导体工艺的飞速发展和芯片工作频率的提高，芯片的功耗迅速增加，而功耗增加又将导致芯片发热量的增大和可靠性的下降。因此，功耗已经成为深亚微米集成电路设计中的一个非常重要的考虑因素。为了使产品更具有竞争力，工业界对芯片设计的要求已从单纯的追求高性能、小面积，转换为对性能、面积、功耗的综合要求。微处理器作为数字系统的核心部件，其低功耗设计对降低整个系统的功耗具有非常重要的意义。 本文首先介绍了微处理器的功耗来源，重点介绍了常用的低功耗设计技术，并对今后低功耗微处理器设计的研究方向进行了展望。 1 微处理器的功耗来源 研究微处理器的低功耗设计技术，首先必须了解其功耗来源。高层次仿真得出的结论如图1所示。 从图1中可以看出，时钟单元(Clock)功耗最高，因为时钟单元有时钟发生器、时钟驱动、时钟树和钟控单元的时钟负载;数据通路(Datapath)是仅次于时钟单元的部分，其功耗主要来自运算单元、总线和寄存器堆。除了上述两部分，还有存储单元(Mem ory)，控制部分和输入/输出 (Control，I/O)。存储单元的功耗与容量相关。 如图2所示，C MOS电路功耗主要由3部分组成：电路电容充放电引起的动态功耗，结反偏时漏电流引起的功耗和短路电流引起的功耗。其中，动态功耗是最主要的，占了总功耗的90%以上，表达式如下： 式中：f为时钟频率，C1为节点电容，α为节点的翻转概率，Vdd为工作电压。
2 常用的低功耗设计技术 低功耗设计足一个复杂的综合性课题。就流程而言，包括功耗建模、评估以及优化等;就设计抽象层次而言，包括自系统级至版图级的所有抽象层次。同时，功耗优化与系统速度和面积等指标的优化密切相关，需要折中考虑。下面讨论常用的低功耗设计技术。 2.1 动态电压调节 由式(1)可知，动态功耗与工作电压的平方成正比，功耗将随着工作电压的降低以二次方的速度降低，因此降低工作电压是降低功耗的有力措施。但是，仅仅降低工作电压会导致传播延迟加大，执行时间变长。然而，系统负载是随时间变化的，因此并不需要微处理器所有时刻都保持高性能。动态电压调节DVS (Dynarnic Voltage Scaling)技术降低功耗的主要思路是根据芯片工作状态改变功耗管理模式，从而在保证性能的基础上降低功耗。在不同模式下，工作电压可以进行调整。为了精确地控制DVS，需要采用电压调度模块来实时改变工作电压，电压调度模块通过分析当前和过去状态下系统工作情况的不同来预测电路的工作负荷。 2.2 门控时钟和可变频率时钟 如图1所示，在微处理器中，很大一部分功耗来自时钟。时钟是惟一在所有时间都充放电的信号，而且很多情况下引起不必要的门的翻转，因此降低时钟的开关活动性将对降低整个系统的功耗产牛很大的影响。门控时钟包括门控逻辑模块时钟和门控寄存器时钟。门控逻辑模块时钟对时钟网络进行划分，如果在当前的时钟周期内，系统没有用到某些逻辑模块，则暂时切断这些模块的时钟信号，从而明显地降低开关功耗。图3为采用“与”门实现的时钟控制电路。门控寄存器时钟的原理是当寄存器保持数据时，关闭寄存器时钟，以降低功耗。然而，门控时钟易引起毛刺，必须对信号的时序加以严格限制，并对其进行仔细的时序验证。 另一种常用的时钟技术就是可变频率时钟。根据系统性能要求，配置适当的时钟频率，避免不必要的功耗。门控时钟实际上是可变频率时钟的一种极限情况(即只有零和最高频率两种值)，因此，可变频率时钟比门控时钟技术更加有效，但需要系统内嵌时钟产生模块PLL，增加了设计复杂度。去年Intel公司推出的采用先进动态功耗控制技术的Montecito处理器，就利用了变频时钟系统。该芯片内嵌一个高精度数字电流表，利用封装上的微小电压降计算总电流;通过内嵌的一个32位微处理器来调整主频，达到64级动态功耗调整的目的，大大降低了功耗。
聚洵低功耗运算放大器GS8551 GS8552 GS8554
描述： GS8551/GS8552/GS8554放大器是单/双/四电源，微功耗，零漂移CMOS运算放大器，这些放大器提供1.8MHz的带宽，轨至轨输入和输出以及1.8V至5.5V的单电源供电。 GS855X使用斩波稳定技术来提供非常低的失调电压（最大值小于5μV），并且在整个温度范围内漂移接近零。每个放大器的静态电源电流低至180μA，输入偏置电流极低，仅为20pA，因此该器件是低失调，低功耗和高阻抗应用的理想选择。 GS855X提供了出色的CMRR，而没有与传统的互补输入级相关的分频器。该设计为驱动模数转换器带来了卓越的性能 转换器（ADC），而不会降低差分线性度。 GS8551提供SOT23-5和SOP-8封装。 GS8552提供MSOP-8和SOP-8封装。GS8554 Quad具有绿色SOP-14和TSSOP-14封装。在所有电源电压下，-45oC至+ 125oC的扩展温度范围提供了额外的设计灵活性。 特点： + 1.8V?+ 5.5V单电源供电?嵌入式RF抗EMI滤波器 ?轨到轨输入/输出?小型封装： ?增益带宽乘积：1.8MHz（典型@ 25°C）GS8551采用SOT23-5和SOP-8封装?低输入偏置电流：20pA（典型值@ 25°C）GS8552采用MSOP-8和SOP-8封装?低失调电压：30μV（最大@ 25°C）GS8554采用SOP-14和TSSOP-14封装?静态电流：每个放大器180μA（典型值） ?工作温度：-45°C?+ 125°C ?零漂移：0.03μV / oC（典型值） 应用： 换能器应用 ?手持测试设备 ?温度测量 ?电池供电的仪器 ?电子秤
超低功耗控制电路及程序设计思路
浅谈低功耗控制电路和程序设计思路 一：首先了解芯片的内部功耗 芯片制作完整过程包括芯片设计、晶片制作、封装制作、成本测试等几个环节，其中晶片片制作过程尤为的复杂。首先是芯片设计，根据设计的需求，生成的"图样"开发一个手持设备，有一个设计重点问题是必须要重视和解决的。那就是在待机状态下如何做到最省电，即在待机状态下如何做到尽可能的低功耗，比如用芯唐科技的Cortex-M0内核的NUC100做手持电台的开发， 1、首先要了解的就是该芯片在深度休眠或睡眠模式下功耗是多少(即该模式下的工作电流时多大，注一般的芯片都是uA级别的)。 通过查看NUC100芯片资料(在每个芯片手册电气特性或DC电气特性一节会有说明)了解到该芯片的工作最大电流(体积小、低功耗、效率高、低闸极数、指令精简的处理器，8位机价格，32位机效能，C-语言，与Cortex-M3开发工具以及二进制程序代码兼容，便利的开发环境Keil?RVMDK和IAR EWARM,180uLL制程并运用ARM标准单元资源库，低闸极数的空间内，功耗低到85microwatts/MHz以下，NUC1xx系列包括：NUC100/ NUC120/NUC130/NUC140,NUC100Cortex?-M0内核系列最高可运行至50MHz外部时钟。)和深度休眠模式下的最低功耗(最低功耗有Ipwd1,Ipwd2,Ipwd3,Ipwd4,表示NUC100内部的模块工作需要外部提供四个VDD接口，计算功耗时要把他们累加起来，这里给出了每个VDD接口的休眠模式下最低功耗值，当然如果芯片可以关闭某个模块的对应的VDD,那就可以降低更多不必要的功耗了)
聚洵低功耗运算放大器GS8591 8592 8594
GS8591/GS8592/GS8594放大器是单/双/四电源，微功耗，零漂移CMOS运算放大器，这些放大器提供4.5MHz的带宽，轨至轨输入和输出以及1.8V至5.5V的单电源供电。 GS859X使用斩波稳定技术来提供非常低的失调电压（最大值小于50μV），并且在整个温度范围内漂移接近零。每个放大器550μA的低静态电源电流和20pA的极低输入偏置电流使这些器件成为低失调，低功耗和高阻抗应用的理想选择。 GS859X提供了出色的CMRR，而没有与传统的互补输入级相关的分频器。这种设计在驱动模数转换器（ADC）方面具有卓越的性能，而不会降低差分线性度。 GS8591提供SOT23-5和SOP-8封装。 GS8592提供MSOP-8和SOP-8封装。GS8594 Quad具有绿色SOP-14和TSSOP-14封装。在所有电源电压下，-45oC 至+ 125oC的扩展温度范围提供了额外的设计灵活性。 特性： + 1.8V?+ 5.5V单电源供电?嵌入式RF抗EMI滤波器 ?轨到轨输入/输出?小型封装： ?增益带宽乘积：4.5MHz（典型@ 25°C）GS8591采用SOT23-5和SOP-8封装?低输入偏置电流：20pA（典型值@ 25°C）GS8592采用MSOP-8和SOP-8封装 ?低失调电压：30μV（最大@ 25°C）GS8594采用SOP-14和TSSOP-14封装?静态电流：每个放大器550μA（典型值） ?工作温度：-45°C?+ 125°C ?零漂移：0.03μV / oC（典型值）
Features ?Single-Supply Operation from +1.8V ~ +5.5V ?Embedded RF Anti-EMI Filter ?Rail-to-Rail Input / Output ?Small Package: ?Gain-Bandwidth Product: 4.5MHz (Typ. @25°C) GS8591 Available in SOT23-5 and SOP-8 Packages ?Low Input Bias Current: 20pA (Typ. @25°C) GS8592 Available in MSOP-8 and SOP-8 Packages ?Low Offset Voltage: 30μV (Max. @25°C) GS8594 Available in SOP-14 and TSSOP-14 Packages ?Quiescent Current: 550μA per Amplifier (Typ.) ?Operating Temperature: -45°C ~ +125°C ?Zero Drift: 0.03μV/o C (Typ.) General Description The GS859X amplifier is single/dual/quad supply, micro-power, zero-drift CMOS operational amplifiers, the amplifiers offer bandwidth of 4.5MHz, rail-to-rail inputs and outputs, and single-supply operation from 1.8V to 5.5V. GS859X uses chopper stabilized technique to provide very low offset voltage (less than 50μV maximum) and near zero drift over temperature. Low quiescent supply current of 550μA per amplifier and very low input bias current of 20pA make the devices an ideal choice for low offset, low power consumption and high impedance applications. The GS859X offers excellent CMRR without the crossover associated with traditional complementary input stages. This design results in superior performance for driving analog-to-digital converters (ADCs) without degradation of differential linearity. The GS8591 is available in SOT23-5 and SOP-8 packages. And the GS8592 is available in MSOP-8 and SOP-8 packages. The GS8594 Quad is available in Green SOP-14 and TSSOP-14 packages. The extended temperature range of -45o C to +125o C over all supply voltages offers additional design flexibility. Applications ?Transducer Application ?Handheld Test Equipment ?Temperature Measurements ?Battery-Powered Instrumentation ?Electronics Scales Pin Configuration Figure 1. Pin Assignment Diagram