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cadence课程设计

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模拟CMOS集成电路课程设计学院:机械与电子工程学院

专业:电子科学与技术

班级:080631

姓名:刘颖华

学号:08063131

指导老师:蔡志民老师

2011.12

一、实验目的

1.熟悉candence软件的使用

2.了解运算放大器的基本原理

3.能够对带宽、增益等参数进行调节达到指标

二、设计任务及指标要求

基于CMOS 0.18um工艺,设计一个运算放大器电路。要求:

(1)能够实现对两路差分输入信号进行放大,并且以单端形式输出;

(2)在电路正常工作下,计算运放的功耗;

(3)负载电容为15pF,负载电阻为100k情况下,运算交流小信号增益>20Db,单位增益带宽>10M Hz,相位裕度>60度;

(4)完成电路前仿及版图后仿。

三、实验操作

打开终端,进入文件夹目录,输入icfb &启动软件,主要中间有个空格。

启动后出现下图:

(一)、运算放大器的原理图设计

1、创建库和视图单元

点击CIW窗口的file—new—library,由此可创建库,用来存放单元视图的文件夹,将库文件的路径设置在cadence目录下,Name栏输入库文件名last,右侧Technology File 栏中选择Attach to an existing teachfile,点击OK。

然后再点击file—new—cellview,创建一个单元视图,不同的单元视图存放不同的文

件夹,Library Name 选取为last,添加库名,点击OK,此时便会弹出Schematic Edit的空白窗口。

2、运算放大器原理图

图1

3.原理图的连接

3.1 元器件参数设置

PMOS P1 8u P2,P3,P4 16u

NMOS N1,N2 400n

R r 10k

VDD vdc 1.8v

负载电容:15pF

负载电阻:100k

差分输入端都加入900mv的直流电压,同相输入端加入1v的交流电压(在vdc的AC magnitude 栏设置)。

3.2 添加元件

在Schematic Edit的窗口中,选择Add—Instance窗口,点击Browse按钮,弹出Library Browser窗口。在Library一栏中选择gpdk180,Cell一栏中选pmos。 Cellview一栏选择symbol,都选好后就可以点击close,将Library Browser窗口关闭,此时Add Instance 窗口的Cell栏和View栏就会被填好。

nmos的添加方法同上。添加Source和Ground方法同上,在Library一栏中选analoglib,

Cell一栏选vcc,Cellview一栏选择symbol。添加Ground方法同上。

添加pin,点击Add—pin会出现Add pin窗口,在Pin Name栏中输入管脚名称,设置Direction为input,同理再添加一个output管脚。

连线,点击Add—Wire (Narrow),在需要连线处点击即可。

4.按照原理图连接图1所示,连接完成后检查并保存:点击Design—Check and Save,直到无错误。

图2

(二)、运算放大器电路的前仿

在原理图编辑窗口中点击Tool—Analog Environment,弹出Analog Design Environment。首先设置库的路径,点击Setup—Model libraries,然后点击Browse,将Section设为stat。

1.直流分析

在Analog Environment窗口下点击Analyses—》Choose选择分析类型,这里选中窗口中的dc,点击OK运行。在直流分析的过程中要不断改变元器件的参数,确保所有的mos管都工作早饱和区。

2.交流分析

方法同上,选择AC进行交流分析的设置,交流分析的频率范围为1K到1G。,可选择输出,输出选择allpub,器件电流选择all,点击OK,此时可以先将输出结果选中。

相关参数以及仿真结果如下。

图3

参数设置如上,然后计算功耗如图4:

图4

结果:放大器功耗为595 uw

PMOS与NMOS region数值都为2 ,所有MOS管都工作在饱和区

运算小信号增益如图5:

图5

运放交流小信号增益为24.6dB,大于20dB

增益带宽为11.2 MHZ大于10MHZ

相位裕度92.8度,大于60度.

(三)、版图设计

1.建库在进行版图设计之前,首先要建立库,以及单元视图。可以建立在原理图所在的库中,在创建库的时候选择Attach to existing techfile,工艺文件就选择gpdk180。

图6

2、调用单元版图,方法与原理图设计时调用期间的方法相同。会弹出Creat Instance窗口,此时选择View时选择layout,在窗口中进行器件宽长比的设置。同理调用nmos单元版图并设置宽长比。将各MOS管按原理图相连接选择器件,按Q键,在parameter下的Bodytie 一栏中选择Detached,就画出了沉衬底。创建pin脚

步骤:点击Create Pin,弹出Create Symbolic Pin窗口,依次创建Vcc!、gnd!等引脚

最终版图如图7 所示:

图7

3.最后点击菜单栏Verify-DRC,在DRC过程中肯定有错误,所以必须反复修改,最容易出现连线宽度过窄的问题必须注意.DRC结果如图8 :

图8

四、实验总结

本次试验中从原理图的绘制到版图DRC,试验简单,但是过程中依然出现一些问题,具体如下:

(1)画原理图时有许多快捷键不会使用,导致浪费很多时间。

解决:i 是添加instance (instance)

f 是合适的显示所有内容(fit)

m 是移动(move)

w 是连线(wire)

p 添加引脚(pin)

s 是保存(save)

x 是检查并保存,这个经常使用,它会检查一些简单的连线错误。

鼠标上的前后滚轮是放大、缩小

e 进入symbol的内部电路

Ctrl+e 从symbol内部电路中退回

[ 是缩小

] 是放大

按住shift拖动是复制添加

Delete 是删除

r 是90度旋转

r 后再按F3 可以选择左右翻转或者上下翻转

方向键当然可以上下左右移动

Esc 这个很重要,是退出当前快捷方式,要经常使用。

(2)在计算功耗、增益和相位是计算中对操作够熟悉,导致计算的点错或者选错测试点。

解决:经过这几天的实验,多次使用,在使用过程中掌握软件的使用方法,以及对电路结构有更深刻的理解。

(3)画版图时遇到线宽错误。

解决:注意线宽必须大于0.3um ,在版图连接过程要时刻注意线宽,确保DRC时不报错。

(4)版图布线出现交叉

解决:版图布线出现交叉时要用不同材料,走线不要用多晶硅.同样多晶硅连线尽可能短。

(5)版图不同材料之间不能直接连接

解决:版图不同材料之间连接要打孔,同时要注意打双孔。

最后感谢在本次实验过程中同学的帮助及蔡志民老师的指导。

在Allegro 中进行SI 仿真

第一章在Allegro 中准备好进行SI 仿真的PCB 板图 1)在Cadence 中进行SI 分析可以通过几种方式得到结果: * Allegro 的PCB 画板界面,通过处理可以直接得到结果,或者直接以*.brd 存盘。 * 使用Specctre Quest 打开*.brd,进行必要设置,通过处理直接得到结果。这实际与上述方式类似,只不过是两个独立的模块,真正的仿真软件是下面的SigXplore 程序。 * 直接打开SigXplore 建立拓扑进行仿真。 2)从PowerPCB 转换到Allegro 格式 在PowerPCb 中对已经完成的PCB 板,作如下操作: 在文件菜单,选择Export 操作,出现File Export 窗口,选择ASCII 格式*.asc 文件格式,并指定文件名称和路径(图1.1)。 图1.1 在PowerPCB 中输出通用ASC 格式文件

图1.2 PowerPCB 导出格式设置窗口 点击图1.1 的保存按钮后出现图1.2 ASCII 输出定制窗口,在该窗口中,点击“Select All”项、在Expand Attributes 中选中Parts 和Nets 两项,尤其注意在Format 窗口只能选择PowerPCB V3.0 以下版本格式,否则Allegro 不能正确导入。 3)在Allegro 中导入*.ascPCB 板图 在文件菜单,选择Import 操作,出现一个下拉菜单,在下拉菜单中选择PADS 项,出现PADS IN 设置窗口(图1.3),在该窗口中需要设置3 个必要参数: 图1.3 转换阿三次文件参数设置窗口 i. 在的一栏那填入源asc 文件的目录 ii. 在第二栏指定转换必须的pads_in.ini 文件所在目录(也可将此文件拷入工作目录中,此例) iii. 指定转换后的文件存放目录 然后运行“Run”,将在指定的目录中生成转换成功的.brd 文件。 注:pads_in.ini 所在目录路:.Psd_14.2ToolsPCBbin 中。 4)在Allegro 文件菜单中使用打开功能将转换好的PCB 板调入Allegro 中。第二章转换IBIS 库到dml 格式并加载

cadence入门教程_修改版

Introduction to Cadence Customer IC Design Environment 熊三星徐太龙编写 安徽大学电子信息工程学院微电子学系

目录 1. Linux 常用命令 (3) 2. 软件的启动 (5) 3. 建立工程 (7) 4. 画原理图 (9) 5. 原理图仿真 (17) 6. 生成symbol (25) 7. 版图 (30) 8. DRC检查 (50) 9. LVS检查 (54) 10. PEX参数提取 (58) 11. 后仿真 (61)

1.Linux 常用命令 目前,电子设计自动化(Electronic Design Automation, EDA)工具多数都基于Linux操作系统,因此在学习使用EDA之前,有必要掌握一些Linux操作系统的基本命令。 1.mkdir mkdir命令让用户在有写权限的文件夹(目录)下建立一个或多个文件夹(目录)。其基本格式如下: mkdir dirname1 dirname2 ... (dirname 为文件夹或者目录的名字) 2.cd cd命令让用户进入一个有权限的文件夹(目录)。其基本格式如下: cd Filename (Filename为文件夹或者目录的名字) cd .. (.. 表示上一层文件夹或者目录) 3.ls ls命令用以显示一个文件夹(目录)中包含的文件夹(目录)或者文件。其基本格式如下: ls Filename (Filename为文件夹或者目录的名字) 如果ls命令后没有跟文件夹(目录)名字,显示当前文件夹(目录)的内容。 ls 命令可以带一些参数,给予用户更多相关的信息: -a : 在UNIX/Linux中若一个文件夹(目录)或文件名字的第一个字元为"." ,该文件为隐藏文件,使用ls 将不会显示出这个文件夹(目录)或文件的名字。如cshell 的初始化文件.cshrc,如果我们要察看这类文件,则必须加上参数-a。格式如下:ls –a Filename -l : 这个参数代表使用ls 的长(long)格式,可以显示更多的信息,如文件存取权,文件拥有者(owner),文件大小,文件更新日期,或者文件链接到的文件、文件夹。 4.cp cp命令用于文件夹(目录)或文件的复制。其基本格式如下: cp source target 将名为source的文件复制一份为名为target的文件。如果target 文件不存在,则产生文件名为target 的文件,如果target 文件存在,缺省时自动覆盖该文件。 cp file1 file2…dir 将文件file1 file2 ... 都以相同的文件名复制一份放到目录dir 里面。

OrCAD Capture CIS Cadence原理图绘制

OrCADCaptureCIS(Cadence原理图绘制) 1,打开软件........................................ 2,设置标题栏..................................... 3,创建工程文件................................... 4,设置颜色........................................ 2.制作原理库.......................................... 1,创建元件库...................................... 2,修改元件库位置,新建原理图封库................. 3,原理封装库的操作............................... 3.绘制原理图.......................................... 1.加入元件库,放置元件............................ 2.原理图的操作.................................... 3.browse命令的使用技巧 ........................... 4.元件的替换与更新................................ 4.导出网表............................................ 1.原理图器件序号修改.............................. 2.原理图规则检查.................................. 3.显示DRC错误信息................................ 4.创建网表........................................ 5.生成元件清单(.BOM)..................................

FPGA学习心得

回想起自己学FPGA,已经有一段时间了,从开始的茫然,到后来的疯狂看书,设计开发板,调电路,练习各种FPGA实例,到最后能独立完成项目,一路走来,感受颇多,拿出来和大家分享,顺便介绍下自己的一点经验所得,希望对初学者有所帮助。 废话不说了,下面进入正题,学习FPGA我主要经历了这么几个阶段: ①、Verilog语言的学习,熟悉Verilog语言的各种语法。 ②、FPGA的学习,熟悉QuartusII软件的各种功能,各种逻辑算法设计,接口模块(RS232,LCD,VGA,SPI,I2c等)的设计,时序分析,硬件优化等,自己开始设计简单的FPGA 板子。 ③、NiosII的学习,熟悉NiosII的开发流程,熟悉开发软件(SOPC,NiosII IDE),了解NiosII 的基本结构,设计NiosII开发板,编写NiosII C语言程序,调试板子各模块功能。先来说说第一个阶段,现在主要的硬件描述语言有VHDL,Verilog两种,在本科时老师一般教VHDL,不过现在 Verilog用的人越来越多,其更容易上手(与C语言语法比较类似),也更灵活,现在的IC设计基本都用Verilog。像systemC,systemVerilog之类的应该还在萌芽阶段,以后可能会有较大发展。鉴于以上原因我选择了Verilog作为我学习的硬件描述语言。 其实有C语言的基础,学起Verilog的语言很简单,关键要有并行的概念,所有的module,assign,always都是并行的,这一点与软件语言有明显不同。这里推荐几本评价比较好的学习Verilog的书籍: ①、《verilog 数字系统设计教程》,这本书对于入门是一本很好的书,通俗易懂,让人很快上手,它里面的例子也不错。但本书对于资源优化方面的编程没有多少涉及到。 ②、《设计与验证Verilog HDL》,这本书虽然比较薄,但是相当精辟,讲解的也很深入,很多概念看了这本书有种豁然开朗的感觉,呵呵。 学习Verilog其实不用看很多书,基本的语法部分大家都一样,关键是要自己会灵活应用,多做练习。 Verilog语言学了一段时间,感觉自己可以编点东西,希望自己编的程序在板子上运行看看结果,下面就介绍我学习的第二个阶段。 刚开始我拿了实验室一块CPLD的开发板做练习,熟悉QuartusII的各种功能,比如IP的调用,各种约束设置,时序分析,Logiclock设计方法等,不过做到后面发现CPLD 的资源不太够(没有内嵌的RAM、不能用SignalTapII,LE太少等),而实验室没有FPGA开发板,所以就萌生了自己做FPGA开发板的意图,刚好Cadence我也学的差不多了,就花了几天时间主要研究了FPGA配置电路的设计,在板子上做了Jtag和AS下载口,在做了几个用户按键和LED,其他的口全部引出作为IO口,电路比较简单,板子焊好后一调就通了(心里那个爽啊...)。我选的FPGA是cycloneII系列的EP2C5,资源比以前的FPGA多了好几倍,还有PLL,内嵌的RAM,可以试试SignalTapII,用内嵌的逻辑分析仪测试引脚波形,对于FPGA的调试,逻辑分析仪是至关重要的。利用这块板子我完成了项目中的几个主要功能:RS232通信,指令译码,配置DDS,AD数据高速缓存,电子开关状态设置等,在实践中学习起来真的比平时快很多,用到什么学什么动力更大。这个时候我主要看的数据有这几本感觉比较好: ①、《Altera FPGA/CPLD 设计(基础篇)》:讲解一些基本的FPGA设计技术,以及QuartusII中各个工具的用法(IP,RTL,SignalProbe,SignalTapII,Timing Closure Floorplan,chip Editor等),对于入门非常好。 ②、《Altera FPGA/CPLD 设计(高级篇)》:讲解了一些高级工具的应用,LogicLock,时序约束很分析,设计优化,也讲述了一些硬件编程的思想,作为提高用。

cadence仿真步骤(精)

CDNLive! Paper – Signal Integrity (SI for Dual Data Rate (DDR Interface Prithi Ramakrishnan iDEN Subscriber Group Plantation, Fl Presented at Introduction The need for Signal Integrity (SI analysis for printed circuit board (PCB design has become essential to ensure first time success of high-speed, high-density digital designs. This paper will cover the usage of Cadence’s Allegro PCB SI tool for the design of a dual data rate (DDR memory interface in one of Motorola’s products. Specifically, this paper will describe the following key phases of the high-speed design process: Design set-up Pre-route SI analysis Constraint-driven routing Post-route SI analysis DDR interfaces, being source synchronous in nature, feature skew as the fundamental parameter to manage in order to meet setup and hold timing margins. A brief overview of source synchronous signaling and its challenges is also presented to provide context. Project Background This paper is based on the design of a DDR interface in an iDEN Subscriber Group phone that uses the mobile Linux Java platform. The phone is currently in the final stages of system and factory testing, and is due to be released in the market at the end of August 2007 for Nextel international customers. The phone has a dual-core custom processor with an application processor (ARM 11 and a baseband processor (StarCore running at 400MHz and 208MHz respectively. The processor has a NAND and DDR controller, both supporting 16-bit interfaces. The memory device used is a multi-chip package (MCP with stacked NAND (512Mb and DDR (512Mb parts. The NAND device is run at 22MHz and the DDR at 133MHz. The interface had to be supported over several memory vendors, and consequently had to account for the difference in timing margins, input capacitances, and buffer drive strengths between different dies and packages. As customer preference for smaller and thinner phones grows, the design and placement of critical components and modules has become more challenging. In addition to incorporating various sections such as Radio Frequency (RF, Power Management, DC, Audio, Digital ICs, and sub-circuits of these modules, design engineers must simultaneously satisfy the rigid placement requirements for components such as speakers, antennas, displays, and cameras. As such, there are

Cadence_SPB16.3入门教程——元器件布局 .doc

Cadence_SPB16.3入门教程——元器件布局 2012-03-07 13:50:28| 分类:cadence | 标签: |字号大中小订阅 在摆放元件的时候可以与OrCAD Capture交互来完成。在OrCAD Capture中打开原理图,选择菜单 Options->Perferences,如图3.11所示。 图3.11 OrCAD Capture交互 弹出Preferences对话框,如图3.12所示。 图3.12 Preferences 对话框 点击Miscellaneous标签,将Enable Intertool Communication复选框选中。点击确定关闭对话框。 之后在allegro中打开Placement 对话框的状态下,首先在原理图中点击需要放置的元件使之处于选中状态下,然后切换到allegro中,把鼠标移到作图区域内,就会发现该元件跟随着鼠标一起移动了,在想要放置的位置单击鼠标左键即可将该元件放置在PCB中,cadence的这个交互功能非常的好用,不仅在布局的时候可以这样,在布线仿真的时候都能使用该功能来提高效率。 PCB布局是一个很重要很细心的工作,直接影响到电路信号的质量。布局也是一个反复调整的过 程。一般高速PCB布局可以考虑以下几点: ·CPU或者关键的IC应尽量放在PCB的中间,以便有足够的空间从CPU引线出来。

·CPU与内存之间的走线一般都要做等长匹配,所以内存芯片的放置要考虑走线长度也要考虑间隔是 否够绕线。 ·CPU的时钟芯片应尽量靠近CPU,并且要远离其它敏感的信号。 ·CPU的复位电路应尽量远离时钟信号以及其它的高速信号。 ·去耦电容应尽量靠近CPU电源的引脚,并且放置在CPU芯片的反面。 ·电源部分应放在板子的四周,并且要远离一些高速敏感的信号。 ·接插件应放置在板子的边上,发热大的元器件应放在置在通风条件好的位置,如机箱风扇的方向。 ·一些测试点以及用来选择的元件应放在顶层,方便调试。 ·同一功能模块的元件应尽量放在同一区域内。 在布局的过程中,如果某一元件的位置暂时固定了,可以将其锁住,防止不小心移动以提高效率。Allegro提供了这个功能。点击工具栏的图标按钮,然后点击一下元件,右键选择Done,然后该元件就 再也无法选中了,如果要对已经锁定的元件解锁,可以点击工具栏的图标按钮,然后点击右键Done。 也可以点击该按钮后在PCB画图区域点击右键,选择Unfix All选项来解锁所有的元件。 摆放元件的时候,如果需要将元件放置在对面那一层,可以选中元件后单击右键选择菜单Mirror这时 候该元件就被放置到相反的那一层。 在完成元件的布局后,还要重新画板框以及禁止布线层与禁止摆放层。可以参考上面的画板框方法来 完成这些工作,这里就不重复了。

Cadence原理图绘制流程

第一章设计流程 传统的硬件系统设计流程如图1-1所示,由于系统速率较低,整个系统基本工作在集中参数模型下,因此各个设计阶段之间的影响很小。设计人员只需要了解本阶段的基本知识及设计方法即可。但是随着工艺水平的不断提高,系统速率快速的提升,系统的实际行为和理想模型之间的差距越来越大,各设计阶段之间的影响也越来越显著。为了保证设计的正确性,设计流程也因此有所变动,如图1-2所示,主要体现在增加了系统的前仿真和后仿真。通过两次仿真的结果来预测系统在分布参数的情况下是否能够工作正常,减少失败的可能性。 细化并调整以上原理图设计阶段的流 程,并结合我们的实际情况,原理图设计 阶段应该包括如下几个过程: 1、 阅读相关资料和器件手册 在这个阶段应该阅读的资料包括,系统的详细设计、数据流分析、各器件手册、器件成本等。 2、 选择器件并开始建库 在这个阶段应该基本完成从主器件到各种辅助器件的选择工作,并根据选择结果申请建库。 3、 确认器件资料并完成详细设计框图 为保证器件的选择符合系统的要求,在这一阶段需要完成各部分电路具体连接方式的设计框图,同时再次确认器件的相关参数符合系统的要求,并能够和其他器件正确配合。 4、 编写相关文档 这些文档可以包括:器件选择原因、可替换器件列表、器件间的连接框图、相关设计的来源(参考设计、曾验证过的设计等),参数选择说明,高速连接线及其它信息说明。 5、 完成EPLD 内部逻辑设计,并充分考虑可扩展性。

在编写相关文档的的同时需要完成EPLD内部逻辑的设计,确定器件容量及连接方式可行。 6、使用Concept-HDL绘制原理图 7、检查原理图及相关文档确保其一致性。 以上流程中并未包括前仿真的相关内容,在设计中可以根据实际情况,有选择的对部分重要连线作相关仿真,也可以根据I/O的阻抗,上升下降沿变化规律等信息简单分析判断。此流程中的各部分具体要求、注意事项、相关经验和技巧有待进一步完善。

Allegro学习笔记之2——覆铜

Allegro学习笔记之2——覆铜 所谓覆铜,就是将PCB上闲置的空间作为基准面,然后用固体铜填充,这些铜区又称为灌铜。 敷铜的意义: 1)减小地线阻抗,提高抗干扰能力; 2)降低压降,提高电源效率; 3)与地线相连,还可以减小环路面积。 4)也出于让PCB 焊接时尽可能不变形的目的,大部分PCB 生产厂家也会要求PCB 设计者在PCB 的空旷区域填充铜皮或者网格状的地线。 不过敷铜如果处理的不当,那将得不赏失 这是一个实测的案例,测量结果是利用EMSCAN 电磁干扰扫描系统(https://www.sodocs.net/doc/8311018995.html, )获得的,EMSCAN 能使我们实时看清电磁场的分布。 在一块多层PCB 上,工程师把PCB 的周围敷上了一圈铜,如图1 所示。在这个敷铜的处理上,工程师仅在铜皮的开始部分放置了几个过孔,把这个铜皮连接到了地层上,其他地方没有打过孔。

在高频情况下,印刷电路板上的布线的分布电容会起作用,当长度大于噪声频率相应波长的1/20 时,就会产生天线效应,噪声就会通过布线向外发射。 从上面这个实际测量的结果来看,PCB 上存在一个22.894MHz 的干扰源,而敷设的铜皮对这个信号很敏感,作为“接收天线”接收到了这个信号,同时,该铜皮又作为“发射天线”向外部发射很强的电磁干扰信号。我们知道,频率与波长的关系为f=C/λ。 式中f 为频率,单位为Hz,λ为波长,单位为m,C 为光速,等于3×108 米/秒 对于22.894MHz 的信号,其波长λ为:3×108/22.894M=13 米。λ/20为65cm。 本PCB 的敷铜太长,超过了65cm,从而导致产生天线效应。 目前,我们的PCB 中,普遍采用了上升沿小于1ns 的芯片。假设芯片的上升沿为1ns,其产生的电磁干扰的频率会高达fknee = 0.5/Tr =500MHz。 对于500MHz 的信号,其波长为60cm,λ/20=3cm。 也就是说,PCB上3cm 长的布线,就可能形成“天线”。所以,在高频电路中,千万不要认为,把地线的某个地方接了地,这就是“地线”。一定要以小于λ/20 的间距,在布线上打过孔,与多层板的地平面“良好接地”。 注意问题: 那么我们在敷铜中,为了让敷铜达到我们预期的效果,那么敷铜方面需要注意那些问题: ?如果PCB的地较多,有SGND、AGND、GND,等等,就要根据PCB板面位置的不同,分别以最主要的“地”作为基准参考来独立覆铜,数字地和模拟地分开来敷铜自不多言,同时在覆铜之前,首先加粗相应的电源连线:5. 0V、3.3V等等,这样一来,就形成了多个不同形状的多变形结构。 ?对不同地的单点连接,做法是通过0欧电阻或者磁珠或者电感连接; ?晶振附近的覆铜,电路中的晶振为一高频发射源,做法是在环绕晶振敷铜,然后将晶振的外壳另行接地。 ?孤岛(死区)问题,如果觉得很大,那就定义个地过孔添加进去也费不了多大的事。 ?在开始布线时,应对地线一视同仁,走线的时候就应该把地线走好,不能依*于覆铜后通过添加过孔来消除为连接的地引脚,这样的效果很不好。 ?在板子上最好不要有尖的角出现(<=180度),因为从电磁学的角度来讲,这就构成的一个发射天线!对于其他总会有一影响的只不过是大还是小而已,我建议使用圆弧的边沿线。

CADENCE 仿真流程

第一章进行SI仿真的PCB板图的准备 仿真前的准备工作主要包括以下几点: 1、仿真板的准备 ●原理图设计; ●PCB封装设计; ●PCB板外型边框(Outline)设计,PCB板禁止布线区划分(Keepouts); ●输出网表(如果是用CADENCE的Concept HDL设计的原理图,可将网表直接Expot 到BRD文件中;如果是用PowerPCB设计的板图,转换到allegro中的板图,其操作见附录一的说明); ●器件预布局(Placement):将其中的关键器件进行合理的预布局,主要涉及相对距离、抗干扰、散热、高频电路与低频电路、数字电路与模拟电路等方面; ●PCB板布线分区(Rooms):主要用来区分高频电路与低频电路、数字电路与模拟电路以及相对独立的电路。元器件的布局以及电源和地线的处理将直接影响到电路性能和电磁兼容性能; 2、器件模型的准备 ●收集器件的IBIS模型(网上下载、向代理申请、修改同类型器件的IBIS模型等) ●收集器件的关键参数,如Tco、Tsetup、Tholdup等及系统有关的时间参数Tclock、Tskew、Tjitter ●对IBIS模型进行整理、检查、纠错和验证。 3、确定需要仿真的电路部分,一般包括频率较高,负载较多,拓扑结构比较复杂(点到多点、多点到多点),时钟电路等关键信号线 第二章IBIS模型的转化和加载 CADENCE中的信号完整性仿真是建立在IBIS模型的基础上的,但又不是直接应用IBIS 模型,CADECE的软件自带一个将IBIS模型转换为自己可用的DML(Device Model Library)模型的功能模块,本章主要就IBIS模型的转换及加载进行讲解。 1、IBIS模型到DML模型的转换 在Allegro窗口中选择Analyse\SI/EMI SIM\Library,打开“signal analyze library browser”窗口,在该窗口的右下方点击“Translate →”按钮,在出现的下拉菜单中选择“ibis2signois”项,出现“Select IBIS Source File”窗口(图1),选择想要进行转换的源IBIS文件,按下“打开”按钮,出现转换后文件名及路径设置窗口(缺省设置为和源IBIS文件同名并同路径放置,但此处文件名后缀为dml),设置后按下“保存”按钮,出现保存确定窗口(图2),点击OK按钮即可,随后会出现一个“messages”窗口,该窗口中的报告文件说明在模型转换过程中出现的问题,对其中的“warning”可不用在意,但如果出现“error”则必须进行

CADENCE快捷键归纳

cadence 快捷键总结 Cadence版图布局软件Virtuso Layout Editor快捷键归纳(也就是Virtuso中说的Bind key) 写在前面:以下我所归纳的快捷键是我在版图培训时通过阅读Cadence帮助文件和菜单命令一个个试出来的,有些我只知道作用而暂时想不到相应的中文翻译。还有一些快捷键帮助文件中有,但我试了没用,可能是要在Unix下吧^_^。希望对学版图设计的有所帮助吧。有不妥的地方还请多多指教啊。 首先介绍下鼠标、键盘操作吧: 1)单击左键选中一个图形(如果是两个图形交叠的话,单击左键选中其中一个图形,在单击选中另一个图形) 2)用左键框选,选中一片图形,某个图形要被完全包围才会被选中。 3)中键单击调出常用菜单命令(很少用,要点两下,麻烦。我们有快捷键的嘛) 4)右键点击拖放用来放大。放大后经常配合F键使用,恢复到全部显示。配合Tab键使用,平移视图。右键还有“Strokes”,就是点住右键画些图线,就能实现调用某些命令。 5)Shift+左键加选图形,Ctrl+左键减选图形。(Cadence菜单中大写表示+按shift,Ctrl 写成^) 6)F1 显示帮助窗口。 7)F2 保存。 7)F3 这个快捷键很有用,是控制在选取相应工具后是否显示相应属性对话框的。比如在选取Path工具后,想控制Path的走向,可以按F3调出对话框进行设置。 8)F4 英文是Toggle Partial Select,就是用来控制是否可以部分选择一个图形。 9)F5 打开。 F6,F7帮助上有,但我试过,没反应-_-!!! 10)F8 Guided Path Create 切换至L90XYFirst。 11)F9 是Filter Size 我不知道怎么用。 12)Ctrl+A 全选。这个和windows下是一样的。 13)Shift+B Return。这个牵扯到“Hierarchy”。我翻译成“层次”。这个命令就是层次升一级,升到上一级视图。

cadence入门教程

本文介绍cadence软件的入门学习,原理图的创建、仿真,画版图和后仿真等一全套过程,本教程适合与初学着,讲到尽量的详细和简单,按照给出的步骤可以完全的从头到尾走一遍,本教程一最简单的反相器为例。 打开终端,进入文件夹目录,输入icfb&启动软件,主要中间有个空格。 启动后出现下图: 点击Tools的Library Manager,出现如下: 上面显示的是文件管理窗口,可以看到文件存放的结构,其中Library就是文件夹,Cell就是一个单元,View就是Cell的不同表现形式,比如一个mos管是一个Cell,但是mos管有原理图模型,有版图模型,有hspice参数模型,有spectre参数模型等,这就列举了Cell的4个View。他们之间是树状的关系,即,Library里面有多个Cell,一个Cell里面有多个View。应该保持一个好习惯就是每个工程都应该建立一个Library,Cell和View之间的管理将在后面介绍。

现在建立工程,新建一个Library,如下左图,出现的对话框如下有图: 在上右图中选择合适的目录,并敲入名字,这里取的是inv,这就是新建的文件夹的名字,以后的各种文件都在这个文件夹下。OK后出现下面对话框 这个对话框是选择是否链接techfile,如果只是原理图仿真而不用画版图,就选择Dont need a techfile,这里我们要画版图,而且有工艺库,选择Attach to an existing techfile,OK 后出现下面对话框:

在technology Library选择tsmc18rf,我们使用的是这个工艺库。Inv的文件夹就建好了,在Library Manager就有它了,如下图: 文件夹建好了后,我们要建立原理图,在inv的Library里面新建Cell如下:

Cadence 原理图库设计

Cadence原理图库设计 一.工具及库文件目录结构 Cadence提供Part Developer库开发工具供大家建原理图库使用。 Cadence 的元件库必具备如下文件目录结构为: Library----------cell----------view(包括Sym_1,Entity,Chips,Part-table) Sym_1:存放元件符号 Entity:存放元件端口的高层语言描述 Chips:存放元件的物理封装说明和属性 Part-table:存放元件的附加属性,用于构造企业特定部件 我们可以通过定义或修改上述几个文件的内容来创建和修改一个元件库,但通过以下几个步骤来创建元件库则更直观可靠一些。 二.定义逻辑管脚 在打开或新建的Project Manager中,如图示,打开Part Developer。 然后出现如下画面, 点击Create New,下图新菜单中提示大家选择库路径,新建库元件名称及器件类型。

点击ok后,Part Developer首先让大家输入元件的逻辑管脚。一个原理图符号可以有标量管脚和矢量管脚。 标量管脚在符号中有确定位置,便于检查信号与管脚的对应,但矢量管脚却可使原理图更简洁,适用于多位 总线管脚。 点击上图中的Edit,编辑器会让我们对首或尾带有数字的字符串的多种输入方式(A1; 1A; 1A1)进行选择,一但选定,编辑器即可对同时具有数字和字母的管脚输入进行矢量或标量界定。 管脚名首尾均不带数字的字符串如A; A1A则自动被识别为标量管脚。 按照元件手册决定管脚名称及逻辑方向,选择是否为低电平有效,点击ADD即可加入新的管脚。 (注:不论是标量或矢量管脚,均可采用集体输入,如在Pin Names栏可输入A1-A8, 1C-16C)

CADENCE16.3学习心得

CADENCE16.3 学习心得 1原理图 1.1图纸模版的设定 1.1.1标题栏的新建 1.新建一个LIBRARY,从已有设计SCH的design cache把tittle block拷贝到新建的库中, 打开编辑 2.需要插入公式LOGO时可以在库的编辑环境下Place Picture,在指定位置插入LOGO, 将做好的库保存在指定无中文字符的路径下。要使用这个标题栏模版时,在如下图 所示的Library Name栏指定库路径和库名,在Title Block 栏中选择新建的标题名称 1.1.2图纸大小的设定 在Page Size栏中设定图纸的默认大小,一般默认设置A3纸张大小。 以上设置好后便可以新建工程文件,需要注意的是图纸模版的设定对当前的项目是无效的,只对新建的项目有效

1.2原理图页面建立 对于有一定规模的设计一般采用多页设计的原则,按照功能模块进行分页设计,在原理图根目录下放置,系统框图(System:System Block Diagram),原理图修改记录页(Memo:Hardware Modify Record),多页层次连接关系(System:System Symbol)、电源(POWER),其余原理图按照功能模块建立对应的文件夹,如时钟电路放在CLOCK文件夹下,多层原理图设计文件夹和文件需增加编号确定页面显示顺序,如下图所示: 1.3元件添加和放置 点选PLACE PART后,首先在Libraries栏中选择对应元件的库,然后在Part List栏中选择对应的元件,添加到原理图页面中。 1.4连线和端口的添加 点选PLACE WIRE添加普通走线,点选PLACE BUS增加总线走线,总线标注应注意单线标注为BD0到BD7,总线标注为BD[15:0]时,总线网络标号不能标注为BD[7:0],否则会由于总线宽度不匹配出现DRC错误。对于没有连接的引脚应该Place No Connect 。 1.5层次化电路图创建 如果电路按照功能模块设计,选择Place Hierachical Block弹出如下对话框:

实验一、Cadence软件操作步骤

实验一基本门电路设计——电路仿真 一、实验内容: 完成CMOS 反相器的电路设计完成CMOS 反相器的电路设计 实验目的 掌握基本门电路的设计方法掌握基本门电路的设计方法 熟悉Cadence 的设计数据管理结构,以及定制设计的原理图输入、电路仿真、版图设计、版图验证工具的使用 二、实验目的:基于csmc05工艺,完成一个具有逻辑反相功能的电路 设计要求:设计要求: 1.反相器的逻辑阈值在Vdd/2附近,即噪声容限最大 2.反相器的版图高度限制为24微米,电源和地线宽度各为2微米 3.反相器宽度限制为mos 器件不折栅 4.为了给顶层设计留出更多的布线资源,版图中只能使用金属1和多晶硅作为互连线,输入,输出和电源、地线等pin脚必须使用金属1 5.版图满足设计规则要求,并通过LVS 检查 三、设计过程: 启动icfb 1.建立自己的设计库 2.用Virtuoso Schematic Composer 画电路图 3. 在Analog Design Environment中进行电路仿真 4. 用Virtuoso (XL)Layout Editer 画版图 5. 利用diva 工具进行DRC检查,用dracula进行DRC和LVS验证。 四、实验步骤 1.Cadence软件操作步骤: (1).点击桌面虚拟机快捷方式图标; (2).打开虚拟机(存放路径:F:\cadence); (3).启动虚拟机

(4).单击右键,Open Teminal,弹出终端对话框,输入Cadence启动命令icfb&(&是后台运行的意思)。 2.. 新建一个库 建立自己的Design Lib 第一步: CIW-> Tools-Library manager 第二步:File-New 弹出“New Library ”对话框,在“Name”项填写要建的design lib的名字,这里是“lesson1”,选择“Attach to an existing techfile” 第三步: 弹出”Attach Design Library to Technology File”对话框,在“Technology Library”中选择st02

教学EN_cadence+spectre+使用手册

CS/EE 5720/6720 – Analog IC Design Tutorial for Schematic Design and Analysis using Spectre Introduction to Cadence EDA: The Cadence toolset is a complete microchip EDA (Electronic Design Automation) system, which is intended to develop professional, full-scale, mixed-signal microchips. The modules included in the toolset are for schematic entry, design simulation, data analysis, physical layout, and final verification. The Cadence tools at our university are the same as those at most every professional mixed-signal microelectronics company in the United States. The strength of the Cadence tools is in its analog design/simulation/layout and mixed-signal verification and is often used in tandem with other tools for digital design/simulation/layout, where complete top-level verification is done in the Cadence tools. An important concept is that the Cadence tools only provide a framework for doing design. Without a foundry-provided design kit, no design can be done. The design rules used by Cadence set up in this class is based for AMI’s C5N process (0.5 micron 3 metal 2 poly process). So, how is Cadence set up? Broadly, there are three sets of files that need to be in place in order to use Cadence. 1)The Cadence tools These are the design tools provided by the Cadence company. These tools are located in the /home/cadence directory. They are capable of VLSI integration, project management, circuit simulation, design rule verification, and many other things (most of which we won't use). 2)The foundry-based design kit As mentioned before, the Cadence tools have to be supported by a foundry-based design kit. In this class, we use Cadence design kit developed by the North Carolina State University (NCSU CDK). NCSU CDK provides an environment that has been customized with several technology files and a fair amount of custom SKILL code. These files contain information useful for analog/full- custom digital CMOS IC design via the MOSIS IC fabrication service (https://www.sodocs.net/doc/8311018995.html,). This information includes layer definitions (e.g. colors, patterns, etc.), parasitic capacitances, layout cells, SPICE simulation parameters, Diva rules for Design Rule Check (DRC), extraction, and Layout Versus Schematic (LVS) verification, with various GUI enhancements. For more information on the capability of the NCSU CDK, go to https://www.sodocs.net/doc/8311018995.html,/CDKoverview.html

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