四位奇偶校验器设计

题目：基于可编程逻辑器件的四位奇偶校验器设计指导老师:

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本科生课程设计任务书

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设计题目：基于可编程逻辑器件的四位奇偶校验器设计

要求完成的内容：1.设计出一个奇偶校验逻辑电路,当四位数中有奇数个1时输出结果为1;否则为0。

2．写出该电路的真值表。

3．采用逻辑门电路或可编程逻辑阵列PLA实现。

4．画出详细的电路图。

5．写出详细的原理说明。

指导教师：

教研室主任：

一、概述

奇偶校验是一种荣誉编码校验，在存储器中是按存储单元为单位进行的，是依靠硬件实现的，因而适时性强，但这种校验方法只能发现奇数个错，如果数据发生偶数位个错，由于不影响码子的奇偶性质，因而不能发现。

奇偶校验是一种校验代码传输正确性的方法。根据被传输的一组二进制代码的数位中“1”的个数是奇数或偶数来进行校验。采用奇数的称为奇校验，反之，称为偶校验。采用何种校验是事先规定好的。通常专门设置一个奇偶校验位，用它使这组代码中“1”的个数为奇数或偶数。若用奇校验，则当接收端收到这组代码时，校验“1”的个数是否为奇数，从而确定传输代码的正确性。

二、写出详细的原理说明

奇偶校验法是对数据传输正确性的一种校验方法。我们所涉及的奇偶校验逻辑电路是用来表示传输的数据中"1"的个数是奇数还是偶数，为奇数时，校验位置为"1"，否则置为"0"。例如，需要传输"1101"，数据中含3个"1"，所以其奇校验位为"1",需要传输"1111",数据中含4个"1",所以其偶校验位为"0"。

上面设计的奇偶校验逻辑电路就是属于单向奇偶校验逻辑电路，当我们输入一个四位数1000时A,B端所流的直流通过U1A异或门后输出为高电平，而C,D 端所流的直流通过U2A异或门后输出为低电平，它们个别通过U6A和U7A非门后输出的是低电平，高电平。最后通过与非门时输出为高电平，灯亮。

当我们输入1100时A,B端所流的直流通过U1A异或门后输出为低电平，而C,D 端所流的直流通过U2A异或门后输出为低电平，流过U6A和U7A非门后输出的是高电平，高电平。通过与非门时输出为低电平，灯灭。其他14个四位数的原理都跟这上面的原理类似。

备注:( A, B, C, D 分别为校验器的四个输入端,Y时校验器的输出端) 画出该电路的卡诺图：

写出该电路的表达式：

()()()

()()()

()ABCD ABCD ABCD ABCD ABCD ABCD ABCD ABCD AB C D AB CD CD AB C D AB CD CD AB C D AB AB C D AB C D AB AB A B C D A B C D A B

+++++++=⊕+++⊕++=⊕++⊕+=⊕++⊕=⊕+⊕=⊕⊕

四、采用逻辑门电路或可编程逻辑阵列PLA 实现

五、画出详细的电路图

当四位数中有奇数个1时的电路图(输出结果为1,灯亮):

当四位数中有偶数个1时的电路图(输出结果为0,灯灭):

六、总结与体会

为了系统的可靠性，对于位数较少，电路较简单的应用，可以采用奇偶校验的方法。奇校验是通过增加一位校验位的逻辑取值，在源端将原数据代码中为1的位数形成奇数，然后在宿端使用该代码时，连同校验位一起检查为1的位数是否是奇数，做出进一步操作的决定。奇偶校验只能检查一位错误，且没有纠错的能力。偶校验道理与奇校验相同，只是将校验位连同原数据代码中为1的位数形成偶数。奇偶校验器多设计成九位二进制数，以适应一个字节，一个ASCII代码的应用要求。

在这次设计的过程中我们也遇到了很多困难，难免会遇到过各种各样的问题，同时在设计的过程中发现了自己的不足之处，对以前所学过的知识理解得不够深刻，掌握得不够牢固，比如说在设计奇偶校验逻辑电路的时候，该用哪个芯片，怎么使用，如何来设计电路图都把我们难道了，最后还是认真的看书和讨论才明白了解决这些问题的思路。光设计电路图然后输出结果上花了整整的两天时间。通过这次课程设计还锻炼了我们的团队合作精神，只有大家在分工明确的基础上齐心协力，才能是团队获得成就。

通过这次课程设计使我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，才能真正为社会服务，从而提高自己的实际动手能力和独立思考的能力。

FPGA4位全加器的设计

目录 一、设计原理 (2) 二、设计目的 (3) 三、设计容 (3) 四、设计步骤 (3) 五、总结与体会 (7)

4位全加器设计报告 一、设计原理 全加器是指能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位。 4位加法器可以采用4个以为全加器级连成串行进位加法器，如下图所示，其中CSA为一位全加器。显然，对于这种方式，因高位运算必须要等低位进位来到后才能进行，因此它的延迟非常可观，高速运算无法胜任。 A和B为加法器的输入位串，对于4位加法器其位宽为4位，S为加法器输出位串，与输入位串相同，C为进位输入（CI）或输出（CO）。 实现代码为：全加器真值表如下： module adder4(cout,sum,ina,inb,cin); output[3:0]sum; output cout; input[3:0]ina,inb; 输入输出Xi Yi Ci-1 Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1

input cin; assign {count,sum}=ina+inb+cin; endmodule 二、设计目的 ⑴熟悉ISE9.1开发环境，掌握工程的生成方法。 ⑵熟悉SEED-XDTK XUPV2Pro实验环境。 ⑶了解Verilog HDL语言在FPGA中的使用。 ⑷了解4位全加器的Verilog HDL语言实现。 三、设计容 用Verilog HDL语言设计4位全加器，进行功能仿真演示。 四、设计步骤 1、创建工程及设计输入。 ⑴在E：\progect\目录下，新建名为count8的新工程。

实验一四位串行进位加法器的设计实验报告

实验一四位串行进位加法器的设计 一、实验目的 1.理解一位全加器的工作原理 2.掌握串行进位加法器的逻辑原理 3.进一步熟悉Quartus软件的使用，了解设计的全过程， 二、实验内容 1.采用VHDL语言设计四位串行进位的加法器 2.采用画原理图的方法设计四位串行进位加法器 三、实验步骤 1、使用VHDL语言设计 1.打开File—>New Project Wizard输入文件名adder4保存在D盘内，打开File—>New—>VHDL File,从模版中选择库的说明，use语句的说明，实体的说明，结构体的说明，编写VHDL代码，然后保存、编译。打开File—>New—>Other File—>Vector Waveform File,查找引脚，从Edit中选择End Time 输入40、ns 保存。从Assignments—>Settings—>Simulator Settings —>Functional 然后Processing—>Generate Functional Simnlation Netlist —>确定。选择Start Simulation保存最后的波形图，打开File —>close关闭工程。 底层文件： LIBRARY ieee;

USE fadder IS PORT ( a, b,cin : IN STD_LOGIC; s, co : OUT STD_LOGIC ); END fadder; ARCHITECTURE arc1 OF fadder IS BEGIN s<=a xor b xor cin; co<=((a xor b)and cin)or(a and b); END arc1; 顶层文件： LIBRARY ieee; USE adder4 IS PORT ( c0: IN STD_LOGIC; a,b : IN STD_LOGIC_VECTOR(3 DOWNTO 0); s : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); c4 : OUT STD_LOGIC );

奇偶校验电路设计

奇偶校验电路设计 一、实验目的 1．熟悉QuartusII的使用； 2. 学习在QuartusII中； 3. 学习原理图方式自定义元件的输入，封装，调用； 4. 掌握奇偶校验原理； 5. 学会使用现成的芯片搭建目标电路。 二、实验内容和原理 实验内容： （1）在QuartusII环境下以原理图方式建立顶层文件工程。 利用多个74386芯片搭建一个奇偶校验电路。74386提供四个2输入异或门 （2）建立仿真文件，观察输出结果。 实验原理： 奇偶校验码是最简单的数据校验码，其码距为2，可以检测出一位错误，但无法指出错误的位置。 具体校验实现方法为将有效信息位和校验位读入，判断其1的个数是奇数个还是偶数个，在奇校验的情况下正常情况下个数应该为奇数个，偶校验正常情况下应该是偶数个。 校验码的生成：对于奇校验，判断有效信息位1的个数，若为偶数则校验位为1，奇数则校验位为0；偶校验反之。 具体实现的逻辑表达式如下：

三、实验设计原理图以及综合结果 记录逻辑单元的消耗情况等。 原理图如下： 偶校验奇校验 76543210校经过设计后用74386实现的原理图如下：

综合结果如下图所示： 四、仿真波形图 画出波形图以及波形图中仿真信号的说明。 并分析结果（实验现象结论）。 仿真波形图如下所示：

其中，D0-7为信息位，Djiao为校验位。实验结果如下： 说明：波形信息位为奇数个1，校验位为0时，输出的奇校验位为0，偶校验位为1，奇校验错误为0，偶校验错误为1（即有错）。同理其他测试分别测试了信息位为奇数个1，校验位为1、信息位为偶数个1，校验位为1、信息位为偶数个1，校验位为0的情况，图中波形的测试完全符合预期要求。 五、实验中遇到的问题和解决方法。 在实验中遇到的主要问题： （1）操作不熟悉导找不到部分功能元件 （2）由于连线有误，在仿真时结果出现错误。

四位超前进位加法器原理

超前进位加法器原理 74283为4位超前进位加法器，不同于普通串行进位加法器由低到高逐级进位，超前进位加法器所有位数的进位大多数情况下同时产生，运算速度快，电路结构复杂。其管脚如图1所示： 图1 74283管脚图 其真值表如下所示： 表1 4位超前进位加法器真值表

由全加器的真值表可得S i 和C i 的逻辑表达式： 定义两个中间变量G i 和P i ： 当A i ＝B i ＝1时，G i ＝1，由C i 的表达式可得C i ＝1，即产生进位，所以G i 称为产生量变。若P i ＝1，则A i ·B i ＝0，C i ＝C i-1 ，即P i ＝1时，低位的进位能传 送到高位的进位输出端，故P i 称为传输变量，这两个变量都与进位信号无关。 将G i 和P i 代入S i 和C i 得： 进而可得各位进位信号的逻辑表达如下：

根据逻辑表达式做出电路图如下： 逻辑功能图中有2输入异或门，2输入与门，3输入与门，4输入与门，2输入或门，3输入或门，4输入或门，其转化成CMOS晶体管图如下：

电路网表如下： *xor 2 .subckt xor2 a b c d f mxorpa 1 a vdd vdd pmos l=2 w=8 mxorpb f d 1 vdd pmos l=2 w=8 mxorpc 2 b vdd vdd pmos l=2 w=8 mxorpd f c 2 vdd pmos l=2 w=8 mxorna f a 3 0 nmos l=2 w=4 mxornb 3 b 0 0 nmos l=2 w=4 mxornc f c 4 0 nmos l=2 w=4 mxornd 4 d 0 0 nmos l=2 w=4 .ends xor2 *and2 .subckt and2 a b f mandpa f a vdd vdd pmos l=2 w=4 mandpb f b vdd vdd pmos l=2 w=4 mandna f a 1 0 nmos l=2 w=4 mandnb 1 b 0 0 nmos l=2 w=4 .ends and2 *and3 .subckt and3 a b c f mandpa f a vdd vdd pmos l=2 w=4 mandpb f b vdd vdd pmos l=2 w=4 mandpc f c vdd vdd pmos l=2 w=4 mandna f a 1 0 nmos l=2 w=6 mandnb 1 b 2 0 nmos l=2 w=6 mandnc 2 c 0 0 nmos l=2 w=6 .ends and3 *and4 .subckt and4 a b c d f mandpa f a vdd vdd pmos l=2 w=4 mandpb f b vdd vdd pmos l=2 w=4 mandpc f c vdd vdd pmos l=2 w=4 mandpd f d vdd vdd pmos l=2 w=4 mandna f a 1 0 nmos l=2 w=8 mandnb 1 b 2 0 nmos l=2 w=8 mandnc 2 c 3 0 nmos l=2 w=8 mandnd 3 d 0 0 nmos l=2 w=8 .ends and4

计算机组成原理课程设计---校验码生成电路的设计

计算机组成原理课程设计---校验码生成电路的设计

编 号： 课程设计 学 号： 201140410119 教学院计算机学院 课程名称计算机组成原理课程设计 题目校验码生成电路的设计 专业计算机科学与技术 班级计科一班 姓名陈建辉 同组人员周海涛石义沣明廷柱 指导教师杨斐

目录 一概述 (3) 1.课程设计的目的 (3) 2.课程设计的要求 (3) 二总体方案设计 (4) 1.设计原理 (4) 2.整体设计思路 (5) 3. EDA技术及QUARTUS II软件的简介 (5) 4. 主要特点 (8) 5. 具备的功能 (8) 6. 分工情况 (9) 7. 设计环境 (9) 三详细设计 (10) 1. 12位的寄存器设计 (10) 2. 奇偶校验电路的设计 (11)

3. CRC码生成电路的设计 (12) 4. 17位寄存器设计 (14) 5. 整体电路 (15) 四.程序的调试与运行结果说明 (16) 1. 建立工作库文件夹和编辑设计文件 (16) 2. 时序仿真 (17) 3. 设置开始时间和结束时间及时间段 (18) 4. 奇偶校验码波形图 (19) 5. CRC码校验仿真波形图 (19) 6. 整合电路校验码的波形图 (20) 五课程设计总结 (20) 参考文献 (22)

一概述 1.课程设计的目的 1. 理解和掌握该课程中的有关基本概念，程序设计思想和方法。 2．培养综合运用所学知识独立完成课题的能力。 3．培养勇于探索、严谨推理、实事求是、有错必改，用实践来检验理论，全方位考虑问题等科学技术人员应具有的素质。 4．掌握从资料文献、科学实验中获得知识的能力，提高学生从别人经验中找到解决问题的新途径的悟性，初步培养工程意识和创新能力。 2.课程设计的要求 1. 能够熟练掌握计算机中校验码的工作原理及其多种实现方案； 2. 掌握硬件描述语言VHDL及原理图设计方法； 3. 熟练掌握Quartus II软件平台； 4. 各小组按模块分工，每人独立完成自己负责的模块； 5. 合作完成最终的硬件下载及调试； 6. 独立撰写符合要求的课程设计报告。

四位二进制加法器课程设计

课题名称与技术要求 课题名称： 四位二进制加法器设计 技术要求： 1)四位二进制加数与被加数输入 2)二位数码管显示 摘要 本设计通过八个开关将A3,A2,A1,A0和B3,B2,B1,B0信号作为加数和被加数输入四位串行进位加法器相加，将输出信号S3,S2,S1,S0和向高位的进位 C3通过译码器Ⅰ译码，再将输出的Y3,Y2,Y1,Y0和X3,X2,X1,X0各自分别通过一个74LS247译码器，最后分别通过数码管BS204实现二位显示。 本设计中译码器Ⅰ由两部分组成，包括五位二进制译码器和八位二进制输出器。信号S3,S2,S1,S0和向高位的进位C3输入五位二进制-脉冲产生器，将得到的n（五位二进制数码对应的十进制数）个脉冲信号输入八位二进制输出器，使电路的后续部分得以执行。 总体论证方案与选择 设计思路：两个四位二进制数的输入可用八个开关实现，这两个二进制数经全加器求和后最多可以是五位二进制数。本题又要求用两个数码管分别显示求和结果的十进制十位和各位，因此需要两个译码器Ⅱ分别译码十位和

个位。综上所述，需要设计一个译码器Ⅰ，能将求和得到的五位二进制数译成八位，其中四位表示这个五位二进制数对应十进制数的十位，另四位表示个位。而译码器Ⅱ有现成的芯片可选用，此处可选74LS247，故设计重点就在译码器Ⅰ。 加法器选择 全加器：能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。或：不仅考虑两个一位二进制数相加，而且还考虑来自低位进位数相加的运算电路，称为全加器。 1)串行进位加法器 构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。 优点：电路比较简单。 最大缺点：进位信号是由低位向高位逐级传递的，运算速度慢。 2)超前进位加法器 为了提高运算速度，必须设法减小或消除由于进位信号逐级传递所消耗的时间，于是制成了超前进位加法器。 优点：与串行进位加法器相比，（特别是位数比较大的时候）超前进位加法器的延迟时间大大缩短了。 缺点：电路比较复杂。 综上所述，由于此处位数为4（比较小），出于简单起见，这里选择串行进位加法器。 译码器Ⅱ选择 译码是编码的逆过程，将输入的每个二进制代码赋予的含意“翻译”过来，给出相应的输出信号。译码器是使用比较广泛的器材之一，主要分为：变量译码器和码制译码器，其中二进制译码器、二-十进制译码器和显示译码器三种最典型，使用十分广泛。显示译码器又分为七段译码器和八段

FPGA4位全加器的设计

目录 一、设计原理 (1) 二、设计目的 (1) 三、设计内容 (2) 四、设计步骤 (2) 五、总结与体会 (6)

4位全加器设计报告 一、设计原理 全加器是指能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位。 4位加法器可以采用4个以为全加器级连成串行进位加法器，如下图所示，其中CSA 为一位全加器。显然，对于这种方式，因高位运算必须要等低位进位来到后才能进行，因此它的延迟非常可观，高速运算无法胜任。 A 和 B 为加法器的输入位串，对于4位加法器其位宽为4位，S 为加法器输出位串，与输入位串相同， C 为进位输入（CI ）或输出（CO ）。 实现代码为： 全加器真值表如下： module adder4(cout,sum,ina,inb,cin); output[3:0]sum; output cout; input[3:0]ina,inb; input cin; assign {count,sum}=ina+inb+cin; endmodule 二、设计目的 ⑴熟悉ISE9.1开发环境，掌握工程的生成方法。 ⑵熟悉SEED-XDTK XUPV2Pro 实验环境。 ⑶了解Verilog HDL 语言在FPGA 中的使用。 ⑷了解4位全加器的Verilog HDL 语言实现。 输 入 输 出 Xi Yi Ci-1 Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1

三、设计内容 用Verilog HDL语言设计4位全加器，进行功能仿真演示。 四、设计步骤 1、创建工程及设计输入。 ⑴在E：\progect\目录下，新建名为count8的新工程。 ⑵器件族类型（Device Family）选择“Virtex2P” 器件型号（Device）选“XC2VP30 ff896-7” 综合工具（Synthesis Tool）选“XST(VHDL/Verilog)” 仿真器（Simulator）选“ISE Simulator”

奇偶校验通信原理课程设计

西南科技大学通信原理设计报告 课程名称：通信原理课程设计 设计名称：奇偶校验编码仿真 姓名：王雷 学号: 班级：通信1004 指导教师：秦明伟 起止日期：2013年7月5日星期五 西南科技大学信息工程学院制

方向设计任务书 学生班级：通信1004 学生姓名：王雷学号：20105615 设计名称：奇偶校验编码仿真 起止日期：2013年7月5日星期五指导教师：秦明伟 方向设计学生日志

奇偶校验编码仿真 一、摘要（150-250字） 奇偶校验是一种校验代码传输正确性的方法。根据被传输的一组二进制代码的数位中“1”的个数是奇数或偶数来进行校验。采用奇数的称为奇校验，反之，称为偶校验。采用何种校验是事先规定好的。通常专门设置一个奇偶校验位，用它使这组代码中“1”的个数为奇数或偶数。若用奇校验，则当接收端收到这组代码时，校验“1”的个数是否为奇数，从而确定传输代码的正确性。 二、设计目的和意义 认识matlab软件，学习掌握matlab的基本操作方法，熟悉M文件和simulink的具体实现方法，了解数据奇偶校验的原理和在matlab中的基本仿真，通过对简单的通信实验设计，提高了动手能力和对matlab操作，巩固了课程知识。 三、设计原理 在数据传输前附加一位奇校验位，用来表示传输的数据中"1"的个数是奇数还是偶数，为奇数时，校验位置为"0"，否则置为"1"，用以保持数据的奇偶性不变。例如，需要传输"11001110"，数据中含5个"1"，所以其奇校验位为"0"，同时把"110011100"传输给接收方，接收方收到数据后再一次计算奇偶性，"110011100"中仍然含有5个"1"，所以接收方计算出的奇校验位还是"0"，与发送方一致，表示在此次传输过程中未发生错误。奇偶校验就是接收方用来验证发送方在传输过程中所传数据是否由于某些原因造成破坏。 奇偶校验原理是基于异或的逻辑功能。奇偶校验的编码方法是在原信号码组后面添加以为监督码元，奇偶校验分为奇校验和偶校验，奇校验是原信息码元加上监督码元后，使整个组成的数码组中，1的个数为奇数个。偶校验的工作原理则正好与奇校验相反。 对于n位二进码a1a2a3a4……a n奇校验有如下表示： a1⊕a2⊕a3⊕a4……⊕a n⊕C=1 偶校验的表达式为： a1⊕a2⊕a3⊕a4……⊕a n⊕C =1 其中，C为监督码元，在本设计中n为8，可以推出C的表达式为： C =a1⊕a2⊕a3⊕a4……⊕a8 在发送端让其监督码和信息码一起发送，在信息接收端，计算校验因子的表达式为： 、 S=a1⊕a2⊕a3⊕a4……⊕a n⊕C

实验一 4位全加器的设计

实验一4位全加器的设计 一、实验目的： 1 熟悉QuartusⅡ与ModelSim的使用； 2 学会使用文本输入方式和原理图输入方式进行工程设计； 3 分别使用数据流、行为和结构化描述方法进行四位全加器的设计； 4 理解RTL视图和Technology Map视图的区别； 5 掌握简单的testbench文件的编写。 二、实验原理： 一个4位全加器可以由4个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的进位输入信号cin相接。 三、实验内容： 1.QuartusII软件的熟悉 熟悉QuartusⅡ环境下原理图的设计方法和流程，可参考课本第4章的内容，重点掌握层次化的设计方法。 2.设计1位全加器原理图 设计的原理图如下所示：

VHDL源程序如下（行为描述）：-- Quartus II VHDL Template -- Unsigned Adder library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity f_add is port ( a : in std_logic; b : in std_logic; ci : in std_logic; y : out std_logic; co : out std_logic ); end entity; architecture rtl of f_add is begin (co,y)<=('0',a)+('0',b)+('0',ci); end rtl;

8位全加器的设计

课程设计报告 课程名称数字逻辑课程设计 课题8位全加器的设计 专业计算机科学与技术 班级12０2 学号３4 姓名贺义君 指导教师刘洞波陈淑红陈多 2013年１2月13日

课程设计任务书 课程名称数字逻辑课程设计 课题8位全加器的设计 专业班级计算机科学与技术1202 学生姓名贺义君 学号3４ 指导老师刘洞波陈淑红陈多审批刘洞波 任务书下达日期：2013年12月1３日 任务完成日期：２０14年01月２1日

一、设计内容与设计要求 1.设计内容： 本课程是一门专业实践课程，学生必修的课程。其目的和作用是使学生能将已学过的数字电子系统设计、VＨDL程序设计等知识综合运用于电子系统的设计中,掌握运用VHDＬ或者Veｒiｌｏg HＤL设计电子系统的流程和方法,采用Quａrtｕs II等工具独立应该完成1个设计题目的设计、仿真与测试。加强和培养学生对电子系统的设计能力,培养学生理论联系实际的设计思想，训练学生综合运用数字逻辑课程的理论知识的能力，训练学生应用Ｑｕａrtus II进行实际数字系统设计与验证工作的能力,同时训练学生进行芯片编程和硬件试验的能力。 题目一４线-16线译码器电路设计； 题目二16选1选择器电路设计; 题目三4位输入数据的一般数值比较器电路设计 题目四10线-４线优先编码器的设计 题目五8位全加器的设计 题目六RS触发器的设计; 题目七JK触发器的设计; 题目八Ｄ触发器的设计; 题目九十进制同步计数器的设计； 题目十T触发器的设计; 每位同学根据自己学号除以1０所得的余数加一，选择相应题号的课题。 参考书目 1 EＤA技术与VHDL程 序开发基础教程 雷伏容，李俊,尹 霞 清华大学出版 社 ９７８－7-30２－２２ 41６－7 20１ TＰ３1２VＨ／ 36 2 VHDL电路设计雷伏容清华大学出版 社 7-302－１42２６-2 2006 TＮ702/１85 3 ＶHDL电路设计技术王道宪贺名臣? 刘伟 国防工业出版 社 ７-118-03３52-9 2004 TN7０２/6２ 4 ＶHＤL 实用技术潘松，王国栋７-8１06 5 7－８106５－2９０－7 2000 TＰ３１２VＨ/1 5 ＶＨＤL语言１０0 例详解 北京理工大学Ａ SIＣ研究所 7-9０0６25 7－90０6２5-0２-X 1９ 99 TP３12VＨ/3 6 ＶHDL编程与仿真王毅平等人民邮电出版 社 ７-１15-0864１-９ 2０ 00 ７ 3.9621/W38V 7 ＶＨDL程序设计教程邢建平?曾繁泰清华大学出版 社 7-302-116５２-０ 200 ５ ＴP312VＨ/27 ／3

实验五全加器的设计及应用

实验五全加器的设计及应 用 The following text is amended on 12 November 2020.

实验五全加器的设计及应用一、实验目的 （1）进一步加深组和电路的设计方法。 （2）会用真值表设计半加器和全加器电路，验证其逻辑功能。 （3）掌握用数据选择器和译码器设计全加器的方法。 二、预习要求 （1）根据表5-1利用与非门设计半加器电路。 （2）根据表5-2利用异或门及与非门设计全加器电路。 三、实验器材 （1）实验仪器：数字电路实验箱、万用表； （2）实验器件：74LS04、74LS08、74LS20、74LS32、74LS86、74LS138、74LS153； 四、实验原理 1.半加器及全加器 电子数字计算机最基本的任务之一就是进行算术运算，在机器中的四则运算——加、减、乘、除都是分解成加法运算进行的，因此加法器便成了计算机中最基本的运算单元。 （1）半加器 只考虑了两个加数本身，而没有考虑由低位来的进位（或者把低位来的进位看成0），称为半加，完成半加功能的电路为半加器。框图如图5-1所示。一位半加器的真值表如表5-1所示。 由真值表写逻辑表达式： 画出逻辑图，如图5-2所示： （a）逻辑图（b）逻辑符号 图5-2 半加器 （2）全加器

能进行加数、被加数和低位来的进位信号相加，称为全加，完成全加功能的电路为全加器。根据求和结果给出该位的进位信号。即一位全加器有3个输入端：i A （被加数）、i B （加数）、1-i C （低位向本位的进位）；2个输出端：i S （和数）、i C （向高位的进位）。 下面给出了用基本门电路实现全加器的设计过程。 1）列出真值表，如表5-2所示。 从表5-2中看出，全 加器中包含着半加器，当01=-i C 时，不考虑低位来的进位，就是半加器。而在 全加器中1-i C 是个变量， 其值可为0 或1。 i S 、i C 的卡 2）画出诺图，如图5-3所示。 （a ） i S （b ） i C 图5-3 全加器的卡诺图 3）由卡诺图写出逻辑表达式： 如用代数法写表达式得： 即： 4）画出逻辑图，如图5-4（a ）所示；图5-4（b ）是全加器的逻辑符号。 （a ）逻辑图 （b ）逻辑符号 图5-4 全加器 五、实验内容 1．利用异或门及与非门实现一位全加器，并验证其功能。 答：逻辑电路图如下： 2. 试用全加器实现四位二进制全减器。 3. 试用一片四位二进制全加器将一位8421BCD 码转换成余3码，画出电路图，并测试其功能。 4. 试用一片3—8线译码器及四输入与非门设计一位全加器，要求电路最简，画出设计电路图，并测试其功能。 5. 试用74LS86组成二个四位二进制数的比较电路，要求两数相等时其输出为“1” ，反之为“0”。 6. 试用双四选一数据选择器和与非门分别构成全加器及全减器，写出表达式，画出逻辑图，要求电路最简，并测试其功能。 半加器 全加器

利用全加器电路创建四位二进制加法器

一.课程设计的目的： 1、学习并了解MATLAB软件。 2、尝试用Simulink建模。 3、实现对数字电路的防真设计。 4、利用全加器电路创建四位二进制加法器。 二.课程设计题目描述及要求： 利用所学的数字电路的基本知识和MUTLAB软件中Simulink的应用学习，完成对数字电路的仿真设计。用各种各样的组合逻辑电路设计全加器，输出曲线，再利用全加器设计电路创建四位二进制加法器电路图，给出输出。 三．MATLAB软件简介： MATLAB是MathWorks公司于1984年推出的一套高性能的数值计算可视化软件，集数值分析、矩阵运算、信号处理和图形显示于一体。MATLAB是由Matrix 和Laboratory单词的前三个字母组合而成的，其含义是矩阵实验室。 Simulink是MATLAB最重要的组件之一，是实现动态系统建模、仿真的一个集成环境。它支持线性和非线性系统，连续时间、离散时间，或者两者的相结合的仿真，而且系统是多进程的。Simulink是从底层开发的一个完整的仿真环境和图形界面，它把MATLAB的许多功能都设计成一个个直观的功能模块，把需要的功能模块连接起来就可以实现所需要的仿真功能。Simulink仿真应用于数字电路、数字信号处理、通信仿真、电力系统仿真、宇航仿真等领域。由于数字系统中高低电平分别用0和1表示，因此数字电路问题往往可以转化为一个数字上的逻辑问题。MATLAB提供了逻辑运算模块和各种触发器模块，可以方便的进行数字电路的设计和仿真。借助于组合电路仿真常用模块Logic and Bit Operations子库中的Local Operator模块，将其拖到所建的untitled窗口中，然后鼠标左键双击该模块弹出的Block Parameters/Logical Operator对话框，按Operator栏后的黑三角来选择所需要的门电路标识符，如：AND、OR、NAND、NOR、XOR、NOT中的一个，并依次设置所需的输入、输出端子个数，之后按OK 键确定。利用这些基本门电路组成加法器逻辑电路。 四．课程设计的内容： 1、1位全加器的设计。 所谓全加器，就是带进位输入和进位输出的加法器。1位全加器有3个输入，分别是加

实验三 组合逻辑电路的设计(一)

实验三组合逻辑电路的设计（一） 一、实验目的 1．掌握用SSI器件设计组合逻辑电路的方法； 2．熟悉各种常用MSI组合逻辑电路的功能与使用方法； 3．掌握多片MSI组合逻辑电路的级联、功能扩展； 4．学会使用MSI逻辑器件设计组合电路； 5．培养查找和排除数字电路常见故障的初步能力。 二、实验器件 1．74LS00 四二输入与非门74LS20 双四输入与非门 2．74LS138 三线—八线译码器74LS139 双二线—四线译码器 三、实验原理 组合逻辑电路是最常见的逻辑电路，其特点是在任何时刻电路的输出信号仅取决于该时刻的输入信号，而与信号作用前电路原来所处的状态无关。组合逻辑电路的设计，就是如何根据逻辑功能的要求及器件资源情况，设计出实现该功能的最佳电路。 在采用小规模器件（SSI）进行设计时，通常将函数化简成最简与—或表达式，使其包含的乘积项最少，且每个乘积项所包含的因子数也最少。最后根据所采用的器件的类型进行适当的函数表达式变换，如变换成与非—与非表达式﹑或非—或非表达式﹑与或非表达式及异或表达式等。 在数字系统中，常用的中规模集成器件(MSI)产品有编码器﹑译码器﹑全加器﹑数据选择/分配器﹑数值比较器等。用这些功能器件实现组合逻辑函数，基本采用逻辑函数对比方法。因为每一种中规模集成器件都具有某种确定的逻辑功能，都可以写出其输出和输入关系的逻辑函数表达式。在进行设计时，可以将要实现的逻辑函数表达式进行变换，尽可能变换成与某些中规模集成器件的逻辑函数表达式类似的形式。 下来我们介绍一下使用中小规模器件设计组合逻辑电路的一般方法。 四、组合电路设计原则及其步骤 组合电路的设计是由给定的的逻辑功能要求，设计出实现该功能的逻辑电路，设计过程大致按下列步骤进行： （1）分析设计要求，把用文字描述的形式的设计要求抽象成输入、输出变量的逻辑关系；（2）根据分析出的逻辑关系，通过真值表或其他方式列出逻辑函数表达式； （3）根据题目提供给你的芯片，将逻辑函数化简到所需要的函数式； （4）画出逻辑电路图或电路原理图； 对于MSI组合逻辑电路的设计是以所用MSI个数最少、品种最少，同时MSI间的连线也最少作为最基本的原则。 下面使用中小规模器件我们各举一个例子： 例：用与非门设计三位多数表决器。 步骤：（1）根据真值表写出逻辑表达式： F = AB + BC + AC = AB BC AC （2）画出逻辑图，如图3—1所示

组成原理课设-指令寄存器和八位奇偶校验

东北大学秦皇岛分校电子信息系 专业名称计算机科学与技术 班级学号 学生姓名 指导教师袁静波 设计时间2011.1214~2011.1226

课程设计任务书 专业：计算机科学与技术学号：学生姓名： 设计题目：指令系统及指令寄存器及8位奇偶校验电路设计一、设计实验条件 综合实验楼 二、设计任务及要求 1.指令：6，19，28，46号指令 2.指令寄存器 3.8位奇偶校验电路 三、设计报告的内容 1．设计题目与设计任务 题目：指令系统及ALU设计 1. 6，19，28，46号指令指令的设计。 2. 指令寄存器设计。 3. 8位奇偶校验电路 2．前言 融会贯通计算机组成原理课程的内容，通过知识的综合运用，加深对计算机系统各个模块的工作原理及相互联系的认识； 学习运用VHDL进行FPGA/CPLD设计的基本步骤和方法，熟悉EDA的设计、模拟调试工具的使用，体会FPGA/CPLD技术相对于传统开发技术的优 点； 培养科学研究的独立工作能力，取得工程设计与组装调试的实践经验。 3．设计主体 【模型机设计】 1.指令系统设计： 第19号指令：助记符：SUBC A,MM； 格式：操作码和地址码。

功能：从累加器A中减去MM地址的值，减进位。 寻址方式：寄存器间接寻址方式。 第6号指令：助记符：ADD A, @R? 格式：操作码和地址码。 功能：将间址存储器的值加入累加器A中 寻址方式：寄存器间接寻址 第28号指令：助记符：OR A, #II 格式：操作码和地址码。 功能：累加器A“或”立即数II。 寻址方式：直接寻址方式。 第46号指令：助记符：CMP A, R? 格式：操作码，地址码 功能：比较A与R?是否相等，即A-R，置标志位Z 寻址方式：寄存器直接寻址 2.模型机硬件设计 题目：指令寄存器IR设计 功能：保存当前正在执行的指令 由一片74LS273构成： 其输入端接自总线单元（BUS UNIT）的D7-D0。 输出端为I7～I0即指令码，操作码供INS UNIT单元的指令译码电路使用，寄存器地址字段SR、DR供寄存器译码电路使用。 控制信号：LIR，在T3节拍有效，将数据总线上的数据（指令码）打入IR。 3.逻辑电路设计： 题目：8位奇偶校验电路 功能：

一位全加器电路版图设计

目录 1 绪论 (1) 1.1 设计背景 (1) 1.2 设计目标 (1) 2一位全加器电路原理图编辑 (2) 2.1 一位全加器电路结构 (2) 2.2 一位全加器电路仿真分析波形 (3) 2.3 一位全加器电路的版图绘制 (3) 2.4一位全加器版图电路仿真并分析波形 (3) 2.5 LVS检查匹配 (3) 总结 (3) 参考文献 (3) 附录一：电路原理图网表 (3) 附录二：版图网表 (3)

1 绪论 1.1 设计背景 Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows 平台的用于集成电路设计的工具软件。早期的集成电路版图编辑器L-Edit在国已具有很高的知名度。Tanner EDA Tools 也是在L-Edit的基础上建立起来的。整个设计工具总体上可以归纳为电路设计级和版图设计级两大部分，即以S-Edit 为核心的集成电路设计、模拟、验证模块和以L-Edit为核心的集成电路版图编辑与自动布图布线模块。Tanner软件包括S-Edit，T-Spice，L-Edit与LVS[1]。 L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。L-Edit Pro丰富完善的功能为每个IC 设计者和生产商提供了快速、易用、精确的设计系统。 1.2 设计目标 1.用tanner软件中的原理图编辑器S-Edit编辑一位全加器电路原理图 2.用tanner软件中的TSpice对一位全加器的电路进行仿真并分析波形 3.用tanner软件中的版图编辑器L-Edit进行一位全加器电路的版图绘制，并进行

四位全加器设计

四位全加器设计 The design of 4 bit full_adder4 摘要通过EDA软件，利用VHDL硬件描述语言，与原理图来完成四位全加器设计，此设计由简单到复杂，先合成一个半加器，再通过元件例化语句编写一位全加器，然后用四个全加器采用原理图便可合成此设计，并进行时序仿真，硬件下载 Abstrct Making use of VHDL and EDA soft-ware complete a four-f_adder design,It is a simple way tranffering to a complex way.At first,we are able to make up a h_adder,then making full use of it and an component sentence carry out a f_adder,at last ,we can adopt the picture of theory,then the design is on my eyes. 关键词 VHDL语言、半加器、全加器、原理图四位全加器设计 Key words VHDL language ,h_adder,f_adder,principium_ picture,full_adder4 引言VHDL于1983年由美国国防部发起创建，由IEEE进一步发展,从此,VHDL 成为硬件描述语言的业界标准之一, VHDL语言具有很强的电路描述和建模能力,能从多个层次对数字系统进行描述和建模,从而大大简化了硬件设计任务,提高了设计效率和可靠性,现今已得到广泛应用,此时利用它的优势来实现四位全加器设计. 1 掌握基本知识 1.1电路的VHDL描述有两大部分组成 1.1.1以关键词ENTITY引导，END ENTITY mux21a结尾的语句部分，称为实体。VHDL的实体描述了电路器件的外部情况及各信号端口的基本性质. 1.1.2以关键词ARCHITECTURE引导，END ARCHITECTURE one 结尾的语句部分，成为结构体。结构体负责描述电路器件的内部逻辑功能或电路结构。 1.2原理图的相关知识 这是一种类似于传统的原理图编辑输入方式，即在EDA软件的图形编辑界面上绘制能完成特定功能的电路原理图。原理图由逻辑器件

一位全加器的设计

课程设计任务书 学生：袁海专业班级：电子1303班 指导教师：封小钰工作单位：信息工程学院 题目: 一位全加器的设计 初始条件： 计算机、ORCAD软件，L-EDIT软件 要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求） 1、课程设计工作量：1周 2、技术要求： （1）学习ORCAD软件，L-EDIT软件。 （2）设计一个一位全加器电路。 （3）利用ORCAD软件对该电路进行系统设计、电路设计，利用L-EDIT软件进行版图设计，并进行相应的设计、模拟和仿真工作。 3、查阅至少5篇参考文献。按《理工大学课程设计工作规》要求撰写设计报告书。全文用A4纸打印，图纸应符合绘图规。 时间安排： 2016.12.30布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。 2016.12.31-2017.1.2学习ORCAD软件和L-EDIT软件，查阅相关资料，复习所设计容的基本理论知识。 2017.1.3-2017.1.4对一位全加器电路进行设计仿真工作，完成课设报告的撰写。 2017.1.5 提交课程设计报告，进行答辩。 指导教师签名：年月日 系主任（或责任教师）签名：年月日

目录 摘要........................................................................ I ABSTRACT ................................................................... II 1绪论. (1) 1.1集成电路发展现状 (1) 1.2集成电路版图工具L-edit简介 (1) 2全加器原理及一位全加器原理图设计 (3) 2.1一位全加器原理简介 (3) 2.2实现一位全加器功能的原理图设计 (4) 2.2.1一位全加器原理图 (4) 2.2.2基于ORCAD的一位全加器设计 (4) 2.2.3 一位全加器的电路图仿真 (7) 3一位全加器的版图设计 (9) 3.1确定一位全加器版图结构 (9) 3.2源漏共享缩小版图面积 (10) 3.3 版图所需基础器件绘制编辑 (12) 3.3.1 PMOS、NMOS等基础器件编辑 (12) 3.3.2 两输入与非门与异或门的绘制编辑 (13) 3.3.3源漏共享得到版图 (14) 3.4 绘制最终一位全加器版图 (15) 4心得体会 (18) 5参考文献 (19)

4位全加器设计解析

可编程逻辑器件设计大作业 题目四位全加器设计 学院自动化与电气工程学院班级 姓名 学号 2104年12月３0 日

目录 摘要 ...............................................................................................错误!未定义书签。 1.设计目的 ..................................................................................错误!未定义书签。２.设计要求?错误!未定义书签。 3.设计原理?错误!未定义书签。 3.1.四位全加器 (1) ３．2.四位全加器的原理图...................................................错误!未定义书签。 4.设计方案 ..................................................................................错误!未定义书签。 4.１.仿真软件?错误!未定义书签。 4．２.全加器原理...................................................................错误!未定义书签。 4.2.1一位全加器的设计与原理 ............................................错误!未定义书签。 4.2．2四位全加器的原理及程序设计 ..................................错误!未定义书签。5．程序设计...............................................................................错误!未定义书签。 6.仿真及结果..............................................................................错误!未定义书签。总结与体会?错误!未定义书签。 参考文献?错误!未定义书签。

基于可编程逻辑器件的四位奇偶校验器设计

新疆大学课程设计 题目：基于可编程逻辑器件的四位奇偶校验器设计指导老师: 学生姓名： 所属院系：电气工程学院 专业： 班级： 学号： 完成日期：2013年01月04日

新疆大学 本科生课程设计任务书 班级：姓名： 设计题目：基于可编程逻辑器件的四位奇偶校验器设计 要求完成的内容：1.设计出一个奇偶校验逻辑电路,当四位数中有奇数个1时输出结果为1;否则为0。 2．写出该电路的真值表。 3．采用逻辑门电路或可编程逻辑阵列PLA实现。 4．画出详细的电路图。 5．写出详细的原理说明。 指导教师： 教研室主任：

一、概述 奇偶校验是一种荣誉编码校验，在存储器中是按存储单元为单位进行的，是依靠硬件实现的，因而适时性强，但这种校验方法只能发现奇数个错，如果数据发生偶数位个错，由于不影响码子的奇偶性质，因而不能发现。 奇偶校验是一种校验代码传输正确性的方法。根据被传输的一组二进制代码的数位中“1”的个数是奇数或偶数来进行校验。采用奇数的称为奇校验，反之，称为偶校验。采用何种校验是事先规定好的。通常专门设置一个奇偶校验位，用它使这组代码中“1”的个数为奇数或偶数。若用奇校验，则当接收端收到这组代码时，校验“1”的个数是否为奇数，从而确定传输代码的正确性。 二、写出详细的原理说明 奇偶校验法是对数据传输正确性的一种校验方法。我们所涉及的奇偶校验逻辑电路是用来表示传输的数据中"1"的个数是奇数还是偶数，为奇数时，校验位置为"1"，否则置为"0"。例如，需要传输"1101"，数据中含3个"1"，所以其奇校验位为"1",需要传输"1111",数据中含4个"1",所以其偶校验位为"0"。 上面设计的奇偶校验逻辑电路就是属于单向奇偶校验逻辑电路，当我们输入一个四位数1000时A,B端所流的直流通过U1A异或门后输出为高电平，而C,D 端所流的直流通过U2A异或门后输出为低电平，它们个别通过U6A和U7A非门后输出的是低电平，高电平。最后通过与非门时输出为高电平，灯亮。 当我们输入1100时A,B端所流的直流通过U1A异或门后输出为低电平，而C,D 端所流的直流通过U2A异或门后输出为低电平，流过U6A和U7A非门后输出的是高电平，高电平。通过与非门时输出为低电平，灯灭。其他14个四位数的原理都跟这上面的原理类似。