高速电路设计中,走线的等长、关键信号的阻抗控制、差分走线的设置 -- infohunter...(转载)

摘要：本文首先简述了高性能ARM9微处理器EP9315集成的外设接口及硬件结构框架，提出了当前高速电路设计中的问题；然后，详细介绍了利用Allegro实现嵌入式系统中SDRAM

和IDE总线接口的电路设计；最后以Cirrus Logic公司的CS8952为例，阐述了物理层接口芯片的布线准则及其在Allegro中的实现。

关键词：嵌入式系统； Allegro；等长；差分对；阻抗控制

引言

随着嵌入式微处理器主频的不断提高，信号的传输处理速度越来越快，当系统时钟频率达到100 MHZ以上,传统的电路设计方法和软件已无法满足高速电路设计的要求。在高速电路设计中，走线的等长、关键信号的阻抗控制、差分走线的设置等越来越重要。笔者所在的武汉华中科技大学与武汉中科院岩土力学所智能仪器室合作，以ARM9微处理器EP9315为核心的嵌入式系统完成工程检测仪的开发。其中在该嵌入式系统硬件电路设计中的SDRAM和IDE

等长走线、关键信号的阻抗控制和差分走线是本文的重点,同时以cirrus logic公司的网络物理层接口芯片cs8952为例详细介绍了网络部分的硬件电路设计，为同类高速硬件电路设计提供了一种可借鉴的方法。

2 硬件平台

2.1 主要芯片

本设计采用的嵌入式微处理器是Cirrus Logic公司2004年7月推出的EP93XX系列中的高端产品EP9315。该微处理器是高度集成的片上系统处理器，拥有200兆赫工作频率的

ARM920T内核，它具有ARM920T内核所有的优异性能,其中丰富的集成外设接口包括PCMCIA、接口图形加速器、可接两组设备的EIDE、1/10/100Mbps以太网MAC、3个2.0全速HOST USB、专用SDRAM通道的LCD接口、触摸屏接口、SPI串行外设接口、AC97接口、6通道I2S接口和8*8键盘扫描接口，并且支持4组32位SDRAM的无缝连接等。

主芯片丰富的外设接口大大简化了系统硬件电路，除了网络控制部分配合使用Cirrus Logic 公司的100Base-X/10Base-T物理层（PHY）接口芯片CS8952外，其他功能模块无需增加额外的控制芯片。

2.2 系统主体结构

由图2可见，系统以微处理器EP9315为核心，具有完备的外设接口功能，同时控制工程检测仪。IDE/CF卡接口为工程检测数据提供大容量移动存储设备；扩展32M的SDRAM作为外部数据存储空间；3个主动USB接口支持USB键盘鼠标；LCD接口支持STN/TFT液晶和触摸屏，为用户提供友好的交互界面；1/10/100 Mbps以太网为调试操作系统时下载内核及工程

检测时远程监控提供途径；面板按键为工程人员野外作业无法使用键盘鼠标时提供人机交互接口。

EP9315在操作系统下主频达到200M,总线频率100M,外设时钟为50M,数据线和地址线的布线密度大，速度高，网络部分对差分线和微带线控制有特殊要求，以往使用Protel设计主要依照经验进行PCB布局布线，显然这种方法无法满足当前的高速电路设计。CADENCE公司作为EDA领域最大的公司之一，其PCB设计工具性能上的优势在高速电路设计中越来越明显，故笔者使用CADENCE公司的PCB设计布局软件Allegro完成高速电路设计。

3设计实现

3.1 SDRAM的布线规则

该嵌入式系统使用64M字节的SDRAM扩展数据存储区，由两片K4S561632组成工作在32位模式下，最高频率可达100M以上，对于SDRAM的数据线、时钟线、片选及其它控制信号需要进行线长匹配，由此提出以下布线要求：

1． SDRAM时钟信号：时钟信号频率较高，为避免传输线效应，按照工作频率达到或超过75MHz时布线长度应在1000mil以内的原则及为避免与相邻信号产生串扰，走线长度不超过1000mil，线宽10mil，内部间距5mil，外部间距30mil，要求差分布线，精确匹配差分对走线，误差允许在20mil以内。

2．地址、片选及其它控制信号：线宽5mil，外部间距12mil，内部间距10mil，尽量走成菊花链拓补，可有效控制高次谐波干扰，可比时钟线长，但不能短。

3． SDRAM数据线：线宽5mil，内部间距5mil，外部间距8mil，尽量在同一层布线，数据线与时钟线的线长差控制在50mil内。

根据布线要求，在Allegro中设置不同的约束：

针对线宽设置3个约束SDRAM_CLK,SDRAM_ADDDR,SDRAM_DATA,设置完约束后将约束添加到对应的net上，使得各个net都具有线宽、线距约束属性，最后为不同的信号组选择合适的约束即可。但是设置的约束在系统CPU内部是无法达到的，因为EP9315为BGA封装，pin间距1.27毫米,显然在CPU内部，线宽线距无法达到上述要求，利用Allegro设置CPU特殊走线区域cpu_area，并加上area属性，在此区域中另设置适合BGA内部走线的约束。

3.2 Xnet在IDE总线等长布线中的应用

3.2.1 系统中的IDE接口设计

EP9315强大的外设接口能力能够直接驱动IDE硬盘，布线时需要注意IDE总线的等长设置，但是IDE总线这类高速线需要端接匹配，可以防止信号反射和回流。如图3所示其中的排阻起到了端接匹配的作用，但使得整个走线被分为好几个NET，而Allegro中常用的走线长度设置propagation_delay和relative_propagation_delay只能针对同一NET设置，IDE总线信号由EP9315扇出，要求EP9315到IDE接口走线DD*＋UBDD*(如图3中NET)等长，误差为+/-20mil，最简单的方法是分别设置DD*等长和UBDD*等长，误差各位+/－10mil，就可以达到要求，但是增加了布线难度，特别当DD*有较大绕线空间，而UBDD*没有足够绕线空间时，这样设置等长不可行，Allegro提供了一种方法，将DD*和UBDD*走线相加再进行等长比对，这就要用到Xnet。

3.2.2 Xnet概念和Xnet等长设置

通常把连续的几断由无源元件（电阻，电容或电感）连接的NET合称为Xnet，如图4所示。

图3中将DD*和UBDD*设置为同一个Xnet，对属于该Xnet的所有信号等长控制。Xnet等长设置分为以下步骤：

1．设置Xnet

选择要设置Xnet的器件（图3中为排阻RA1-RA4）,创建ESpiceDevice model ,Allegro 将自动填入模型名称,电路类型――Resistor, PIN连接顺序：1，8，2，7，3，6，4，5，表示1和8是一个电阻（见图3）。至此，查看排阻两边NET都添加了同一Xnet属性。

2．Xnet的等长设置

（1）建立Xnet的pin pair：在Allegro中打开constraint manager，选择

relative_propagation_delay属性，已设置的Xnet自动显示，选择Xnet建立pin pair，Allegro提供整个项目中Xnet关联的起始pin和结束pin ，选择需要等长设置的起始pin 和结束pin。

（2）建立等长group：选中所有需要设置等长的pin pair，创建名为R_IDE_DATA的MATCH GROUP,在与relative_propagation_delay对应的工作窗体选择区中出现了刚创建的

R_IDE_DATA,其内含建立的pin pair，按照IDE总线走线等长要求设置走线误差10mil以内，一般选择最长走线为基准线（target）。

（3）走线完成后，重新打开constrait manager对实际走线进行分析，Allergo自动显示分析结果，绿色表示走线以基准线为标准，走线误差在10mil以内，红色表示走线误差超过10mil，如果分析结果，大部分走线都为红色，可以适当调整基准线的选择。

此外，Allegro在等长走线时，会实时显示走线长度是否在误差范围内，可以使用蛇型线调整走线长度，这些都极大的确保了布线可靠性。

3.3差分线和阻抗控制在网络布线中的应用

3.2.1 物理层接口芯片CS8952布线准则

CS8952使用CMOS技术，提供一个高性能的100Base-X/10Base-T物理层（PHY）线路接口。它使自适应均衡器达到最优化的抗扰性和抗近端串扰（NEXT）性，可将接收器的应用扩展至超过160米的电缆，它结合了一个标准介质无关端口（MII），可简便地连接微处理器EP9315的介质访问控制器（MAC）。

以下一些PCB布线规则，将使得CS8952工作更加稳定并得到良好的EMC性能：

1．使用多层电路板，至少有一个电源层，一个地层，叠层设置为：top,gnd,vcc,bottom。使用底层pcb走信号线只作为第二选择。把所有的元件都放在顶层。然而，旁路电容优选越靠近芯片越好，最好放置在CS8952下方的底层pcb上。RJ45终端元件和光纤元件可以选择放在底层。

2 . 4.99k的参考电阻应该越靠近RES管脚越好，把电阻另外一端使用一个过孔接到地平面。邻近的VSS（85和87脚）

接在电阻接地端，形成一个屏蔽。

3．对关键信号TX＋/-,RX+/-,RX_NRZ+/-控制阻抗，作为微带传输线（差分对100欧，单线60欧），MII信号作为68欧微带传输线。

4．差分传输线布线应靠近（线宽间距6－8mil），与其他走线、元件保证2个线宽的距离，TX和RX差分对布线远离彼此，必要时使用pcb的相对面。

3.2.2 网络部分关键信号差分走线和阻抗控制的设置

网络部分差分线及其阻抗控制以信号TX+/-为例，步骤如下：

1．在Allegro的assign diff pair菜单中选择建立差分对的信号TX+/-,命名为TX_Pair。

2．按照对信号TX+/-阻抗控制要求计算差分对线宽、线距，如图5所示，选择走线层面top层，填入差分对阻抗100欧，单线阻抗60欧，得到线宽10.1mil，主要线间距8.1mil。

主要线宽/线间距：10mil/8mil；次要线宽/线间距：10mil/8mi；线最小间距：6mil；两条线无法走到一起时允许的线长：100mil；两条线可允许的误差值：25mil。

4．分配差分对TX_PAIR到电气约束集，打开差分对DRC模式。

以上实现差分对走线和阻抗控制的方法在涉及到大量差分对的通信系

统电路中非常简单实用。

4结语

笔者利用强大的PCB设计软件Allegro实现了基于EP9315嵌入式系统的硬件电路设计。该板采用6层PCB布线，完全满足高速电路设计中对等长、差分、阻抗控制的要求。基于该电路设计的嵌入式系统与武汉中科院岩土力学所设计的SY5声波工程检测仪实现了良好接口，与由51单片机搭建的原SY5声波仪相比,该系统功耗降低,体积变小,稳定性增强,成本降低,更适合工业控制中的运用。

RTK 使用的注意事项及小技巧

RTK 使用的注意事项及小技巧 1、基准站架设在足够空旷处 2、在楼角处如果信号长时间无法固定就不要测了……卫星信号被遮挡了 3、同上，在茂密的大树下…… 4、不要盲目相信俄罗斯的“格洛纳斯” 5、也不要傻傻的等“伽利略”，有等“伽利略”的功夫不如期待“北斗” 6、保证电池都有电…… 7、保证说有的线路都连上了…… 8、保证开机了（以上三样是我曾犯过的错误） 9、虽然防水但是不一定防雷，所以，下雨了就不要干了，赶紧收工吧…… 10.信号不稳定不要存储~~因为信号不稳定有可能存储的不是固定解 一. 参考站要求 参考站的点位选择必须严格。因为参考站接收机每次卫星信号失锁将会影响网络内所有流动站的正常工作。 1．.周围应视野开阔，截止高度角应超过15度,周围无信号反射物（大面积水域、大型建筑物等），以减少多路径干扰。并要尽量避开交通要道、过往行人的干扰。 2．参考站应尽量设置于相对制高点上，以方便播发差分改正信号。 3．参考站要远离微波塔、通信塔等大型电磁发射源200米外，要远离高压输电线路、通讯线路50米外。 4．RTK作业期间，参考站不允许移动或关机又重新启动，若重启动后必须重新校正。

5．参考站连结必须正确，注意虚电池的正负极（红正黑负）． 6．参考站主机开机后，需等到差分信号正常发射方可离开参考站，S82表现为DL指示灯每5秒钟快闪2次．S86表现为RX指示灯每5秒钟快闪2次． 二．流动站要求 1．在RTK作业前，应首先检查仪器内存容量能否满足工作需要，并备足电源。 2．在打开工程之星之后，首先要确保手簿与主机蓝牙连通。 3．为了保证RTK的高精度,最好有三个以上平面坐标已知点进行校正，而且点精度要均等，并要均匀分布于测区周围,要利用坐标转换中误差对转换参数的精度进行评定.如果利用两点校正,一定要注意尺度比是否接近于1. 4．由于流动站一般采用缺省2m流动杆作业，当高度不同时，应修正此值。5．在信号受影响的点位，为提高效率，可将仪器移到开阔处或升高天线，待数据链锁定达到固定后，再小心无倾斜地移回待定点或放低天线，一般可以初始化成功。

Allegro差分线走线规则

SOFER TECHNICAL FILE Allegro 15.x 差分线布线规则设置 Doc Scope : Cadence Allegro 15.x Doc Number : SFTCA06001 Author :SOFER Create Date :2005-5-30 Rev : 1.00

Allegro 15.x差分线布线规则设置 文档内容介绍： 1.文档背景 (3) 2.Differential Pair信号介绍 (3) 3.如何在Allegro中定义Differential Pair属性 (4) 4.怎样设定Differential Pair在不同层面控制不同线宽与间距 (8) 5.怎样设定Differential Pair对与对之间的间距 (11)

1.文档背景 a)差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，差分线 大多为电路中最关键的信号，差分线布线的好坏直接影响到PCB板子信号质量。 b)差分线一般都需要做阻抗控制，特别是要在多层板中做的各层的差分走线阻抗都 一样，这个一点要在设计时计算控制，否则仅让PCB板厂进行调整是非常麻烦的 事情，很多情况板厂都没有办法调整到所需的阻抗。 c)Allegro版本升级为15.x后，差分线的规则设定与之前版本有很大的改变。虽然 Allegro15.0版本已经发布很长时间了，但是还是有很多人对新版本的差分线规 则设置不是很清楚。 2.Differential Pair信号介绍 差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关 键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值 来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。 差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面： a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎 是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可 以被完全抵消。 b.能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场 可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少。 c.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端 信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差， 同时也更适合于低幅度信号的电路。目前流行的LVDS（low voltage differential signaling）就是指这种小振幅差分信号技术。 …… 由于篇幅问题，这里对差分信号不做深入介绍了。

高速信号布线技巧

高速信号布线技巧 原文引自夔牛的博客 https://www.sodocs.net/doc/ae4221576.html,/seutommy 1.多层布线 合理选择层数能大幅度降低印版那个中间层尺寸，能充分利用中间层来设置屏蔽，能更好的实现就近接地，能有效的降低寄生电感，能有效缩短信号的传输长度，能最大限度的降低信号间的交叉干扰。 2.引线弯折越少越好 高速电路器件管脚间的引线弯折越少越好。高速电路布线的引线最好采用全直线，需要弯折，可用45°折线或圆弧线。 3.引线越短越好 高速电路器件管脚间的引线越短越好。引线越长，带来的分布电感和分布电容值越大，对系统的高频信号通过产生很多的影响，同时也会改变电路的特性阻抗。 4.引线层间的交替越少越好 高速电路器件管脚间的引线层间交替越少越好。所谓“引线的层间交替越少越好”，是指元件连接过程中所用的过孔越少越好。据侧，一个过孔可带来约0.5pF的分布电容，导致电路的延迟明显增加，减少过孔数目能显著提高速度。 5.注意平行交叉干扰 高速电路布线要注意信号线近距离平行走线所引入的“交叉干扰”，若无法避免平行分布，可在平行信号的反面布置大面积“地”来大幅度减少干扰。同一层内的平行走线几乎无法避免，但是在相邻的两个层，走线的方向务必取为相互垂直。 6.底线包围 底线包围，也称地线隔离，对特别重要的信号线或局部单元实施地线包围的措施。有些信号对要求比较严格，要保证信号不受到干扰，比如时钟信号、告诉模拟信号、微小模拟信号等。为了保护这些信号尽量少受到周围信号线的串扰，可在这些信号走线的外围加上保护的地线，将要保护的信号线加在中间。 7.走线避免成环

各类信号走线不能形成环路，地线也不能形成电流环路。如果产生环路电路，将在系统中产生很大的干扰。 8.布置去耦电容 每个集成电路块的附近应该设置一个或者几个高频去耦电容。为集成片的瞬变电流提供就进的高频通道，使电流不至于通过环路面积较大的供电线路，从而大大减少了向外的辐射噪声。同时由于各集成片拥有自己的高频通道，相互之间没有公共阻抗，抑制了其阻抗耦合。 9.使用高频扼流环节 模拟地线、数字地线等接往公共地线时要用高频扼流环节。在实际装配高频扼流环节时用的网上是中心穿孔有导线的高频铁氧体磁珠. 10.避免分支和树桩 告诉信号布线应尽量避免分支或树桩。树桩对阻抗有很大影响，可以导致信号的反射和过冲，所以我们通常在设计时应避免树桩和分支。采用菊花链的方式，将对信号的影响降低。 11.信号线尽量走在内层 高频信号线走在表层容易产生较大电磁辐射，也容易受到外界电磁辐射或者因此的干扰。将高频信号先布线在电源和地线之间，通过电源还底层对电磁波的吸收，所产生的辐射将减少很多。

函数信号发生器的使用方法规定

函数信号发生器的使用方法规定 1、目的：为操作人员作操作指导。 2、范围：适用于函数信号发生器操作人员。 3、操作步骤： 3.1注意事项 仪器在只使用“电压输出端”时应将“输出衰减”开关置于“0dB”~“80dB”内的位置，以免功率指示电压表指示过大而损坏。 3.2使用方法 3.2.1开机：在未开机前应首先检查仪器外接电源是否为交流220V±10%，50Hz±5%， 并检查电源插头上的地线脚应与在地接触良好，以防机壳带电。面板上的电源开关 应放在“关”位置，“电平调节”旋钮置中间，输出衰减旋钮置“0dB”，频段开关设 置在你所需要的频段。 3.2.2频率选择：首先将频段开关设置在你所期望的频率范围内，然后调节频率调谐旋钮 和频率微调旋钮，至数码管上指示你所需要的频率为止。 3.2.3波形选择：波形开关在“~”位置，可在电压输出端获得全频段的电压正弦信号，在 功率输出端可获得20Hz~100kHz的功率输出；波形开关在“”位置，在电压输 出端可获得全频段的电压方波信号。输出衰减在功率输出端8Ω档同样可以获得 20Hz~100kHz的方波功率输出。 3.2.4输出电压调整：电压输出端的输出电压可通过“电平调节”旋钮连续可调。 3.2.5功率输出调整：功率输出端的输出同由“电平调节”旋钮控制调节，并可通过“输 出衰减”进行80 dB的衰减。“输出衰减”控制开关上有8Ω和600Ω二档匹配档， 用以匹配低阻和较高负载以获取最大输出功率。 3.2.6功率的平衡输出：本仪器600Ω功率输出档可进行平衡输出，方法是可将面板上中间 红色接线柱和黑色接线柱之间的接地片取下，接在两个红色接线柱上即可，但本仪器连接的其它仪器也应不接在“地”电位。

ALLEGRO DDR布线规则

ALLEGRO约束规则设置步骤(以DDR为例) Dyyxh@pcbtech tzyhust@https://www.sodocs.net/doc/ae4221576.html, 本文是我对约束规则设置方面的一些理解,希望对新手能有所帮助.由于本人水平有限, 错误之处难免,希望大家不吝赐教! 在进行高速布线时,一般都需要进行线长匹配,这时我们就需要设置好constraint规则,并 将这些规则分配到各类net group上.下面以ddr为例,具体说明这些约束设置的具体步骤. 1. 布线要求 DDR时钟: 线宽10mil,内部间距5mil,外部间距30mil,要求差分布线,必需精确匹 配差分对走线误差,允许在+20mil以内 DDR地址,片选及其他控制线:线宽5mil,内部间距15mil,外部间距20mil,应走成 菊花链状拓扑,可比ddrclk线长1000-2500mil,绝对不能短 DDR数据线,ddrdqs,ddrdm线:线宽5mil,内部间距15mil,外部间距20mil,最好在 同一层布线.数据线与时钟线的线长差控制在50mil内. 2. 根据上述要求,我们在allegro中设置不同的约束 针对线宽(physical),我们只需要设置3个约束:DDR_CLK, DDR_ADDR,

DDR_DATA 设置好了上述约束之后,我们就可以将这些约束添加到net上了.点击physical rule set 中的attach……,再点击右边控制面板中的more, 弹出对话框 如上图所示,找到ckn0和ckp0,点击apply,则弹出 选中左边列表中的NET_PHYSICAL_TYPE, 在右边空格内输入DDR_CLK, 点击apply, 弹出 即这两个net已经添加上了NET_PHYSICAL_TYPE属性,且值为DDR_CLK. 类似的,可以将DDR数据线,数据选通线和数据屏蔽线的NET_PHYSICAL_TYPE设 为DDR_DATA, DDR地址线,片选线,和其他控制线的NET_PHYSICAL_TYPE设为 DDR_ADDR. 上述步骤完成后,我们就要将已经设好的约束分配到这些net group上. 如下图点击assignment table…… 弹出对话框 如下图所示,我们对不同的信号组选择各自的physical约束 有人可能会问,为什么你这还有area0,area1啊这是因为你的这些约束有的地方不可 能达到的,比如在bga封装的cpu内,你引线出来,线间距不可能达到

PCBLayout中的直角走线、差分走线和蛇形线

布线（Layout）是PCB设计工程师最基本的工作技能之一。走线的好坏将直接影响到整个系统的性能，大多数高速的设计理论也要最终经过Layout 得以实现并验证，由此可见，布线在高速PCB 设计中是至关重要的。下面将针对实际布线中可能遇到的一些情况，分析其合理性，并给出一些比较优化的走线策略。 主要从直角走线，差分走线，蛇形线等三个方面来阐述。 1．直角走线 直角走线一般是PCB布线中要求尽量避免的情况，也几乎成为衡量布线好坏的标准之一，那么直角走线究竟会对信号传输产生多大的影响呢？从原理上说，直角走线会使传输线的线宽发生变化，造成阻抗的不连续。其实不光是直角走线，顿角，锐角走线都可能会造成阻抗变化的情况。 直角走线的对信号的影响就是主要体现在三个方面： 一是拐角可以等效为传输线上的容性负载，减缓上升时间； 二是阻抗不连续会造成信号的反射； 三是直角尖端产生的EMI。 传输线的直角带来的寄生电容可以由下面这个经验公式来计算： C=61W(Er)[size=1]1/2[/size]/Z0 在上式中，C 就是指拐角的等效电容（单位：pF），W指走线的宽度（单位：inch），εr 指介质的介电常数，Z0就是传输线的特征阻抗。举个例子，对于一个4Mils的50欧姆传输线（εr为4.3）来说，一个直角带来的电容量大概为0.0101pF，进而可以估算由此引起的上升时间变化量： T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps 通过计算可以看出，直角走线带来的电容效应是极其微小的。 由于直角走线的线宽增加，该处的阻抗将减小，于是会产生一定的信号反射现象，我们可以根据传输线章节中提到的阻抗计算公式来算出线宽增加后的等效阻抗，然后根据经验公式计算反射系数： ρ=(Zs-Z0)/(Zs+Z0) 一般直角走线导致的阻抗变化在7%-20%之间，因而反射系数最大为0.1左右。而且，从下图可以看到，在W/2线长的时间内传输线阻抗变化到最小，再经过W/2时间又恢复到

差分信号走线原则

设计规则1 我们处理差分信号的第一个规则是：走线必须等长。有人激烈地反对这条规则。通常他们的争论的基础包括了信号时序。他们详尽地指出许多差分电路可以容忍差分信号两个部分相当的时序偏差而仍然能够可靠地进行翻转。根据使用的不同的逻辑门系列，可以容忍500 mil 的走线长度偏差。并且这些人们能够将这些情况用器件规范和信号时序图非常详尽地描绘出来。问题是，他们没有抓住要点！差分走线必须等长的原因与信号时序几乎没有任何关系。与之相关的仅仅是假定差分信号是大小相等且极性相反的以及如果这个假设不成立将会发生什么。将会发生的是：不受控的地电流开始流动，最好情况是良性的，最坏情况将导致严重的共模EMI问题。 因此，如果你依赖这样的假定，即：差分信号是大小相等且极性相反，并且因此没有通过地的电流，那么这个假定的一个必要推论就是差分信号对的长度必须相等。差分信号与环路面积：如果我们的差分电路处理的信号有着较慢的上升时间，高速设计规则不是问题。但是，假设我们正在处理的信号有着有较快的上升时间，什么样的额外的问题开始在差分线上发生呢？考虑一个设计，一对差分线从驱动器到接收器，跨越一个平面。同时假设走线长度完全相等，信号严格大小相等且极性相反。因此，没有通过地的返回电流。但是，尽管如此，平面层上存在一个感应电流！ 任何高速信号都能够（并且一定会）在相邻电路（或者平面）产生一个耦合信号。这种机制与串扰的机制完全相同。这是由电磁耦合，互感耦合与互容耦合的综合效果，引起的。因此，如同单端信号的返回电流倾向于在直接位于走线下方的平面上传播，差分线也会在其下方的平面上产生一个感应电流。 但这不是返回电流。所有的返回电流已经抵消了。因此，这纯粹是平面上的耦合噪声。问题是，如果电流必须在一个环路中流动，剩下来的电流到哪里去了呢？记住，我们有两根走线，其信号大小相等极性相反。其中一根走线在平面一个方向上耦合了一个信号，另一根在平面另一个方向上耦合了一个信号。平面上这两个耦合电流大小相等（假设其它方面设计得很好）。因此电流完全在差分走线下方的一个环路中流动（图3）。它们看上去就像是涡流。耦合电流在其中流动的环路由（a）差分线自身和（b）走线在每个端点之间的间隔来定义。 设计规则2 现在EMI 与环路面积已是广为人知了3。因此如果我们想控制EMI，就需要将环路面积最小化。并且做到这一点的方法引出了我们的第二条设计规则：将差分线彼此靠近布线。有人反对这条规则，事实上这条规则在上升时间较慢并且EMI 不是问题时并不是必须的。但是在高速环境中，差分线彼此靠得越近布线，走线下方所感应的电流的环路就越小，

差分信号线的原理和优缺点分析

差分信号线的原理和优缺点分析 随着近几年对速率的要求快速提高，新的总线协议不断的提出更高的速率。传统的总线协议已经不能够满足要求了。串行总线由于更好的抗干扰性，和更少的信号线，更高的速率获得了众多设计者的青睐。而串行总线又尤以差分信号的方式为最多。所以在这篇中整理了些有关差分信号线的设计和大家探讨下。 1.差分信号线的原理和优缺点 差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。 差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面： a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。 b. 能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，如图在A-A‘的电流是从右到左，那B-B‘的是从左到右，那么按右手螺旋定则，那他们的磁力线是互相抵消的。耦合的越紧密，互相抵消的磁力线就越多。泄放到外界的电磁能量越少。 c.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。目前流行的LVDS（low voltage differenTIal signaling）就是指这种小振幅差分信号技术。 2.差分信号的一个实例：LVDS

高速PCB布线差分对走线

高速PCB布线差分对走线 为了避免不理想返回路径的影响，可以采用差分对走线。为了获得较好的信号完整性，可以选用差分对来对高速信号进行走线，如图1所示，LVDS电平的传输就采用差分传输线的方式。 图1 差分对走线实例 差分信号传输有很多优点，如： ·输出驱动总的dI/dr会大幅降低，从而减小了轨道塌陷和潜在的电磁干扰； ·与单端放大器相比，接收器中的差分放大器有更高的增益； ·差分信号在一对紧耦合差分对中传输时，在返回路径中对付串扰和突变的鲁棒性更好； ·因为每个信号都有自己的返回路径，所以差分新信号通过接插件或封装时，不易受 到开关噪声的干扰； 但是差分信号也有其缺点：首先是会产生潜在的EMI，如果不对差分信号进行恰当的平衡或滤波，或者存在任何共模信号，就可能会产生EMI问题；其次是和单端信号相比，传输差分信号需要双倍的信号线。 如图2所示为差分对走线在PCB上的横截面。D为两个差分对之间的距离；s为差分对两根信号线间的距离；W为差分对走线的宽度；Ff为介质厚度。

使用差分对走线时，要遵循以下原则： ·保持差分对的两信号走线之间的距离S在整个走线上为常数； ·确保D＞25，以最小化两个差分对信号之间的串扰； ·使差分对的两信号走线之间的距离S满足：S＝3H，以便使元件的反射阻抗最小化； ·将两差分信号线的长度保持相等，以消除信号的相位差； ·避免在差分对上使用多个过孔，过孔会产生阻抗不匹配和电感。 图2 PCB上的差分对走线 以前，只有不到50％的电路板采用可控阻抗互连线，而现在这一比例已超过90％。如今有不到50％的电路板使用了差分对，相信在不久的将来，随着对差分对原理和设计规则的了解加深，将会有超过90％的电路板使用它 欢迎转载，信息来源维库电子市场网（https://www.sodocs.net/doc/ae4221576.html,）

函数信号发生器使用说明(超级详细)

函数信号发生器使用说明 1－1 SG1651A函数信号发生器使用说明 一、概述 本仪器是一台具有高度稳定性、多功能等特点的函数信号发生器。能直接产生正弦波、三角波、方波、斜波、脉冲波，波形对称可调并具有反向输出，直流电平可连续调节。TTL可与主信号做同步输出。还具有VCF输入控制功能。频率计可做内部频率显示，也可外测1Hz~的信号频率，电压用LED显示。 二、使用说明 面板标志说明及功能见表1和图1 图1 表1 序 面板标志名称作用号 1电源电源开关按下开关，电源接通，电源指示灯亮 2 1、输出波形选择 波形波形选择 2、与1 3、19配合使用可得到正负相锯齿波和脉

DC1641数字函数信号发生器使用说明 一、概述 DC1641使用LCD显示、微处理器（CPU）控制的函数信号发生器，是一种小型的、由集成电路、单片机与半导体管构成的便携式通用函数信号发生器，其函数信号有正弦波、三角波、方波、锯齿波、脉冲五种不同的波形。信号频率可调范围从~2MHz，分七个档级，频率段、频率值、波形选择均由LCD显示。信号的最大幅度可达20Vp-p。脉冲的占空比系数由10%~90%连续可调，五种信号均可加±10V的直流偏置电压。并具有TTL电平的同步信号输出，脉冲信号反向及输出幅度衰减等多种功能。除此以外，能外接计数输入，作频率计数器使用，其频率范围从10Hz~10MHz（50、100MHz[根据用户需要]）。计数频率等功能信息均由LCD显示，发光二极管指示计数闸门、占空比、直流偏置、电源。读数直观、方便、准确。 二、技术要求 函数发生器 产生正弦波、三角波、方波、锯齿波和脉冲波。 2.1.1函数信号频率范围和精度 a、频率范围 由~2MHz分七个频率档级LCD显示，各档级之间有很宽的覆盖度， 如下所示： 频率档级频率范围（Hz） 1 ~2 10 1~20 100 10~200

DDR走线规则

1．时钟信号 （1）差分布线，差分阻抗100欧姆，差分线误差±5mil。 （2）与其它信号的间距要大于25mil，而且是指edge to edge的间距 （3）CLK等长，误差±10mil。 2．数据信号： （1）数据信号分为八组，每组单独分开走线，第一组为DDR_DQ[0：7]、DDR_DQSP0、DDR_DQSN0、DDR_DQM0，以此类推，同组信号在同一层走线。 （2）DQ和DQM为点对点布线， （3）DQS为差分布线。差分线误差±5mil，差分阻抗100欧姆。 （4）组内间距要大于12mil，而且是指edge to edge的间距，同组内DQ与DQM以DQS为基准等长，误差±5mil。 （5）DQS与DDR2_CLKP等长，误差±5mil。 （6）不同组信号间距：大于20mil（edge to edge的间距） （7）DDR_CKN/P之间的并联100欧姆电阻，需要放置在信号一分二的分叉地方 （8）尽可能减少过孔 （9）叠层设计的时候，最好将每一层阻抗线宽，控制在差不多宽度 （10）信号走线长度，不超过2500mil 3．控制信号和地址信号： (1) 组内间距要大于12mil，而且是指edge to edge的间距 (2) 所有控制线须等长，误差±10mil。 (3 不同组信号间距：大于20mil（edge to edge的间距） 4．其它信号 DDR_VREF走线宽度20mil以上。 无论是PCB上使用芯片还是采用DIMM条，DDR和DDRx（包括DDR2，DDR4等）相对与传统的同步SDRAM的读写，我认为主要困难有三点： 1，时序。由于DDR采用双沿触发，和一般的时钟单沿触发的同步电路，在时序计算上有很大不同。DDR之所以双沿触发，其实是在芯片内部做了时钟的倍频（因为按照耐奎斯特准则，时钟频率应该至少是信号频率的2倍），对外看起来，数据地址速率和时钟一样。为了保证能够被判决一组信号较小的相差skew，DDR对数据DQ信号使用分组同步触发DQS信号，所以DDR上要求时序同步的是DQ

LCMS使用注意事项

LC-MS添加剂： 酸：不能使用无机酸，否则会腐蚀离子源；可以推荐使用甲酸或乙酸，在阳离子模式下可以作为质子供体； 碱：不能使用碱金属类强碱，否则会腐蚀离子源；推荐使用氨水，在阴离子模式下作为质子受体； 表面活性剂：洗涤剂或其他表面活性剂会抑制离子化，不建议使用； 三氟（氯）乙酸：可以提高色谱分辨率，但在质谱中对正负离子模式都有一定的离子抑制效应，用量应该小于0.1%（v/v）； 异丙醇（Isopropyl Alcohol）：适合负离子模式，可以增强阴离子的形成，加入有机相（B）的量应该在10%左右； 三乙胺（TEA）和三甲胺（TMA）：适合负离子模式，加入可以增强阴离子的形成； 难挥发性盐：HPLC中也尽量避免难挥发性盐的加入，如碱金属磷酸盐、硼酸盐、柠檬酸盐等； 缓冲溶液：缓冲液浓度应低于20mM，尽量使用易挥发性盐如醋酸铵、甲酸铵；使用缓冲液时应该勤清洗ESI的加热毛细管以及API的stack；LC-MS不应该使用tris缓冲液，否则蛋白（多肽）质谱信号会受到tris盐的影响而使样品质谱信号降低，tris的质谱峰为m/z 122,243,265和327。. 单独做RP-HPLC可以允许蛋白样品中含有少量DMSO或者Tris。 常用的LC-MS溶剂： 甲醇、乙腈、水、异丙醇、二氯甲烷、氯仿、己烷。 ESI中不同溶剂系统LC-MS的作用不同，产生的离子化总数不同：

50/50 ACN/H2O 0.1% NH4OH 50/50 MeOH/H2O 50/50 ACN/H2O 100 H2O 100 MeOH 100 ACN 50/50 MeOH/H2O 1% Acetic 50/50 MeOH/H2O 0.1% Formic 50/50 ACN/H2O 1% Acetic 50/50 ACN/H2O 0.1% Formic 50/50 MeOH/H2O 5mM NH4OAc 50/50 MeOH/H2O 10mM NH4OAc 50/50 MeOH/H2O 0.1% TFA 50/50 MeOH/H2O 0.05% TFA 50/50 MeOH/H2O 0.02% TFA 50/50 ACN/H2O 0.1% TFA 50/50 ACN/H2O 0.05% TFA 50/50 ACN/H2O 0.02% TFA 50/50 MeOH/H2O 0.1% NH4OH S o l v e n t S y s t e m Counts (protonated ion species)

与EMI相关的Layout走线规则

与EMI相关的Layout走线规则 1、PCB不能有直角走线，直角走线会导致阻抗不连续，导致信号发射，从而产生振铃或过冲，形成强烈的EMI辐射。 2、PCB走线特别是时钟线与总线的粗细应保持一致，粗细不一致时，走线阻抗会发生突变，导致信号发射，从而产生振铃或过冲，形成强烈的EMI辐射。直角时或粗细不一致时，导线横截面积改变，阻抗突变，会导致反射（电流振荡，方波上升沿上升时间变短，上升沿变陡，缚利叶变换时下降沿越平滑，高频范围变大，EMI FAIL风险变大）造成能量的叠加，导致EMI noise。另外有五种端接方式都是为了阻抗匹配。 3、尽量避免相邻布线层的层设置，无法避免时，应使相邻布线层中相互垂直或平行走线长度小于1000mil，减小平行走线之间的串扰。会形成杂散电容。 4、如果单板有内部信号走线层，则时钟等关键信号线布在内层。将关键信号布在内部走线层可以起到屏蔽的作用。 5、时钟线两侧建议包地线，包地线每隔3000mil接地，保证各包地线上各点电位相等，使信号的回流路径走在预先设定好的地线上，避免crosstalk和coupling到其它线路。 6、时钟、总线、射频线等关键信号走线和其他同层平行走线应满足3W原则，避免信号之间的串扰。原理同第三条。 7、电流大于等于1A电源所用的表贴保险丝、磁珠、电感、钽电容的焊盘应不少于两个过孔接到平面层，减少过孔等效阻抗。两个wire孔下地可以减小电感。 8、差分信号线应同层，等长，并行走线，保持阻抗一致，差分线间无其它走线，保证差分线对的共模阻抗相等，提高其抗干扰能力。差分信号大小相等，方向相等，从EE方面，如果信号到达时间不等，会造成误操作，从EMI考虑，差分信号平行走线noise能相互抵消。 9、关键信号走线一定不能跨分割区走线（包括过孔，焊盘导致的参考平面间隙），跨分割区走线会导致信号回路面积的增大。 10、信号跨其回流平面分割的情况不可避免时，建议在信号跨分割附近采用桥接电容方式处理，电容取值为1nF。信号跨分割时，常常会导致其回路面积增大，采用桥接地方式是人为的为其设置信号回路。加电容是高频充当导线。 11、单板上的滤波器（滤波电路）下方不要有其他无关信号走线，分布电容会削弱滤波器的滤波效果。 12、滤波器（滤波电路）的输入，输出信号不能相互平行，交叉走线，避免滤波前后的走线

SATA高速差分信号设计规则

PCB设计挑战和建议作为PC、服务器和消费电子产品中重要的硬盘驱动器接口，串行ATA(SATA)发展迅猛并日益盛行。随着基于磁盘的存储在所有电子市场领域中变得越来越重要，系统设计工程师需要知道采用第一代SATA(1.5Gbps)和第二代SATA(3.0Gbps)协议的产品设计中的独特挑战。此外，系统设计工程师还需要了解新的SATA特性，以使其用途更广，功能更强，而不仅仅是简单地代替并行ATA。充分利用这些新特性并克服设计中存在的障碍，对成功推出采用SATA接口的产品非常关键。 日趋复杂的PCB布局布线设计对保证高速信号(如SATA)的正常工作至关重要。由于第一代和第二代SATA的速度分别高达1.5Gbps和3.0Gbps，因此铜箔蚀刻线布局的微小改动都会对电路性能造成很大的影响。SATA信号的上升时间约为100ps，如此快的上升时间，再加上有限的电信号传输速度，所以即使很短的走线也必须当成传输线来对待，因为这些走线上有很大部分的上升(或下降)电压。 高频效应处理不好，将会导致PCB无法工作或者工作起来时好时坏。为保证采用FR4 PCB板的SATA设计正常工作，必须遵守下面列出的FR4 PCB布局布线规则。这些规则可分为两大类：设计使用差分信号和避免阻抗不匹配。 高速差分信号设计规则包括： 1.SATA是高速差分信号，一个SATA连接包含一个发送信号对和一个接收 信号对，这些差分信号的走线长度差别应小于5mil。使差分对的走线长度保持一致非常重要，不匹配的走线长度会减小信令之间的差值，增加误码率，而且还会产生共模噪声，从而增加EMI辐射。差分信号线对应该 在电路板表层并排走线(微带线)，如果差分信号线对必须在不同的层走 线，那么过孔两侧的走线长度必须保持一致。 2.差分信号线对的走线不能太靠近，建议走线间距是走线相对于参考平面高 度的6至10倍(最好是10倍)。 3.为减少EMI，差分对的走线间距不要超过150mil。 4.SATA差分对的差分阻抗必须为100欧姆。 5.为减少串扰，同一层其它信号与差分信号线对之间的间距至少为走线相对 于参考平面高度的10至15倍。 6.在千兆位传输速度的差分信号上不要使用测试点。 避免阻抗不匹配的设计规则包括：

差分信号PCB规则

什么是差分信号？ 一个差分信号是用一个数值来表示两个物理量之间的差异。从严格意义上来讲，所有电压信号都是差分的，因为一个电压只能是相对于另一个电压而言的。在某些系统里，系统'地'被用作电压基准点。当'地'当作电压测量基准时，这种信号规划被称之为单端的。我们使用该术语是因为信号是用单个导体上的电压来表示的。 另一方面，一个差分信号作用在两个导体上。信号值是两个导体间的电压差。尽管不是非常必要，这两个电压的平均值还是会经常保持一致。我们用一个方法对差分信号做一下比喻，差分信号就好比是跷跷板上的两个人，当一个人被跷上去的时候，另一个人被跷下来了- 但是他们的平均位置是不变的。继续跷跷板的类推，正值可以表示左边的人比右边的人高，而负值表示右边的人比左边的人高。0 表示两个人都是同一水平。 图1 用跷跷板表示的差分信号 应用到电学上，这两个跷跷板用一对标识为V+和V-的导线来表示。当V+>V-时，信号定义成正极信号，当V+

高速信号走线规则

高速信号走线规则 随着信号上升沿时间的减小，信号频率的提高，电子产品的EMI问题，也来越受到电子工程师的关注。 高速PCB设计的成功，对EMI的贡献越来越受到重视，几乎60％的EMI问题可以通过高速PCB来控制解决。 规则一：高速信号走线屏蔽规则 在高速的PCB设计中，时钟等关键的高速信号线，走需要进行屏蔽处理，如果没有屏蔽或只屏蔽了部分，都是会造成EMI的泄漏。建议屏蔽线，每1000mil，打孔接地。如上图所示。 规则二：高速信号的走线闭环规则 由于PCB板的密度越来越高，很多PCB LAYOUT工程师在走线的过程中，很容易出现这种失误，如下图所示： 时钟信号等高速信号网络，在多层的PCB走线的时候产生了闭环的结果，这样的闭环结果将产生环形天线，增加EMI 的辐射强度。 规则三：高速信号的走线开环规则 规则二提到高速信号的闭环会造成EMI辐射，同样的开环同样会造成EMI辐射，如下图所示：

时钟信号等高速信号网络，在多层的PCB走线的时候产生了开环的结果，这样的开环结果将产生线形天线，增加EMI 的辐射强度。在设计中我们也要避免。 规则四：高速信号的特性阻抗连续规则 高速信号，在层与层之间切换的时候必须保证特性阻抗的连续，否则会增加EMI的辐射，如下图： 也就是：同层的布线的宽度必须连续，不同层的走线阻抗必须连续。 规则五：高速PCB设计的布线方向规则 相邻两层间的走线必须遵循垂直走线的原则，否则会造成线间的串扰，增加EMI辐射，如下图： 相邻的布线层遵循横平竖垂的布线方向，垂直的布线可以抑制线间的串扰。 规则六：高速PCB设计中的拓扑结构规则 在高速PCB设计中有两个最为重要的内容，就是线路板特性阻抗的控制和多负载情况下的拓扑结构的设计。在高速的情况下，可以说拓扑结构的是否合理直接决定，产品的成功还是失败。 如上图所示，就是我们经常用到的菊花链式拓扑结构。这种拓扑结构一般用于几Mhz的情况下为益。高速的拓扑结构我们建议使用后端的星形对称结构。

示波器、信号发生器操作与保养

示波器的操作与保养 一、注意事项 1、使用合适的电源线：使用专用电源线并经所在国家/地区认证的电源线； 2、正确连接并正确断开连接：在探头连接到被测电路之前，请先将探头输出端连接到测量 仪器。在连接探头输入端之前，请先将探头基准导线与被测电路连接。将探头与测量仪器断开之前，请先将探头输入端及探头基准导线与被测电路断开。 3、将产品接地：本产品通过电源线的接地导线接地。为避免电击，必须将接地导线与大地 相连。在对本产品的输入端或输出端进行连接之前，请务必将本产品正确接地。 4、遵守所有终端额定值：为避免火灾或电击，请遵守产品上的所有额定值和标记。在对产 品进行连接之前，请首先查阅产品手册，了解相关额定值的详细信息。 只能将探头基准导线连接到大地。 对任何终端（包括公共终端）施加的电压不要超过该终端的最大额定值。 5、断开电源：电源开关可以使产品断开电源。请参阅相关位置的说明。不要挡住电源开关； 此电源开关必须能够随时供用户使用。 6、切勿开盖操作：请勿在外盖或面板打开时运行，如果怀疑损坏，请找合格的维修人员进 行检查。 7、远离外漏电路：电源接通后，请勿接触外漏的线路和元件。 8、请勿在潮湿环境、易燃易爆的环境中使用并保持表面清洁和干燥，注意适当通风。 二、日常保养 1、存放或放置示波器时，请勿使液晶显示器长时间受阳光直射。 2、请勿将示波器或探头置于雾气、液体或溶剂中。 3、使用/操作示波器及探头之前请读熟示波器的使用说明书； 4、使用示波器中途间隔半小时以上时应该及时关闭示波器的电源； 5、开启示波器电源之前应将示波器放到稳固的操作台上，避免示波器摔下来； 6、使用示波器探头时应将导线整理好，避免被绊到或重物砸到； 三、清洁 1、经常检查示波器和探头并及时清洁示波器的外表面； 2、使用不起毛的抹布清除示波器和探头外部的浮沉，请避免刮擦到光洁的示波器滤光材料； 3、使用一块用水浸湿的软布清洁示波器，要彻底地清洁，也可使用75%的异丙醇的水溶剂； 4、请勿使用任何腐蚀性试剂或化学清洁试剂；

AD布线规则(自己整理)

一、PCB板的元素 1、工作层面 对于印制电路板来说，工作层面可以分为6大类， 信号层（signal layer） 内部电源/接地层（internal plane layer） 机械层（mechanical layer）主要用来放置物理边界和放置尺寸标注等信息，起到相应的提示作用。EDA软件可以提供16层的机械层。 防护层（mask layer）包括锡膏层和阻焊层两大类。锡膏层主要用于将表面贴元器件粘贴在PCB上，阻焊层用于防止焊锡镀在不应该焊接的地方。 丝印层（silkscreen layer）在PCB板的TOP和BOTTOM层表面绘制元器件的外观轮廓和放置字符串等。例如元器件的标识、标称值等以及放置厂家标志，生产日期等。同时也是印制电路板上用来焊接元器件位置的依据，作用是使PCB板具有可读性，便于电路的安装和维修。 其他工作层（other layer）禁止布线层Keep Out Layer 钻孔导引层drill guide layer 钻孔图层drill drawing layer 复合层multi-layer 2、元器件封装 是实际元器件焊接到PCB板时的焊接位置与焊接形状，包括了实际元器件的外形尺寸，所占空间位置，各管脚之间的间距等。 元器件封装是一个空间的功能，对于不同的元器件可以有相同的封装，同样相同功能的元器件可以有不同的封装。因此在制作PCB板时必须同时知道元器件的名称和封装形式。 （1）元器件封装分类 通孔式元器件封装（THT，through hole technology） 表面贴元件封装（SMT Surface mounted technology） 另一种常用的分类方法是从封装外形分类：SIP单列直插封装 DIP双列直插封装 PLCC塑料引线芯片载体封装 PQFP塑料四方扁平封装 SOP小尺寸封装 TSOP薄型小尺寸封装 PPGA塑料针状栅格阵列封装 PBGA塑料球栅阵列封装 CSP芯片级封装 (2)元器件封装编号 编号原则：元器件类型+引脚距离（或引脚数）+元器件外形尺寸 例如AXIAL-0.3DIP14RAD0.1RB7.6-15等。 （3、铜膜导线是指PCB上各个元器件上起电气导通作用的连线，它是PCB设计中最重要的部分。对于印制电路板的铜膜导线来说，导线宽度和导线间距是衡量铜膜导线的重要指标，这两个方面的尺寸是否合理将直接影响元器件之间能否实现电路的正确连接关系。 印制电路板走线的原则： ◆走线长度：尽量走短线，特别对小信号电路来讲，线越短电阻越小，干扰越小。 ◆走线形状：同一层上的信号线改变方向时应该走135°的斜线或弧形，避免90°的拐角。

SDRAM 类高速器件布线规则

Learn to walk first before you want to run…SDRAM 类高速器件布线规则 一个优秀的Layout，一块好的板子，并不是随便布线连同就可以实现电路要求的，凡事都得谨慎，此处别处摘要，讲述SDRAM类高速器件布线规则： 如果你没有信号完整性的知识和对传输线的认识，恐怕你很难看懂，如果你看不懂，那么请按这样一个通用的基本法则做： （1）DDR和主控芯片尽量靠近 （2）高速约束中设置所有信号、时钟线等长(最多允许50mils的冗余)，所有信号、时钟线长度不超过1000mils （3）尽量0过孔，元件层下面一定要有一个接地良好的地层，所有走线不能跨过地的分割槽，即从元件层透视地层看不到与信号线交叉的地层分割线。 这样的话200M的DDR基本上是没有太大问题。其它的一些3W 20H法则就能做到尽量做到吧 3W原则: 这里3W是线与线之间的距离保持3倍线宽。你说3H也可以。但是这里H指的是线宽度。不是介质厚度。是为了减少线间串扰，应保证线间距足够大，如果线中心距不少于3倍线宽时，

则可保持70%的线间电场不互相干扰，称为3W规则。如要达到98%的电场不互相干扰，可使用10W规则。针对EMI（电磁干扰：eg传导、辐射、谐波） 20H原则： 是指电源层相对地层内缩20H的距离，当然也是为抑制边缘辐射效应。在板的边缘会向外辐射电磁干扰。将电源层内缩，使得电场只在接地层的范围内传导。有效的提高了EMC。若内缩20H则可以将70%的电场限制在接地边沿内；内缩100H则可以将98%的电场限制在内。针对EMC（电磁兼容） 五---五规则： 印制板层数选择规则，即时钟频率到5MHz或脉冲上升时间小于5ns，则PCB板须采用多层板，这是一般的规则，有的时候出于成本等因素的考虑，采用双层板结构时，这种情况下，最好将印制板的一面做为一个完整的地平面层。 对于“五五规则”的时钟频率到5MHz或脉冲上升时间小于5ns，此处我严重不理解。。。时钟信号：以地平面为参考，给整个时钟回路的走线提供一个完整的地平面， 给回路电流提供一个低阻抗的路径。由于是差分时钟信号，在走线前应预先设计好线宽线距，计算好差分阻抗，再按照这种约束来进行布线。所有的DDR差分时钟信号都必须在关键平面上走线，尽量避免层到层的转换。线宽和差分间距需要参考DDR控制器的实施细则，信号线的单线阻抗应控制在50～60 Ω，差分阻抗控制在100～120 Ω。时钟信号到其他信号应保持在20 mil*以上的距离来防止对其他信号的干扰。蛇形走线的间距不应小于20 mil。串联终端电阻RS值在15～33Ω，可选的并联终端电阻RT值在25～68 Ω，具体设定的阻值还是应该依据信号完整性仿真的结果。 数据信号组：以地平面为参考，给信号回路提供完整的地平面。特征阻抗控制在50～60 Ω。线宽要求参考实施细则。与其他非DDR信号间距至少隔离20 mil。长度匹配按字节通道为单位进行设置，每字节通道内数据信号DQ、数据选通DQS和数据屏蔽信号DM长度差应控制在±25 mil内(非常重要)，不同字节通道的信号长度差应控制在1 000 mil 内。与相匹配的DM和DQS串联匹配电阻RS值为0～33 Ω，并联匹配终端电阻RT值为25～68Ω。如果使用电阻排的方式匹配，则数据电阻排内不应有其他DDR信号。 地址和命令信号组：保持完整的地和电源平面。特征阻抗控制在50～60 Ω。信号线宽参考具体设计实施细则。信号组与其他非DDR信号间距至少保持在20 mil