ModelSim_破解图文教程

modelsim安装与使用图解

没有客套话，开始：

准备安装，我用的是xp sp2。

软件：

modelsim-win32-6.3e-se.exe

Crack_ModelSim_SE_6.3e.rar

一、安装modelsim

如果机器中已经装了modelsim，先卸载吧。

安装modelsim-win32-6.3e-se.exe

选Full Product，碰到有Next 只管点，一步步直到完成。

下面注意要选“否”

选择退出Exit

二、配置license

建个目录C:\FLEXLM

1.复制MenterKG.exe到安装后文件夹目录（主目录内），运行，会生自动成licens.txt，选择“文件” “另存为”，保存到C:\FLEXLM，

文件名是LICENSE.TXT。

我的电脑（右键）→属性→高级→环境变量

系统变量→新建

LM_LICENSE_FILE

C:\FLEXLM\LICENSE.TXT

选确定退出。

下面也很重要，修改C:\Modeltech_6.3e\modelsim.ini 文件。

先复制modelsim.ini，防止改错。把modelsim.ini 去掉“只读”属性。找到V optFlow = 1 把1 改为0 ，关掉优化选项。不然，调试的时候看不到波形。(修改0这一步不知道具体有用没，但修改后没问题) （以上的licence路径可以自己设,但环境变量一定要设正确）

2.将K:\modeltech_10.0\win32\mgls.dll的文件替换掉。

ok

现在桌面上的ModelSim SE 6.3e 图标已经可以进入modelsim 了。

三、准备要调试的文件

通常我都会建一个工作区C:\WorkSpace，把要调试的程序放到这里。举个例子：建一个项目CLK，放到C:\WorkSpace\CLK 目录下。

在rtl目录下放hdl代码，sim 用于放modelsim 的project 文件，project我放的是ise 的project文件。

在rtl目录下建两个文件：main_tb.v 和timescale.v，代码如下，文件CLK.rar也有：

文件：main_tb.v

`include "timescale.v"

`define CYC(n) repeat (n) @ (posedge clk);

module main_tb;

reg clk = 0;

reg rst;

parameter FAST_PERIOD = 20;

initial

begin

clk = 1;

forever

# (FAST_PERIOD/2) clk = ~clk;

end

initial

begin

rst = 1'b1;

`CYC(10)

rst = 1'b0;

end

endmodule

文件：timescale.v

`timescale 1ns / 1ns

接下来，要把timescale.v复制到sim 目录下。否则modelsim 找不到timescale.v 文件。

四、开始使用modelsim

打开modelsim，选择菜单file→new→project…

平时只要设置Project Name 和Project Location，填上内容，选OK退出。

选择Add Existing File 添加要调试的文件。如果不在此处添加，也可到项目管理的地方添加HDL文件。

这是modelsim 的主画面，在Workspace 的Project 上右键可以添加需要的HDL文件。Add to project → Existing File …

把main_tb.v 添加进来。

下面编译菜单Compile→Compile All，浮动条也有相应的按钮。

编译完成后，Status状态为对勾。如果不是，可以检查编译报告：在对应的文件名上点右键，选择Compile→Compile Report…；有时需要多查看几次，Modelsim的编译报告需要点时间才能完成更新，使用者可能只看到一些提示信息。

然后到Library 打开work。

然后选择main_tb，右键执行Simulate。

在objects窗口中能够看到信号。

在这里可以加信号到wave 窗口。Objects 窗口空白处右键add to wave→signals in region。这时就会有wave 窗口弹出。点可以开始调试了。

至于波形的大小，通过可以调整。

先写到此处，关于modelsim的内容很多，参考其它资料吧。

zzemu

2008-4-2

ModelSim使用的一点心得体会

ModelSim使用的一点心得- - 1、至今还没有弄明白为什么要用ModelSim，因为看波形Quartus II自带的工具就可以了啊。 2、我刚刚接触modelsim，我想大多数菜鸟跟我一样，看过如何使用ModelSim的介绍，说句实话，那些介绍写的都太过简单，仿佛大家都不屑写上一些比较“弱智”的步骤，恰恰就是这些看似累赘的步走，难为我好久。 教程上都写道，modelsim的简单使用方法如下：建立库- 影射库到物理目录- 编译代码- 启动仿真。首先建立库就叫我头晕。库的概念用在这儿实在不合适，把我吓坏了，也就没心思看下一步了。在我看来，教程应该这么写： <1> 建立一个目录modelsimStudy。用任何文本编辑器编辑一个简单的例子程序，比如计数器counter.vhd。有clk、ena、reset输入，cnt作为输出。 <2> 打开Modelsim，首先create project，工程名随意取了，比如命名为test，目录设在modelsimStudy下，默认的库work不变（这样就不用管什么建立库之类的东西了）。然后add existing file，把counter.vhd加入当前工程。 <3> 编译这个文件，通过之后，work下面会出现counter这个实体。然后选中它，右键，simulate（左键双击也可）。 <4> ModelSim有很多窗口（新手就怕这个），一开始只要选择view下面的objects 和wave窗口就行了。旧版的signal窗口在6.0的版本改名为Objects（这个我是摸索了好久才发现的，是不是太笨了？）。wave窗口刚打开时是空的，需要在objects窗口的add -> wave -> signals in region。这时，wave上就有clk\ ena \ reset等信号了。 <5> 我们给clk来个输入激励，在object窗口中选中clk，右键选clock，给它定义个时钟。

modelsim完美教程

准备事项 1.ModelSim试用版下载 2.范例程序下载(史丹佛大学一门课的期末专题Implememtation of Viterbi Decoder：constrain length K=3, code rate R=1/2, register-exchange) 整个project共含7个Verilog程序：system.v (top-level) |-- clkgen.v |-- chip_core.v |-- controller.v |-- spu.v |-- acs4.v |-- acs1.v (或是另外一个Verilog的简单例子，可以从C:\ SynaptiCAD\ Examples\ TutorialFiles\ VeriLoggerBasicVerilo gSimulation\ add4.v and add4test.v) (或是另外一个VHDL的简单例子，可以从C:\ Modeltech_5.7e\ examples\ adder.vhd and testadder.vhd) ModelSim PE /LE /SE 差别在哪? 本篇文章内容主要在教导软件使用，以Verilog程序为范例。假设各位读者已经熟悉Verilog，废话不多说，让我们马上来见识一下ModelSim ... 快速上手四部曲：建立Project、引进HDL Files、Compile、模拟(Simulate/Loading and Run) 1.建立一个新的Project 1-1 第一次执行程序时，可以从[开始] \ [程序集] \ ModelSim SE \ ModelSim；或是执行ModelSim在桌面的快捷方式

Quartus ii 10.0教程(包含modelsim仿真)

Quartus ii 10.0教程 说明 本文的部分章节，来源于本人翻译的Terasic DE2-115的英文入门文档。 平台 硬件：艾米电子EP2C8-2010增强版套件 软件：Quartus II 10.0 + ModelSim-Altera 6.5e (Quartus II 10.0) Starter Edition 内容 ?典型的CAD流程 ?开始 ?新建工程 ?录入Verilog设计 ?编译设计 ?引脚分配 ?仿真设计电路 ?编程及配置到FPGA器件 ?测试设计电路 典型的CAD流程 计算机辅助设计（CAD）软件，使得运用可编程逻辑器件实现所需逻辑电路，变得容易。比如现场可编程门阵列（FPGA）。典型的FPGA CAD设计流程如图1所示。

图1 典型的FPGA CAD设计流程 CAD流程包含以下步骤： ?设计输入——所需电路可通过原理图方式或硬件描述语言方式（如Verilog或VHDL）进行设计。 ?综合——输入的设计被综合进入由逻辑元素（LEs，FPGA芯片提供）组成的电路中。 ?功能仿真——综合电路被测试以验证其功能是否正确，次仿真不考虑时序因素。 ?布局布线——CAD Fitter工具决定网表中定义的LEs如何布置成FPGA芯片中的实际LEs。 ?时序分析——分析已布局布线电路中的不同路径的传播延迟，用以指示所需电路的性能。 ?时序仿真——测试已布局布线电路，验证其是否在功能和时序上都正确。 ?编程及配置——设计的电路，通过编程配置开关，被实现到一个物理的FPGA芯片。 配置开关用于配置LEs和建立所需线路连接。 本指南介绍Quartus II软件的基本特征。展示如何使用Verilog硬件描述语言来设计和实现电路。使用GUI来实现Quartus II指令。通过本份指南，读者将学习到： ?新建工程 ?使用Verilog代码录入设计 ?将综合的电路布局到Altera FPGA ?分配电路的输入输出到FPGA上的指定引脚 ?仿真设计电路 ?编程配置艾米电子EP2C8核心板上的FPGA芯片 1. 开始 在Quartus II中设计的每个逻辑电路或子电路，叫做一个工程。软件每次运行一个工程，并将所有信息保存在单一文件夹中。欲开始一个新的逻辑电路设计，第一步就是新建一个文件夹来保存文件。为了保存本指南的设计文件，在D盘新建introtutorial文件夹。指南者运行的范例为一个简单的双路灯控电路。 打开Quartus II软件，将看到类似于图2的画面。该显示画面包括若干窗口，用户可使用鼠标选择，以访问Quartus II软件的相关功能。Quartus II提供的大多数命令都可用菜单形式来访问。例如，在图2中，在File标签下点击左键，可打开如图3所示的菜单。用左键单击Exit可退出Quartus II软件。

ModelSim软件仿真步骤教程

使用ModelSim模擬驗證HDL code 1.在模擬前先準備好我們要模擬的電路檔案(Verilog HDL，TestBench,…) 2. 打開ModelSim，新建一個Project，鍵入Project name 按OK。此處我們的library name 為default library name “work”不必更改。 3.然後再加入我們所要模擬的電路檔案(若尚未準備，可開啟新檔案再將code 鍵入)選Add Existing File，將我們已編輯好的檔案加入。 將我們所需要的檔案加入，按Browse選擇我們所需檔案count.v,

count_test.vt)，按下OK。 再將先前所開啟的增加檔案的視窗關閉，按close。 4.按下compile all。

Compile成功沒有顯示出錯誤訊息, 則開始模擬波形 5.按下Simulation, 選擇檔案所在的Library (work), 點選TestBench的Module Name t_Gap_finder 按OK 6.承接上步驟將會跳出以下視窗，若要將所有訊號加入波型中觀察則選擇在 testbench的module name: count_tst按滑鼠右鍵選擇→ Add → Add to Wave。

7.在波型畫面按下Run All開始模擬 跑完後會跳出下面視窗選擇否則可觀察模擬波形，若按下是則會將ModelSim關閉。

8.觀察波形圖是否與功能符合,若與設計不符則修改設計並重複執行Step 4到 Step 8 Testbench語法 `timescale 1 ps/ 1 ps 前面的1ps代表程式中最小的時間單位 後面的1ps代表運算的精準度

ModelSim-Altera_6.5仿真入门教程

平台 软件：ModelSim-Altera 6.5e (Quartus II 10.0) Starter Edition 内容 1 设计流程 使用ModelSim仿真的基本流程为： 图1.1 使用ModelSim仿真的基本流程 2 开始 2.1 新建工程 打开ModelSim后，其画面如图2.1所示。

图2.1 ModelSim画面 1. 选择File>New>Preject创建一个新工程。打开的Create Project对话框窗口，可以指定工程的名称、路径和缺省库名称。一般情况下，设定Default Library Name为work。指定的名称用于创建一个位于工程文件夹内的工作库子文件夹。该对话框如图 2.2所示，此外还允许通过选择.ini文件来映射库设置，或者将其直接拷贝至工程中。

图2.2 创建工程的对话框 2. 按照图2.3所示，设置Project Name为LED_FLOW，Project Location为D:/led_flow。 图2.3 输入工程信息 当单击OK按钮后，在主体窗口的下方将出现Project标签，如图2.4所示。 图2.4 Project标签

3. 之后，将出现Add Items to the Project的对话框，如图2.5所示。 图2.5 在工程中，添加新项目 2.2 在工程中，添加新项目 在Add Items to the Project对话框中，包括以下选项： ?Create New File——使用源文件编辑器创建一个新的Verilog、VHDL、TCL或文本文件?Add Existing File——添加一个已存在的文件 ?Create Simulation——创建指定源文件和仿真选项的仿真配置 ?Create New Folder——创建一个新的组织文件夹 1. 单击Create New File。打开图 2.6所示窗口。 图2.6 创建工程文件夹 2. 输入文件名称：LED_FLOW，然后选择文件类型为Verilog。

modelsim激活教程

有用+1 已投票 1 收藏+1 已收藏 Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP 核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。 工具/原料 ?PC机 ?ModelSim6.4a ?破解软件modelsim_crack.exe 步骤/方法1 安装ModelSim6.4a，安装一般软件的安装步骤，一路next就行了2

下载破解软件modelsim_crack，并解压破解软件modelsim_crack.exe到任何位置 1. 3 运行破解软件modelsim_crack.exe，会在软件文件夹下生产License.txt

2. 4 把License.txt后缀名改为.dat，然后放到modelsim安装文件夹下，比如我的安装路径是D:\Program Files (x86)\modelsim\modelsim_ae

3. 5 打开pc机的高级系统设置窗口，并找到环境变量设置窗口

4. 6 添加新的用户环境变量和系统环境变量 变量名：LM_LICENSE_FILE 变量值：D:\Program Files (x86)\modelsim\modelsim_ae\License.DAT 这值是你License.DAT的存放位置

5.7 至此破解完成，运行程序即可

QUARTUSⅡ10波形仿真(ModelSim)入门教程

QUARTUSⅡ10仿真（ModelSim）入门教程平台 软件：ModelSim-Altera 6.5e (Quartus II 10.0) Starter Edition 内容 1 设计流程 使用ModelSim仿真的基本流程为： 图1.1 使用ModelSim仿真的基本流程 2 开始 2.1 新建工程 打开ModelSim后，其画面如图2.1所示。 图2.1 ModelSim画面

1. 选择File>New>Preject创建一个新工程。打开的Create Project对话框窗口，可以指定工程的名称、路径和缺省库名称。一般情况下，设定Default Library Name为work。指定的名称用于创建一个位于工程文件夹内的工作库子文件夹。该对话框如图 2. 2所示，此外还允许通过选择.ini文件来映射库设置，或者将其直接拷贝至工程中。 图2.2 创建工程的对话框 2. 按照图2.3所示，设置Project Name为LED_FLOW，Project Location为D:/led_flow。 图2.3 输入工程信息 当单击OK按钮后，在主体窗口的下方将出现Create Project标签，如图2.4所示。 图2.4 Project标签 3. 之后，将出现Add Items to the Project的对话框，如图2.5所示。 图2.5 在工程中，添加新项目 2.2 在工程中，添加新项目 在Add Items to the Project对话框中，包括以下选项：

?Create New File——使用源文件编辑器创建一个新的Verilog、VHDL、TCL或文本文件 ?Add Existing File——添加一个已存在的文件 ?Create Simulation——创建指定源文件和仿真选项的仿真配置 ?Create New Folder——创建一个新的组织文件夹 1. 单击Create New File。打开图 2.6所示窗口。 图2.6 创建工程文件夹 2. 输入文件名称：LED_FLOW，然后选择文件类型为Verilog。 图2.7 输入工程文件信息 3. 单击OK，关闭本对话框。新的工程文件将会在工程窗口显示。单击Close，以关闭Add Items to the Project。 图2.8 新的设计文件LED_FLOW.v 4. 双击打开LED_FLOW.v文件（注意：若是Verilog文件已经关联了其他的文本编辑器，则双击后在关联的文本编辑器中打开）。 图2.9 LED_FLOW代码输入窗口 在LED_FLOW.v输入下面的测试平台代码：

modelsim新手入门仿真教程

Modelsim新手入门仿真教程 1．打开modelsim软件，新建一个library。 2.library命名 3.新建一个工程。

3.出现下面界面，点击close。 4.新建一个verilog文件 键入主程序。下面以二分之一分频器为例。

文件代码： module half_clk(reset,clk_in,clk_out); input clk_in,reset; output clk_out; reg clk_out; always@(negedge clk_in) begin if(!reset) clk_out=0; else clk_out=~clk_out; end endmodule 编辑完成后，点击保存。

文件名要与module后面的名称相同。 5.再新建一个测试文件，步骤同上面新建的主程序文件，文件名后缀改为.vt 程序代码如下： `timescale 1ns/100ps `define clk_cycle 50 module top; reg clk,reset; wire clk_out; always #`clk_cycle clk=~clk; initial

begin clk=0; reset=1; #10 reset=0; #110 reset=1; #100000 $stop; end half_clk m0( .reset(reset), .clk_in(clk), .clk_out(clk_out)); Endmodule 6.添加文件，编译文件 先右键点击左边空白处，选择add to project→existing File 选择刚刚新建的两个文件。按ctrl键可以同时选择两个，选择打开，下一步点击ok

QuartusII13.0与Modelsim SE安装与破解说明

QuartusII13.0与Modelsim SE安装与破解说明 FPGA开发使用到的常用软件为QuartusII和Modelsim，QuartusII为设计软件，Modelsim为仿真软件。本人目前使用的QuartusII为13.0版本，使用的Modelsim为SE的10.4版本的。（SE版本什么意思，在以后的学习中大家一起慢慢补充） 学习FPGA的前提是要安装这两款软件，需要软件的可以联系我。两款软件大体分为三个步骤： 1.安装。 2.破解。 3.关联两个软件。 本人使用的电脑为Win7的64位系统，32位系统装步骤大同小异。现将这两款软件的安装及破解详细说明如下。 一、QuartusII13.0安装与破解 （1）安装QuartusII13.0 安装的过程完全按照它的提示来，本人建议不要安装在C盘，毕竟C盘内存宝贵。我的QuartusII13.0安装的路径为E:\soft\quartus13.0，路径不可出现汉字。（2）破解QuartusII13.0 1.首先将破解器复制到E:\soft\quartus13.0\quartus\bin64的目录下。 2.然后运行破解器，点“应用”直接进行破解，生成的License保存在 E:\soft\quartus13.0\quartus\bin64的目录下。 3.接着，打开软件，找到软件的NIC的ID，复制其中的一个ID。 4.然后，找到第2步保存的License，使用记事本打开，将其中的XXXXXXXXXXXX全部替换成第3步的ID，保存即可。再次打开软件，点“Tools”，找到“License setup”，会弹出一个对话框。如图1.1所示。选择好License file的路径，然后会出现使用的年限，如图1.2所示，即说明破解成功。 file:///C:\Users\luqili\AppData\Local\Temp\msohtmlclip1\01\clip_image002.jpg

ModelSim新手使用手册

ModelSim最基本的操作，初次使用ModelSim的同学，可以看看，相互学习。 无论学哪种语言，我都希望有个IDE来帮助我创建一个工程，管理工程里的文件，能够检查我编写代码的语法错误，能够编译运行出现结果，看看和预期的结果有没有出入，对于Verilog语言，我用过Altera的Quartus II，Xilinx的ISE，还有ModelSim（我用的是Altera 官网的ModelSim_Altera），甚至MAXPlus II，不过感觉这软件太老了，建议还是前三者吧。 学Verilog，找一本好书很重要，参考网友的建议，我也买了一本夏宇闻老师的《Verilog 数字系统设计教程》，用Quartus II来编写代码，个人觉得它的界面比ISE和ModelSim友好，我一般用它编写代码综合后自动生成testbench，然后可以直接调用ModelSim仿真，真的很方便，但学着学着，发现夏老师书里的例子很多都是不可综合的，比如那些系统命令，导致很多现象都发现不了，偶然间我直接打开了ModelSim，打开了软件自带的英文文档，步骤是：Help ->PDF Documentation->Tutorial如下所示： 打开文档的一部分目录： 往下读发现其实ModelSim可以直接创建工程，并仿真的。下面以奇偶校验为例叙述其使用过程（当然前提是你在Altera官网下载了ModelSim并正确安装了）。 1.打开软件，新建一个工程，并保存到自定义的目录中（最好别含中文路径） 2.点击Project，弹出窗口问是否关闭当前工程，点击Yes，接着又弹出如下窗口

我个人的习惯是把Project Name和Default Library Name写成一样，自己定义Project Location。又弹出如下窗口： 3.点击Close（我的版本不能Create New File，其实新建好了工程一样可以新建.v文件），然后点击屏幕下方的Project标签： 如果一开始不是如上图所示的界面，那么可以点击如下图所示红色标记的按键变成上图界面：

modelsim-SE-win64-10.1c下载、安装、破解全攻略

本教程包括软件下载、破解文件下载、安装破解方法，助你一次成功。软件安装好了却不能用，想必大家都有过这样的痛苦和无奈。这款软件的破解花了我整整一个下午的时间，期间在网上找了各种方法尝试均以失败告终，差点让我放弃破解而着手去换操作系统。网上的方法多存在着疏漏和差错，所以这也是我写次教程的初衷，希望能帮到大家，少走弯路。本人使用系统声明：win8 64 位专业版过程如下： 1 运行modelsim-win64-10.1c-se.exe，安装软件；软件下载链接：https://www.sodocs.net/doc/a012312026.html,/s/1mgoL67e 破解文件下载：https://www.sodocs.net/doc/a012312026.html,/s/1c0zlrRa（好请点赞，多谢支持）注意事项：安装路径可自行设置，但不要出现汉字，（本例：D:\modeltech64_10.1c） 2 安装过程中一直选择yes 即可，最后reboot（重启）询问选Yes、No 似乎都可以，我在安装的过程中选择的是No，即我没有重启系统； 3 将解压的破解文件（MentorKG.exe 和patch_dll.bat）复制到安装目录下的win6 4 文件夹中。（本例：D:\modeltech64_10.1c\win64 文件夹中）； 4 进入安装目录下的win64 文件夹找到mgls.dll mgls64.dll 两个文件，去掉只读属性； 5 运行patch_dll.bat，稍等一段时间后即可生成一个TXT 文本，将其另存为LICENSE.TXT，另存路径选择你安装目录的win64 文件夹下；（本例：D:\modeltech64_10.1c\win64 文件夹中） 6 恢复mgls.dll 和mgls64.dll 两个文件的只读属性； 7 环境变量设置：win8 中是这样的这台电脑》右键选择【属性】》【高级系统设置】》【环境变量】点击【新建】打开编辑对话框，【变量名】命名为MGLS_LICENSE_FILE ，【变量值】为你LICENSE.TXT 的文件路径，（本例变量值D:\modeltech64_10.1c\win64\LICENSE.TXT）在win8 环境变量页面有用户变量和系统变量两个环境变量，我是选择两个都设置了。破解完毕，祝你成功！

modelsim详细使用教程(一看就会)

Modelsim详细使用方法 很多的modelsim教程中都讲得很丰富，但忽视了对整个仿真过程的清晰解读，而且都是拿counter范例举例子，有些小白就不会迁移了。这里我们着眼于能顺利的跑通一个自己写的程序，一步一步的讲解，如果你是一个初学者，这再适合你不过了，虽然貌似字写得比较多，那是因为写得相当的详细，一看就会啦O(∩_∩)O~ 一、建立工程 1、在建立工程（project）前，先建立一个工作库（library），一般将这个library命名为 work。尤其是第一次运行modelsim时，是没有这个“work”的。但我们的project 一般都是在这个work下面工作的，所以有必要先建立这个work。 File→new→library 点击library后会弹出一个对话框，问是否要创建work，点击OK。就能看见work.

2、如果在library中有work，就不必执行上一步骤了，直接新建工程。 File→new→project 会弹出 在Project Name中写入工程的名字，这里我们写一个二分频器，所以命名half_clk,然后点击OK。 会出现

由于我们是要仿一个自己写的程序，所以这里我们选择Create New File。 在File Name中写入文件名（这里的file name和刚刚建立的project name可以一致也可以不一致）。注意Add file as type 要选择成Verilog（默认的是VHDL），然后OK。 发现屏幕中间的那个对话框没有自己消失，我们需要手动关闭它，点close。 并且在project中出现了一个half_clk.V的文件，这个就是我们刚刚新建的那个file。 这样工程就建立完毕了。 二、写代码： 1、写主程序：双击half_clk.v文件会出现程序编辑区，在这个区间里写好自己 的程序，这里我们写一个简单的二分频的代码： module half_clk_dai( clk_in, rst, clk_out ); input clk_in; input rst;

modelsim使用教程6.0

Modelsim 6.0 使用教程 1. Modelsim简介 Modelsim仿真工具是Model公司开发的。它支持Verilog、VHDL以及他们的混合仿真，它可以将整个程序分步执行，使设计者直接看到他的程序下一步要执行的语句，而且在程序执行的任何步骤任何时刻都可以查看任意变量的当前值，可以在Dataflow窗口查看某一单元或模块的输入输出的连续变化等，比quartus自带的仿真器功能强大的多，是目前业界最通用的仿真器之一。 对于初学者，modelsim自带的教程是一个很好的选择，在Help->SE PDF Documentation->Tutorial里面.它从简单到复杂、从低级到高级详细地讲述了modelsim的各项功能的使用，简单易懂。但是它也有缺点，就是它里面所有事例的初期准备工作都已经放在example文件夹里，直接将它们添加到modelsim就可以用，它假设使用者对当前操作的前期准备工作都已经很熟悉，所以初学者往往不知道如何做当前操作的前期准备。 2.安装 同许多其他软件一样，Modelsim SE同样需要合法的License,通常我们用Kengen产生license.dat。 ⑴．解压安装工具包开始安装，安装时选择Full product安装。当出现Install Hardware Security Key Driver时选择否。当出现Add Modelsim To Path选 择是。出现Modelsim License Wizard时选择Close。 ⑵．在C盘根目录新建一个文件夹flexlm，用Keygen产生一个License.dat,然后 复制到该文件夹下。 ⑶．修改系统的环境变量。右键点击桌面我的电脑图标，属性->高级->环境变量-> （系统变量）新建。按下图所示内容填写，变量值内如果已经有别的路径了， 请用“；”将其与要填的路径分开。LM_LICENSE_FILE = c:\flexlm\license.dat

Modelsim的仿真教程

ModelSim的仿真 １．仿真的分类 仿真过程是正确实现设计的关键环节，用来验证设计者的设计思想是否正确，及在设计实现过程中各种分布参数引入后，其设计的功能是否依然正确无误。仿真主要分为功能仿真和时序仿真。功能仿真是在设计输入后进行；时序仿真是在逻辑综合后或布局布线后进行。1）. 功能仿真( 前仿真) 功能仿真是指在一个设计中，在设计实现前对所创建的逻辑进行的验证其功能是否正确的过程。布局布线以前的仿真都称作功能仿真，它包括综合前仿真（Pre-Synthesis Simulation ）和综合后仿真（Post-Synthesis Simulation ）。综合前仿真主要针对基于原理框图的设计; 综合后仿真既适合原理图设计, 也适合基于HDL 语言的设计。 2）. 时序仿真（后仿真） 时序仿真使用布局布线后器件给出的模块和连线的延时信息，在最坏的情况下对电路的行为作出实际地估价。时序仿真使用的仿真器和功能仿真使用的仿真器是相同的，所需的流程和激励也是相同的；惟一的差别是为时序仿真加载到仿真器的设计包括基于实际布局布线设计的最坏情况的布局布线延时，并且在仿真结果波形图中，时序仿真后的信号加载了时延，而功能仿真没有。 后仿真也称为时序仿真或者布局布线后仿真，是指电路已经映射到特定的工艺环境以后，综合考虑电路的路径延迟与门延迟的影响，验证电路能否在一定时序条件下满足设计构想的过程，是否存在时序违规。其输入文件为从布局布线结果中抽象出来的门级网表、Testbench 和扩展名为SDO 或SDF 的标准时延文件。SDO 或SDF 的标准时延文件不仅包含门延迟，还包括实际布线延迟，能较好地反映芯片的实际工作情况。一般来说后仿真是必选的，检查设计时序与实际的FPGA 运行情况是否一致，确保设计的可靠性和稳定性。２．仿真的作用 １）．设计出能工作的电路：因此功能仿真不是一个孤立的过程，其和综合、时序分析等形成一个反馈工作过程，只有这个过程收敛，各个环节才有意义。而孤立的功能仿真通过是没有意义的，如果在时序分析过程中发现时序不满足需要更改代码，则功能仿真必须从新进行。因此正确的工作流程是：

ModelSim 简明操作指南

第一章介绍 本指南是为ModelSim5.5f版本编写的，该版本运行于UNIX和Microsoft Windows 95/98/Me/NT/2000的操作系统环境中。本指南覆盖了VHDL和Verilog 模拟仿真，但是你在学习过程中会发现对于单纯的HDL设计工作而言，它是一个很有用的参考。ModelSim具备强大的模拟仿真功能，在设计、编译、仿真、测试、调试开发过程中，有一整套工具供你使用，而且操作起来极其灵活，可以通过菜单、快捷键和命令行的方式进行工作。ModelSim的窗口管理界面让用户使用起来很方面，它能很好的与操作系统环境协调工作。ModelSim的一个很显著的特点就是它具备命令行的操作方式，类似于一个shell有很多操作指令供你使用，给人的感觉就像是工作在Unix环境下，这种命令行操作方式是基于Tcl/Tk 的，其功能相当强大，这需要在以后的实际应用中慢慢体会。 ModelSim的功能侧重于编译、仿真，不能指定编译的器件，不具有编程下载能力。不象Synplify和MAX+PLUS II可以在编译前选择器件。而且ModelSim 在时序仿真时无法编辑输入波形，不象MAX+PLUS II可以自行设置输入波形，仿真后自动产生输出波形，而是需要在源文件中就确定输入，如编写测试台程序来完成初始化、模块输入的工作，或者通过外部宏文件提供激励。这样才可以看到仿真模块的时序波形图。另外对于Synplify来说，也只具有编译能力，但是比MAX+PLUS II可编译的verilog的内容要多，所以常常可以现在Synplify下编译，生成编译文件再送到MAX+PLUS II中使用。 ModelSim还具有分析代码的能力，可以看出不同的代码段消耗资源的情况，从而可以对代码进行改善，以提高其效率。 第二章ModelSim的主要结构ModelSim的主窗口(Main window)包括菜单栏、工具栏、工作区和命令行操作区。 在工作区可以显示Project Tab、Library Tab、Sim Tab(显示Load Design、Hierarchical Structure)；在命令行操作区，可以用命令提示符的方式进行编译、仿真设计，同时打开其他窗口。 在菜单栏View下可以打开，source window、list window、wave window、

modelsim仿真教程

本教程使用软件的下载链接如下： https://www.sodocs.net/doc/a012312026.html,/download/quartus_modelsim_setup.zip Molelsim仿真使用教程 ——利用quartus生成网表文件Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件，接下来以一个简单的例子介绍modelsim的基本使用方法。 第一步：建立工程，该过程与quartus使用的教程大部分是一样的，区别如下： 在simluation选项中选择MoselSim-Altera作为仿真工具，fomat中的选项根据编程语言进行选择，本教程以VHDL为例。 第三方的仿真工具 所以在此选择

第二步：新建文件： 新建一个源文件，保存为led.vhd library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity led is port(led_out : out std_logic_vector(7 downto 0); clk : in std_logic; rst_n : in std_logic ); end led; architecture behavior of led is signal light : std_logic_vector (7 downto 0); begin process(clk,rst_n) begin if(rst_n = '0')then light <= "00000010"; elsif(clk'event and clk ='1' )then if(light = "10000000") then light <= "00000001"; else light <= light(6 downto 0)& '0'; end if; end if; end process; led_out <= light; end behavior; 新建一个testbench 文件，保存为testbench.vhd（testbench是电路的激励文件，在后面章节会详细介绍，这里仅仅作为软件的演示不具体介绍testbench的设计过程）： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.numeric_std.all; entity testbench is end testbench; architecture behavior of testbench is

modelsim简单教程

ModelSim SE简明操作指南批处理模式仿真必须运行在DOS或UNIX提示符下。 1．生成一个新目录，设置成当前工作目录。拷贝..\examples\counter.vhd到该目录下。 2．生成一个新的设计库：vlib work 3．映射库：vmap work work 4．编译源文件：vcom counter.vhd 5．使用宏文件为计数器提供激励。拷贝..\example\stim.do文件到当前工作目录中。 6．生成批处理文件，内容为： add list –decimal * do stim.do write list counter.lst 7．执行下面的命令，运行批处理模式仿真： vsim –do yourfile –wlf saved.wlf counter "在名为“counter”的设计单元调用vsim仿真器 "通过-wlf这个可选项通知仿真器在名为saved.wlf的日志文件中保存仿真结果 "运行yourfile指定：值以十进制的方式列示出来；执行名为stim.do的激励；并将结果写到名为counter.lst的文件中。缺省的设计名为counter。 8．浏览仿真结果vsim –view saved.wlf 9．打开一些窗口view signals list wave 10．在窗口中放置信号add wave * add list * 11．运用Variables windows实验保存的仿真结果。完成了结束仿真： quit –f 有关批处理和命令行模式更多的信息，请参阅ModelSim User’s Manual。第七课Executing Commands at startup 本课与第六课所介绍的工作于相同的目录，也是以命令行方式操作。 1．这里将用到宏文件（DO）提供启动信息。拷贝..\examples\startup.do到当前工作目录。 2．拷贝modeltech目录下的modelsim.ini文件到当前工作目录。然后编辑该文件，指定一个在设计导入之后被执行的命令。用notepad打开ini文件，取消下属语句的注释，它位于文件的[vsim]部分：(修改后保存) Startup=do startup.do 3．浏览这个DO文件，可以发现它用了一个预定义变量$entity来为不同的设计在启动时作不同的事情。 4．键入以下指令指定将被仿真的顶级设计单元，开始仿真：vsim counter 注意到没有显示对话框仿真器就导入了设计单元。对于一再地仿真同一个设计单元，这样做是很便捷的。还可以注意到所有的窗口都打开了，这是因为命令view *包括在启动宏里面。 5．结束ModelSim，执行quit –f命令。 6．在其他例子中是不需要startup.do文件的，所以用文本编辑器注释掉modelsim.ini 文件中的Startup这一行。第八课Finding names and values Finding items by name in tree windows 你可以使用各个窗口（List,Process,Signal,Source,Structure,Variables,and Wave window）中的查找对话框找寻你需要的HDL条目。Edit\FindSearching for item values in the List and Wave windows

Modelsim代码覆盖率使用详解

一、代码覆盖率 Modelsim代码覆盖率功能Code coverage，能报告出statement（语句）、branch（分支）、condition（条件）、expression（表达）、toggle（信号翻转）、fsm（有限状态机）等多种覆盖率情况。 1、编译选项（compile option）： 在Modelsim的Workspace里选中需要查看代码覆盖率的文件，然后点击右键选择compile—>compile properties，如下图， 之后选择“Coverage”选项，出现下图所示的窗口，根据需要选择选项，这里选statement、branch、condition、expression和toggle。选完点ok。

2、编译（compile） 点工具栏中的，编译所有的选中的文件，成功后进行下面的步骤。 3、仿真（simulate） 点工具栏中的，出现下面的窗口： （注：不要选择“Enable optimization”） 选择Others，出现如下图所示的窗口：

选择“Enable code coverage”后点“ok”后出现下面的窗口： 4、观察结果 完成以上操作后，代码覆盖率的窗口就出现了，点击（run –all）之后代码覆盖率的情况就出现在各窗口中。 下面介绍各子窗口： （1）Workspace窗口

在workspace窗口选择Files标签页并拖动滚动条到右侧，设计的每个文件显示了语句、分支、条件和表达式等语句的执行覆盖率汇总统计信息。 在workspace窗口选择Files标签页并拖动滚动条到右侧，本窗口将以设计中的每一条目来显示执行覆盖统计。 （2）Missed Coverage（未覆盖到对象列表窗）窗口 本窗口用于显示所选择文件未被执行的语句、分支、条件、表达式或未翻转过的信号。 在workspace窗口的Files标签页中选择不同的文件，Missed Coverage窗口的显示会随着选择的文件而更新。 上图为分支覆盖率的情况

ModelsimSE仿真步骤(优选.)

WILDSC ModelsimSE仿真教程 Verilog & VHDL 孙玉阳 2014/6/3 对于ModelsimSE仿真设置网上很难找到详细教程，在此写一篇基于Verilog 和VHDL的ModelsimSE的仿真设置教程，以期缩短大家ModelsimSE学习时间，由于时间仓促，不足之处还请见谅。

目录 1 ModelsimSE仿真——Verilog HDL (2) 1.1 建立资源库 (2) 1.1.1 建立资源库的目的 (2) 1.1.2 建立资源库前准备 (2) 1.1.3 建立资源库的步骤 (3) 1.2 功能仿真 (11) 1.2.1 建立ModelsimSE工程 (11) 1.2.2 添加Quartus工程文件 (12) 1.2.3 编译 (14) 1.2.4 仿真 (18) 1.3 时序仿真 (21) 2 ModelsimSE仿真——VHDL (25) 2.1 建立资源库 (25) 2.1.1 建立资源库的目的 (25) 2.1.2 建立资源库前准备 (25) 2.1.3 建立资源库的步骤 (26) 2.2 功能仿真 (33) 2.2.1 建立ModelsimSE工程 (33) 2.2.2 添加Quartus工程文件 (34) 2.2.3 编译 (37) 2.2.4 仿真 (40) 2.3 时序仿真 (44)

1ModelsimSE仿真——Verilog HDL 1.1建立资源库 1.1.1建立资源库的目的 Quartus Verilog工程文件里面在使用Primitives、Megafunction、LPM等Quartus自带模块时，会调用Quartus本身自带的一些库文件，但是ModelsimSE在仿真Quartus Verilog工程文件时不会自动去调用Quartus的库文件，同时ModelsimSE也不自带与Primitives、Megafunction、LPM相关的库文件。所以在仿真Primitives、Megafunction、LPM等模块时，必须在ModelsimSE里建立与其对应的资源库，否则无法仿真。 1.1.2建立资源库前准备 （备注：若需要后仿真（时序仿真）则进行这一步骤，若只进行前仿真（功能仿真）则跳过此步骤）： 打开待仿真的quartus工程，点击菜单Assignments->Settings，打开如下窗口 将以下红色部分设置好，先点击apply，然后点击OK即可