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Verilog实验报告

Verilog实验报告
Verilog实验报告

实验报告册(2015-2016学年度第2学期)

实验课程:VHDL

系别专业:信息工程

班级:1404

姓名:袁诚

任课教师:万莲

教育信息技术实验教学中心制

实验报告

实验步骤:

1、设计思路

一个1位全加器可以用两个1位半加器及一个或门连接而成。而一个1位半加器可由基本门电路组成。半加器的真值表为

其中a为被加数,b为加数,so为本位和,co为本位向高位进位,因而可得表达式为:so=NOT(a XOR (NOT b)) ;而co=a AND b ;其原理图形如下:

而全加器的真值表如下:

其中ain为被加数,bin为加数,cin为低位向本位的进位,sum为本位向高位的进位,cout为本位和其原理图如图所示:

2、设计全加器

(1)、在File菜单中选择New项,将出现新建文件对话框。选择“Device Design File->Block Diagram->Schematic File”项。点击“OK”,在主界面中将打开“Block Editor”窗口。

(2)元件的添加:在绘图区点击鼠标右键->Insert->Symbol…或双击鼠标左键,弹出相应的Symbol对话框,在name栏输入需添加的元件,input(输入引脚),两个h_suber ,or2(两输入或门),output(输出引脚)等,回车或点击ok,此时在鼠标光标处将出现该元件图标,并随鼠标的移动而移动,在合适的位置点击鼠标左键,放置一个元件。设计好的全加器如原理图所示。保存文件:从“File”

菜单下选择“Save”,出现文件保存对话框,选择文件夹d:suber(与刚才的半加器选在同一个文件夹下必须)。单击“OK”.

(3)实验程序来自书上(由于报告书有限,略)

实验步骤:

从1位BCD 加法器扩展为2位BCD 加法器,可以采用图形编辑器和VHDL 文本输入两种方法实现。输入两个2位BCD 码A 1

A 0

和B1B0

以及1位进位输入cin ,输出2

位BCD 码和S 1S 0

和1位进位输出cout 。验证电路时可用SW[8..1]表示A 1

A 0

SW[16..9]表示B1B0

,SW[0]表示cin ;HEX1和HEX0表示S 1S 0

,LEDG[0]表示cout 。

方法1:采用图形编辑器的方法,最终效果图如下所示。

实验步骤:

(1)采用Verilog HDL 硬件描述语言设计一个三人表决器。根据二进制原理得到

真值表: 可知有如下逻辑关系:

(2)新建工程目录、工程文件及源文件(voter)。

结构性描述设计设计三人表决器程序描述如下

modulevoter2(a,b,c,f);

inputa,b,c;

outputf;

wiref1,f2,f3;

and(f1,a,b),(f2,a,c),(f3,b,c);

or(f,f1,f2,f3);

endmodule

(3)进行文件编译,无错误后建立波形文件,设置相应端口及波形,保存后进

行时序仿真。

(4)点击tools→Netlistviewers →RTLviewer,有如下生成的电路:

数据流描述模式:设计三人表决器程序描述如下,直接修改上面程序,编译、仿真结果也是相同的。

modulevoter(a,b,c,f);

inputa,b,c;

outputf;

assignf=(a&b)|(a&c)|(b&c);

endmodule

行为描述模式:设计三人表决器程序描述如下,直接修改上面程序,编译、仿真结果也是相同的。

modulevoter3(a,b,c,f);

inputa,b,c;

outputregf;

always@(aorborc)

case({a,b,c})

3'b000:f=0;3'b001:f=0;3'b010:f=0;3'b011:f=1;

3'b100:f=0;3'b101:f=1;3'b110:f=1;3'b111:f=1;default:f=1`bx;

endcase

endmodule

实验结果分析与讨论:

数电实验报告2.1—基于Verilog HDL显示译码器设计

<基于Verilog HDL显示译码器设计>实验报告 学生姓名: 班级学号: 指导老师:

<实验报告内容> 一、实验名称:基于Verilog HDL 显示译码器设计 二、实验学时:4学时 三、实验目的:进一步掌握QuartusII 软件逻辑电路设计环境及Verilog HDL 的基本语法,熟悉设计流程及思路。掌握显示译码器的工作原理及应用。(提示:本实验将涉及到verilog 的条件语句(如if …else, case ….end case, for ….等)、赋值语句(如assign 等)和二进制变量位宽的定义等内容,请大家实验前做好本部分预习和自学,可参考本课本第九章内容,也可自行查找有关Verilog 设计基础的相关内容,推荐参考书:北京航空航天出版社,夏宇闻编著 )。通过对所设计逻辑电路功能仿真,分析所设计电路逻辑功能是否正确,掌握逻辑功能仿真的方法。 四、实验内容:基于verilog 的显示译码器逻辑设计及功能仿真 五、实验原理:(1)半导体发光二极管(LED )数码显示器:半导体发光二极管数码显示器由7(或8)个LED 排成“日”字形,称为七段(或八段),封装成数码管,如错误!未找到引用源。所示。LED 数码管内部有共阴极和共阳极两种接法。如错误!未找到引用源。。 (2 )常用显示译码器管脚功能(74LS148):LCD —七段显示译码器:介绍常用的74LS148七段显示译码器, 图 3为74LS48 74LS48 (a ) 图 1 图 2 CC f g a b c d e BI 7123456

图 3 (3)74LS48的逻辑功能:如表1: 表1 其译码器输出(Ya~Yg)是高电平有效,适用于驱动共阴极LED数码管,显示的字形表中所示。因其译码器输出端的内部有上拉电阻(是2K的限流电阻),因此在与LED管连接时无需再外接限流电阻。 具体功能介绍及内部设计图,请自行上网查阅74LS48的DATASHEET。 六、实验步骤: 1.复习QuartusII软件逻辑电路设计环境及Verilog HDL的基本语法,熟悉设计流程及思路。 2.做好预习和自习,查找相关资料。 3.设计出文本输入并进行功能仿真。

素质教育的实验报告范文

素质教育的实验报告范文 An experimental report on Quality Education 编订:JinTai College

素质教育的实验报告范文 小泰温馨提示:实验报告是把实验的目的、方法、过程、结果等记录下来,经过整理,写成的书面汇报。本文档根据实验报告内容要求展开说明,具有实践指导意义,便于学习和使用,本文下载后内容可随意修改调整及打印。 一、实验对象 xxx中学初三(6)班学生45名,关于素质教育的实验报告。1994年9月,由沙洋区教研室组建此班,承担素质教育实验。 二、实验目的 1、促进学生素质的整体提高,合理发展个性特长。 2、发现制约教学效果的主要因素,研制并实践全面提高学生学习效率的对策。 三、实验内容 (一)时间:初中三年(1994年9月至1997年6月)。 (二)内容涵5项25点。

①忠心献给祖国; ②爱心献给社会; ③关心献给他人; ④孝心献给父母; ⑤信心留给自己。 ①学会自主; ②学会自理; ③学会自治; ④学会自律; ⑤学会自强。 ①能够发现; ②能够认识; ③能够检验; ④能够掌握; ⑤能够运用。 ①注重卫生; ②参加锻炼; ③经常运动; ④开朗达观; ⑤适当娱乐。

①善于承受; ②善于思辨; ③善于竞争; ④善于创造; ⑤善于表现。 四、实验方法 (一)原则:学生为主体,教师为主导,训练为主线,运思为核心,能力为目标,育人为目的。 1、人格教育与养成教育结合,挫折教育与成功教育结合,系列教育与主题教育结合,客观教育与自我教育结合。 2、区别一般知识和特殊知识,明确形式知识和内容知识,利用计划知识(何时何地学习以及怎样灵活运用知识的知识)和策略知识(如何学习的知识),巩固单项知识和系统知识。 3、情感认知补充原则理念,第二课堂补充第一课堂,隐性课程补充显性课程,间接教学补充直接教学。 4、着眼教学资源,焕发教学活力;着眼动标,弘扬理想奋斗;着眼人际交流,强化群体意识;着眼民主管理,形成优良班风,老师笔记《关于素质教育的实验报告》。

Verilog HDL实验报告

HDL实验报告 专业电子科学与技术 姓名 学号 指导老师

1 实验一Modelsim仿真软件的使用 1.1 实验目的 (1)熟悉Modelsim 软件; (2)掌握Modelsim 软件的编译、仿真方法; (3)熟练运用Modelsim 软件进行HDL 程序设计开发。 1.2 实验步骤 (1)学习使用Modelsim软件; (2)分析原理及功能; (3)用Verilog HDL编写程序; (4)编写测试程序进行仿真; (4)观察波形,分析仿真结果是否正确。 1.3 实验内容 用Verilog HDL 程序实现一个异或门,Modelsim 仿真,观察效果。 1.4.1 程序 module my_xor(ina,inb,out); input ina,inb; output out; assign out=ina^inb; endmodule module t_xor; reg ina,inb; wire out; initial begin ina=1'b0; forever #20 ina=~ina; end initial begin inb=1'b0; forever #10 inb=~inb; end my_xor tt(.ina(ina),.inb(inb),.out(out)); endmodule

2 实验二简单组合电路设计 2.1 实验目的 (1)掌握基于Modelsim 的数字电路设计方法; (2)熟练掌握HDL 程序的不同实现方法 2.2 实验步骤 (1)分析原理及功能; (2)根据原理用Verilog HDL编写程序; (3)编写测试程序进行仿真; (4)观察波形,分析仿真结果是否正确。 2.3 实验内容 设计一个三人表决器(高电平表示通过) ,实验内容如下: (1)三个人,一个主裁判,两个副裁判; (2)规则:只要主裁判同意,输出结果为通过;否则,按少数服从多数原则决定是否通过。使用Verilog HDL 程序实现上述实验内容,并使用modelsim 仿真(要求:至少使用两种方法实现上述实验内容和testbench)。 2.4.1 程序 方法1: module voter(v0,v1,v2,y); input v0,v1,v2; output y; assign y=v0|(v1&v2); endmodule 方法2: module voter(v0,v1,v2,y); input v0,v1,v2; output reg y; always @(v0,v1,v2) begin if(v0) y=1;

北航verilog实验报告(全)

目录 实验一 (2) 实验二 (9) 实验三 (21) 实验四 (44)

实验一 实验目的:熟悉硬件开发流程,掌握Modelsim设计与仿真环境,学会简单组合逻辑电路、简单时序逻辑电路设计,不要求掌握综合和综合后仿真。 实验内容:必做实验:练习一、简单的组合逻辑设计 练习二、简单分频时序逻辑电路的设计 选做实验:选做一、练习一的练习题 选做二、7段数码管译码电路 练习一、简单的组合逻辑设计 描述一个可综合的数据比较器,比较数据a 、b的大小,若相同,则给出结果1,否则给出结果0。 实验代码: 模块源代码: module compare(equal,a,b); input a,b; output equal; assign equal=(a==b)?1:0; endmodule 测试模块源代码: `timescale 1ns/1ns `include "./compare.v" module t; reg a,b; wire equal; initial begin a=0; b=0; #100 a=0;b=1; #100 a=1;b=1;

#100 a=1;b=0; #100 a=0;b=0; #100 $stop; end compare m(.equal(equal),.a(a),.b(b)); endmodule 实验波形 练习二、简单分频时序逻辑电路的设计 用always块和@(posedge clk)或@(negedge clk)的结构表述一个1/2分频器的可综合模型,观察时序仿真结果。 实验代码: 模块源代码: module halfclk(reset,clkin,clkout); input clkin,reset; output clkout; reg clkout; always@(posedge clkin) begin if(!reset) clkout=0; else clkout=~clkout; end endmodule 测试模块源代码: `timescale 1ns/100ps `define clkcycle 50 module tt; reg clkin,reset; wire clkout;

北航电子电路设计数字部分实验报告

电子电路设计数字部分实验报告 学院: 姓名:

实验一简单组合逻辑设计 实验内容 描述一个可综合的数据比较器,比较数据a 、b的大小,若相同,则给出结果1,否则给出结果0。 实验仿真结果 实验代码 主程序 module compare(equal,a,b); input[7:0] a,b; output equal; assign equal=(a>b)1:0; endmodule 测试程序

module t; reg[7:0] a,b; reg clock,k; wire equal; initial begin a=0; b=0; clock=0; k=0; end always #50 clock = ~clock; always @ (posedge clock) begin a[0]={$random}%2; a[1]={$random}%2; a[2]={$random}%2; a[3]={$random}%2; a[4]={$random}%2; a[5]={$random}%2; a[6]={$random}%2; a[7]={$random}%2; b[0]={$random}%2; b[1]={$random}%2; b[2]={$random}%2; b[3]={$random}%2; b[4]={$random}%2;

b[5]={$random}%2; b[6]={$random}%2; b[7]={$random}%2; end initial begin #100000 $stop;end compare m(.equal(equal),.a(a),.b(b)); endmodule 实验二简单分频时序逻辑电路的设计 实验内容 用always块和@(posedge clk)或@(negedge clk)的结构表述一个1/2分频器的可综合模型,观察时序仿真结果。 实验仿真结果

verilog hdl 实验报告

Verilog HDL数字系统设计 实验报告汇总 任课教师 实验者姓名 学号 实验指导教师

姓名学号 时间地点 实验题目阻塞赋值与非阻塞赋值的区别 一.实验目的与要求 (1)通过实验,掌握阻塞赋值与非阻塞赋值的概念与区别; (2)了解非阻塞赋值和阻塞赋值的不同使用场合; (3)学习测试模块的编写,综合和不同层次的仿真。 二.实验环境 仿真软件: modlsim6.2SE 三.实验内容 阻塞赋值与非阻塞赋值,在教材中已经了解了他们之间在语法上的区别以及综合后所得到的

电路结构上的区别。在always块中,阻塞赋值可以理解为赋值语句是并发执行的。时序逻辑设计中,通常都使用非阻塞赋值语句,而在实现组合逻辑的assign结构中,或者always快结构中都必须采用阻塞赋值语句。 四.系统框图 五.实验波形图 六.实验体会 (1)一开始使用modelsimSE6.2时候不知道建立工作区的方法。后面请教了毕老师才知道如何来建立工作区。 (2)编译时候错误看不懂,细心找才发现‘ ` 两个符号有区别 (3)波形找不到,后来发现时没有放大。 七.代码附录: 源代码:

// ---------- 模块源代码:---------------------- // ------------- blocking.v --------------- module blocking(clk,a,b,c); output [3:0] b,c; input [3:0] a; input clk; reg [3:0] b,c; always @(posedge clk) begin b = a; c = b; $display("Blocking: a = %d, b = %d, c = %d ",a,b,c); end endmodule //------------- non_blocking.v ------------------- module non_blocking(clk,a,b,c); output [3:0] b,c; input [3:0] a; input clk; reg [3:0] b,c; always @(posedge clk) begin b <= a; c <= b; $display("Non_Blocking: a = %d, b = %d, c = %d ",a,b,c); end endmodule 测试模块: // ---------- 测试模块源代码:-------------------------- //------------- compareTop.v -----------------------------

眼动仪的原理

眼动仪的原理和 眼动实验法的发展历程 早在19世纪就有人通过考察人的眼球运动来研究人的心理活动,通过分析记录到的眼动数据来探讨眼动与人的心理活动的关系。眼动仪的问世为心理学家利用眼动技术(eye movement technique)探索人在各种不同条件下的视觉信息加工机制,观察其与心理活动直接或间接奇妙而有趣的关系,提供了新的有效工具。眼动技术先后经历了观察法,后像法,机械记录法,光学记录法,影像记录法等多种方法的演变。眼动技术就是通过对眼动轨迹的记录从中提取诸如注视点,注视时间和次数,眼跳距离,瞳孔大小等数据,从而研究个体的内在认知过程。20世纪60年代以来,随着摄像技术,红外技术(infrared technique)和微电子技术的飞速发展,特别是计算机技术的运用,推动了高精度眼动仪的研发,极大地促进了眼动研究在国际心理学及相关学科中的应用。眼动心理学的研究已经成为当代心理学研究的一种有用范型。 眼睛是心灵的窗口,透过这个窗口我们可以探究人的许多心理活动的规律。人类的信息加工在很大程度上依赖于视觉,来自外界的信息约有80 %~90 %是通过人的眼睛获得的。因此对于"人是如何看事物" 的科学研究一直没有间断过。关于这一点,对于眼球运动( 以下称眼动) 的研究被认为是视觉信息加工研究中最有效的手段。 研究表明眼动的各种模式一直与人的心理变化相关联。近年来,一些精密地测量眼动规律的仪器(以下称眼动仪) 相继问世,为心理学的实验研究提供了新的有效的工具。这使心理实验的客观性,科学性又向前迈进了重要的一步. 眼动的早期研究有人认为可以一直追溯到古希腊。但是实际上真正使用仪器设备对眼动进行观察和实验则是从中世纪才开始的。 一.眼动研究的历史开端及早期发展 中世纪早期,生理心理学作为一门特殊的实验科学出现了。当时阿拉伯人改良了观察仪器,把数学和实验光学同解剖学结合起来,发展了视觉理论。例如,他们把视知觉理论运用于视错觉的分析;对动物进行详细的眼睛解剖学的研究,以确定各种光折射中眼睛里介质的特性,把这些结果与从眼动的观察中获得的结果进行比较。许多视觉实验方法和实验仪器也被迅速用于心理学研究。如"速示":呈现色轮和视觉后象实验。这一时期最有代表性的著作是lbnal Hayt ham 的著作《Kitabal Manazir》这是第一部生理光学手册。该书详细描述了眼睛的结构和视觉系统的解剖特点,并提出了中心视觉和边缘视觉的理论。在眼动研究的历史开端,人类开始意识到眼运动的作用。由于受当时哲学思想的影响,有些研究还存在唯心主义的倾向,研究结果有许多臆测成分,客观性和科学性都受到限制。以上这些局限性到了十九世纪,很快就被新的方法所解决。 二.眼动实验方法的创新和发展 lbnal Hayt ham 发表著名的生理光学论文到19 世纪,关于眼动的研究一直沉寂了8~9 个世从纪。直到Charles Bell 和Johannes M ü这两位现代生理学的奠基人发表了一系列专论眼动的论ller 文才使这一领域重放异彩。这些

Verilog实验报告交通灯

V e r i l o g实验报告交通 灯 集团标准化工作小组 [Q8QX9QT-X8QQB8Q8-NQ8QJ8-M8QMN]

V e r i l o g实验报告---第四次交通灯 班级:集电0802班 姓名:张鹏 学号: 04086057 序号: 16 一、规范 (1)具有开关功能:当reset=0时红绿灯关闭,使主支干道六个灯全灭; (2)具有四个功能:当reset=1且func=2’b00时,主干道和支路正常计数; 且func=2’b01时,支干道一直绿灯,主干道一直红灯; 且func=2’b10时,主干道一直绿灯,支干道一直红灯; 且func=2’b11时,主干道和支干道一直黄灯闪; (3)计数器频率:运行频率2Hz计数器; (4)信号灯种类:红、黄、绿; (5)信号灯计执行时间关系:主干道:绿灯常亮+绿灯闪+黄灯=支干道:红灯常亮; 此设计中: 主干道:绿灯常亮=57s,T绿灯闪=3s,T黄灯亮=3s 支干道:绿灯常亮=15s,T绿灯闪=3s,T黄灯亮=3s (6)信号灯到计时功能:信号灯预置后,开始执行2Hz计数器; (7)信号灯跳转功能:当各信号灯计时至T时在下一个时钟信号上升沿到来时自动转为下一状态; (8)信号灯各状态跳转关系:绿-黄-红-绿; 二、输入输出定义

状态转移图: 四、测试代码 module frequency_divider_small(reset,clk,out); eset(reset),.clk(clk),.func(func),.green(green),.red(red),.yellow(yellow)); always #10 clk=~clk; initial begin reset=0; clk=1; func=2'b00; #20 reset=1; #21000 func=2'b01; #10000 func=2'b10; #10000 func=2'b11; end endmodule 波形: 五、源代码 module frequency_divider(reset,clk,out);eset(reset),.clk(clk),.out(in));//调用分频模块 always @ (posedge clk or negedge reset) if(!reset) begin cnt<=7'd0; state<=3'd1; green<=2'b00; red<=2'b00; yellow<=2'b00; end else if(in)//分频器结果当主模块始能 if(func==2'b00)//选择不同功能控制开关 if(cnt==7'd0) case(state)//选择不同状态 3'd1:begin cnt<=greentime1<<1;

眼动仪实验报告

眼动仪与平面设计实验报告 一、Tobii眼动仪简介 Tobii眼动仪提供了一个自然的使用环境, 并同时收集多通道数据, 如语音、动作等。其自带ClearView数据分析软件将眼动数据和实际界面、声音、用户动作录像综合进行分析。它提供的典型分析方案有: (1)热点图(Hotspot), 形象地分析注视点的集中趋势、停留时间等; (2)视线扫描路径( Scanpath), 呈现注视点的路径与直径变化, 用于分析单个用户操作行为规律;(3)兴趣区域(Area of In teres,t AOI), 分析平均注视时间、回溯性眼跳、区域间转移等指标, 获得特定区域上的具体数据。 二、眼动仪的应用 眼动仪应用领域包括心理学,人机交互,神经生理学,工业设计、眼科学、可用性研究、广告评估、市场调查等诸多领域。 本次实验我们主要将Tobii眼动仪应用在广告评估方面,研究被试观看平面海报时的路径、时间和着重点。 三、实验步骤 1、打开Tobii眼动仪相关软件,输入姓名; 2、将广告3和广告4拖入界面内,并运行软件; 3、调整坐姿直至水平条块呈绿色,竖直条块值在50~60范围内; 4、检测眼动水平,双眼追踪屏幕上的小球运动轨迹; 5、查看眼动水平,当双眼个点轨迹均在规定范围内,正式开始测验; 6、再次调整坐姿直至水平条块呈绿色,竖直条块值在50~60范围内; 7、正式开始对于平面广告的眼动实验,观看屏幕上的平面广告; 8、实验结束,查看眼动结果。 四、数据分析 (一)热点图 从热点图中可以看出被试在某一区域停留时间的长短和集中程度,红色代表注视时间长,绿色代表注视时间较短。 广告3为雀巢咖啡的平面广告,该广告包括三大部分:(1)雀巢的标志;(2)雀巢广告语;(3)拿着雀巢咖啡的女模特。通过观察十名被试的眼动仪实验结果得出:被试的热点红色区较多的集中在女模特的脸部和雀巢的标志,而只有少部分关注了女模特手中的咖啡。由此可见,该广告的大部分注意力被女模特所吸引,而忽略了广告本身所要传达的产品。 广告4也是雀巢咖啡的平面广告,该广告包括三大部分:(1)雀巢的标志;(2)雀巢咖啡的广告语;(3)雀巢咖啡。通过观察十名被试的眼动仪实验报告结果得出:被试的热点红色去较多的集中在雀巢咖啡和雀巢的标志,而很少关注雀巢的广告语。 (二)视线扫描路径 视线扫描路径主要是呈现注视点的路径与直径变化。 广告3的路径基本是从女模特开始散发出去的,而广告4则是由雀巢咖啡产品本身散发出去的。 由此我们可以简单的总结两个广告的优劣:广告3由于女模特占据大幅的平面广告篇幅导致了产品本身被忽略了;广告4略比广告3好,简单易懂的风格使被试很直接的关注到了产品本身和产品的品牌。

通过Verilog实现交通灯设计实验报告

电子科技大学 实 验 报 告 一、实验室名称:虚拟仪器实验室 二、实验项目名称:交通灯设计实验 三、实验学时:4学时 四、实验原理

假设交通灯处于南北和东西两条大街的“十”字路口,如图1所示。用FPGA 开发板的LED 灯来模拟红、黄、绿3种颜色信号,并按一定顺序、时延来点亮LED ,如图2所示。图3给出了交通灯的状态转移图。设计使用频率为1Hz 的时钟来驱动电路(注1:仿真时采用1MHz 的时钟来驱动电路),则停留1个时钟可得到1S 的延时,类似停留3个时钟可得到3S 的延时,停留15个时钟可得到15S 的延时(注2:开发板工作时钟为50MHz )。 北 南 西东 图1. 六个彩色LED 可以表示一组交通信号灯 图2. 交通灯状态 南北 东西 红 黄 绿 红 黄 绿 S0 1 0 0 0 0 1 S1 1 0 0 0 1 0 S2 1 0 0 1 0 0 S3 0 0 1 1 0 0 S4 0 1 0 1 0 0 S5 1 0 0 1 0 0

图3. 交通灯的状态转移图 顶层模块 时钟分频模块状态机跳转模块 图4. 交通灯的原理框图 五、实验目的 本实验是有限状态机的典型综合实验,掌握如何使用状态转移图来定义Mealy状态机和Moore状态机,熟悉利用HDL代码输入方式进行电路的设计和仿真的流程,掌握Verilog语言的基本语法。并通过一个交通灯的设计掌握利用EDA软件(Xilinx ISE 13.2)进行HDL代码输入方式的电子线路设计与仿真的详细流程。。 六、实验内容 在Xilinx ISE 13.2上完成交通灯设计,输入设计文件,生成二进制码流文件下载到FPGA开发板上进行验证。 七、实验器材(设备、元器件)

数字逻辑实验报告-Verilog时序逻辑设计

电子科技大学 实验报告 学生姓名:任彦璟学号:2015040101018 指导教师:吉家成米源王华 一、实验项目名称:Verilog时序逻辑设计 二、实验目的: 掌握边沿D触发器74x74、同步计数器74x163、4位通用移位寄存器74x194,的工作原理。 设计移位寄存器74x194设计3位最大序列长度线性反馈移位寄存器(LFSR:Linear Feedback Shift Register)计数器。 设计同步计数器74x163 。 三、实验内容: 1.设计边沿D触发器74x74。 2.设计通用移位寄存器74x194。 3.采用1片74x194和其它小规模逻辑门设计3位LFSR计数器。 4.设计4位同步计数器74x163。 四、实验原理: 74x74逻辑电路图

CLK_D CLR_L_D S1_L S1_H S0_L S0_H w1 w2 w3 w4 w5 w6 w7 w8 w9 w10 w11 w12 w13 w14 w15 w16 w17 w18 w19 w20 74x194逻辑电路图 3位LFSR逻辑电路图

74x163逻辑电路图 上图的设计可以采用门级描述,也可以采用教材《数字设计—原理与实践》(第4版)第525页的表8-20中的行为描述 五、实验器材(设备、元器件): PC 机、Windows XP 、Anvyl 或Nexys3开发板、Xilinx ISE 14.7开发工具、Digilent Adept 下载工具。 六、实验步骤: 实验步骤包括:建立新工程,设计代码与输入,设计测试文件,设置仿真,查看波形,约束与实现、生成流代码与下载调试。 七、关键源代 码及波形图: 1.D 触发器的Verilog 代码 源码如下 module vr74x74(CLK, D, PR_L, CLR_L, Q, QN); input CLK, D, PR_L, CLR_L ; output Q, QN ; wire w1, w2, w3, w4 ; nand (w1, PR_L, w2, w4); nand (w2, CLR_L, w1, CLK) ; nand (w3, w2, CLK, w4) ; nand (w4, CLR_L, w3, D) ; nand (Q, PR_L, w2, QN); nand (QN, Q, w3, CLR_L); endmodule

素质教育的实验报告范文

素质教育的实验报告范文 一、实验对象 长林中学初三(6)班学生45名,关于素质教育的实验报告。1994年9月,由沙洋区教研室组建此班,承担素质教育实验。 二、实验目的 1、促进学生素质的整体提高,合理发展个性特长。 2、发现制约教学效果的主要因素,研制并实践全面提高学生学习效率的对策。 三、实验内容 (一)时间:初中三年(1994年9月至1997年6月)。 (二)内容涵5项25点。 1、学会做人。 ①忠心献给祖国;②爱心献给社会;③关心献给他人;④孝心献给父母;⑤信心留给自己。 2、学会生存。 ①学会自主;②学会自理;③学会自治;④学会自律;⑤学会自强。 3、学会学习。 ①能够发现;②能够认识;③能够检验;④能够掌握;⑤能够运用。

4、学会保健。 ①注重卫生;②参加锻炼;③经常运动;④开朗达观;⑤适当娱乐。 5、学会合作。 ①善于承受;②善于思辨;③善于竞争;④善于创造;⑤善于表现。 四、实验方法 (一)原则:学生为主体,教师为主导,训练为主线,运思为核心,能力为目标,育人为目的。 (二)措施: 1、人格教育与养成教育结合,挫折教育与成功教育结合,系列教育与主题教育结合,客观教育与自我教育结合。 2、区别一般知识和特殊知识,明确形式知识和内容知识,利用计划知识(何时何地学习以及怎样灵活运用知识的知识)和策略知识(如何学习的知识),巩固单项知识和系统知识。 3、情感认知补充原则理念,第二课堂补充第一课堂,隐性课程补充显性课程,间接教学补充直接教学。 4、着眼教学资源,焕发教学活力;着眼动标,弘扬理想奋斗;着眼人际交流,强化群体意识;着眼民主管理,形成优良班风,老师笔记《关于素质教育的实验报告》。 五、实验过程中的反馈与矫正

实验六-数字频率计的Verilog-HDL语言实现

五邑大学实验报告 实验课程名称 ) 数字频率计的Verilog HDL语言实现 院系名称:信息工程学院 专业名称:通信工程(物联网工程) 实验项目名称:EDA实验 班级: 110711 学号: 。 报告人:冯剑波

实验六 数字频率计的Verilog HDL 语言实现 一、实验目的: 1、掌握较复杂数字电路或系统的纯Verilog HDL 实现方法; 2、体会纯Verilog HDL 语言输入设计与原理图输入设计的差别。 二、实验原理: 【 数字频率计是用来测量输入信号的频率并显示测量结果的系统。一般基准时钟的高电平的持续时间为s T 10 ,若在这0T 内被测信号的周期数为N 则被测信号的频率就是N ,选择不同的0T ,可以得到不同的测量精度。一般0T 越大,测量精度越高,但一次的测量时间及频率计所需的硬件资源也增加。 三、设计任务与要求: 1、设计一个6位频率计,测量范围从1Hz 到99 99 99Hz ,测量结果用6个数码管显示,基准时钟频率为1Hz ; 2、只显示测量结果,中间计数过程不显示;结果更新时间2秒一次; 3、频率计只设一个复位键,按下该键(reset=0)系统复位,释放该键(reset=1)系统工作,测量并显示结果。 4、显示用静态方式; 5、用Verilog HDL 实现上述要求的频率计。 四、设计源程序及注释与仿真结果 设计源程序: module pinlvji(oHEX0,oHEX1,oHEX2,oHEX3,oHEX4,oHEX5,clk_50M,clk_1Hz,reset,signal_out); @ input clk_50M,reset; //50MHz 时钟输入、复位 output[6:0] oHEX0,oHEX1,oHEX2,oHEX3,oHEX4,oHEX5; //数码管0-5,分别显示个、十、百、千、万、十万位的数字 output reg clk_1Hz; output reg signal_out; reg signal_in; reg[29:0] cnt; reg[29:0] cnt1; reg count_en; //计数允许,count_en=1时计数,下降沿到来时锁存 reg load; reg[3:0] ge,shi,bai,qian,wan,shiwan; reg cout1,cout2,cout3,cout4,cout5; reg[3:0] q0,q1,q2,q3,q4,q5; wire clr; always @(posedge clk_50M) //改变Hz 的范围,自己设定的频率1Hz-999999Hz begin

Verilog实验报告

实验报告格式要求 一、实验报告内容包括: (1)实验名称。 (2)实验目的。 (3)实验仪器及编号。写明仪器名称、型号、编号。 (4)实验原理。简单叙述有关实验原理(包括电路图或光路图或实验装置示意图)及测量中依据的的公式,式中各量的物理含义及单位,公式成立所应满足的实验条件等。 (5)实验内容及步骤。根据实验内容及实际的实验过程写明关键步骤和安全注意要点。 (6)实验观测记录。记录原始测量数据、图形等有关原始量,形式上要求整齐规范。 (7)数据处理结果。根据实验要求,采用合适的方法进行数据处理,误差分析,最后写出实际结果。 (8)小结或讨论。内容不限。可以是实验中的现象分析,对实验关键问题的体会,实验的收获和建议,也可解答思考题。 二、书写次序 (1)到(5)是进行实验预习时就应该完成的。(6)在实验中完成。做完实验后再在预习报告基础上完成(7)(8)两项。 完成一个实验,就是一次最基本的科研训练,从预习到写出一个实验报告,每一步都有极其丰富的学习内容,要积极思考,认真对待。

实验(一)简单的组合逻辑设计 实验日期2014-10-31 同组者姓名 一、实验目的 [1] 掌握基本组合逻辑电路的实现方法 [2] 初步了解两种基本组合逻辑电路的生成方法 [3] 学习测试模块的编写 [4] 通过综合和布局布线了解不同层次仿真的物理意义 二、实验仪器 计算机、FPGA开发板 三、实验内容 [1] 在ISE软件环境中进行一次完整的设计流程,并在FPGA开发板上实现与门的功能。 [2] 完成一个可综合的数据比较器的程序。 [3] 完成数据比较器的测试模块。 [4] 发挥部分:设计一个多位(2位)的数据比较器并在FPGA开发板上实现该比较器。 四、实验步骤、分析及结果(在下面写出你的代码) 代码: module compare( input a, input b, output c ); assign c=a&b; endmodule 结果如图所示:

华中科技大学Verilog语言实验报告

计算机科学与技术学院

目录 1数据通路实验 (1) 1.1实验目的 (1) 1.2实验内容及要求 (1) 1.3实验方案 (2) 1.4实验步骤 (2) 1.5故障及分析 (2) 1.6仿真与结果 (3) 1.7心得与体会 (4) 2FSM实验 (6) 2.1实验目的 (6) 2.2实验内容及要求 (6) 2.3实验方案 (7) 2.4实验步骤 (7) 2.5故障及分析 (8) 2.6仿真与结果 (8) 2.7心得与体会 (9) 3意见和建议 (11) 4附录 (13)

1 数据通路实验 1.1 实验目的 综合应用掌握的简单组合电路和时序电路的设计方法,完成一个简单的数据通路的设计。 1.2 实验内容及要求 1. 根据下图给出的数据通路(图中R0、R1和ACC是寄存器,+是加法器,其它则是多路选择器),完成相应的Verilog程序设计,图中数据线的宽度为8位,要求可以扩充至16位或者是32位; 2. 根据下图给出的数据通路(图中SUM和NEXT是寄存器,Memory是存储器,+是加法器,==0是比较器,其它则是多路选择器),完成相应的Verilog程序设

计,图中数据线的宽度为8位,要求可以扩充至16位或者是32位。 实验要求:程序必须自己编写,满足数据通路设计要求,综合结果正确。 1.3 实验方案 根据要求,先把选择器、加法器、寄存器、比较器和存储器分模块编写,在主模块中根据数据通路调用即可。题目中要求数据线宽度为8位,并且可以扩充至16位或32位,所以在前面定义WIDTH,利用parameter的参数传递功能来实现。 1.4 实验步骤 1.分模块编写代码(见附录) 2.运行综合Run Synthesis 3.综合成功后检查RTL Analysis中的电路图Schematic 1.5 故障及分析 刚开始跑出来很多线是断的,后来发现是引脚对应部分的代码没有写完整。后来加法器和ACC的参数顺序写错,导致接线与题给的不一致,发现问题后及时改

Verilog实验报告

2014-2015-2-G02A3050-1 电子电路设计训练(数字EDA部分) 实验报告 (2015 年5 月20 日) 教学班学号姓名组长签名成绩 自动化科学与电气工程学院

目录 目录 (1) 实验一、简单组合逻辑和简单时序逻辑 (1) 1.1 实验任务1——简单组合逻辑 (1) 1.1.1 实验要求 (1) 1.1.2 模块的核心逻辑设计 (1) 1.1.3 测试程序的核心逻辑设计 (1) 1.1.4 仿真实验关键结果及其解释 (2) 1.2 实验任务2——简单时序逻辑 (3) 1.2.1 实验要求 (3) 1.2.2 模块的核心逻辑设计 (3) 1.2.3 测试程序的核心逻辑设计 (3) 1.2.4 仿真实验关键结果及其解释 (4) 1.3 实验小结 (4) 实验二、条件语句和always过程块 (5) 2.1 实验任务1——利用条件语句实现计数分频时序电路 (5) 2.1.1 实验要求 (5) 2.1.2 模块的核心逻辑设计 (5) 2.1.3 测试程序的核心逻辑设计 (6) 2.1.4 仿真实验关键结果及其解释 (7) 2.2 实验任务2——用always块实现较复杂的组合逻辑电路 (8) 2.2.1 实验要求 (8) 2.2.2 模块的核心逻辑设计 (8) 2.2.3 测试程序的核心逻辑设计 (9) 2.2.4 仿真实验关键结果及其解释 (10) 2.3 实验小结 (11) 实验三、赋值、函数和任务 (12) 3.1 实验任务1——阻塞赋值与非阻塞赋值的区别 (12) 3.1.1 实验要求 (12) 3.1.2 模块的核心逻辑设计 (12) 3.1.3 测试程序的核心逻辑设计 (13) 3.1.4 仿真实验关键结果及其解释 (14) 3.2 实验任务2——在Verilog HDL中使用函数 (16) 3.2.1 实验要求 (16) 3.2.2 模块的核心逻辑设计 (16) 3.2.3 测试程序的核心逻辑设计 (18) 3.2.4 仿真实验关键结果及其解释 (19) 3.3 实验任务3——在Verilog HDL中使用任务 (20) 3.3.1 实验要求 (20) 3.3.2 模块的核心逻辑设计 (20) 3.2.3 测试程序的核心逻辑设计 (21)

verilog实验之密码箱实验报告

Verilog实现密码箱 1.功能概述 小脚丫开发板的有4位拨码开关,可以表示数字0-9,有两个七段数码管,所以密码设为两位(00—99),初始密码00,利用四位拨码开关(sw)输入密码,,按下个位确认按键(low),在数码管上显示个位数字;再次输入密码,按下十位确认按键(high),在数码管上显示十位数字。按下确认按键(enter),比较密码正误,若正确,实现开锁功能,用led8灯亮表示;错误,实现报错功能,用led1灯亮表示;连续错三次,实现警报功能,用8个灯全亮表示,此时只有重置(rst)才能重新输入密码。初始密码为21。为保证安全性,只有在开锁状态下,才可修改密码,修改拨码开关数值,按下个位确认按键(low),设置新密码个位,再次修改拨码开关数值,按下个位确认按键(high),设置新密码十位(实际上两个位密码修改与输入顺序不影响)。再按下重置键(rst),即可重新输入密码。同时在使用按键时,注意到了消抖。 2.效果展示 密码错误

密码正确

修改后密码正确

视频展示(双击播放) 3.代码分析 一、密码显示在数码管上always@(*) //数码管显示控制模块

begin case(code_low) 4'd0:seg_led1=9'b000111111;//数码管1显示0 4'd1:seg_led1=9'b000000110;//1 4'd2:seg_led1=9'b001011011;//2 4'd3:seg_led1=9'b001001111;//3 4'd4:seg_led1=9'b001100110;//4 4'd5:seg_led1=9'b001101101;//5 4'd6:seg_led1=9'b001111101;//6 4'd7:seg_led1=9'b000000111;//7 4'd8:seg_led1=9'b001111111;//8 4'd9:seg_led1=9'b001101111;//9 default:seg_led1=9'b100111111;//0 endcase case(code_high) 4'd0:seg_led2=9'b000111111;//数码管2显示0 4'd1:seg_led2=9'b000000110;//1 4'd2:seg_led2=9'b001011011;//2 4'd3:seg_led2=9'b001001111;//3 4'd4:seg_led2=9'b001100110;//4 4'd5:seg_led2=9'b001101101;//5 4'd6:seg_led2=9'b001111101;//6

实验报告

文献阅读报告 注意瞬脱的疲劳效应 原作者:Jun I.Kawahara·Hirotsune Sato 姓名:刘靓 专业:心理学 学号: 2013010109

一、研究背景 以前有观点认为,注意力和情绪状态是有紧密联系的,消极的情绪和较狭窄注意范围相联系,相反的,较积极的情绪和宽阔的注意范围相联系。新进的研究表明注意力与情绪状态的联系是有选择的。 注意力资源部署受很多因素影响,内部状态影响认知系统的执行能力,情绪状态属于内部状态,因而影响注意力的部署。 在测定人的感觉阈限的时候发现,常有一些非感觉的因素,如动机、情绪、期望、疲劳等,影响人对信号微弱变化的检测能力,这些因素称为反映的倾向性。(李维认知心理学研究浙江人民出版社98页) 二、相关要点 注意主体心理活动指向刺激并对其做出选择应答的一种意识调节状态 注意瞬脱很短的时间内呈现两个目标刺激,被试对第二个刺激的正确报告率显著下降的现象。 注意瞬脱的影响因素任务因素目标因素空间因素认知 状态 任务因素从注意瞬脱研究开始到现在,大多数的研究都是采用的部分报告法作为任务,因为部分报告的反映更敏感,研究者往往都侧重于研究影响注意瞬脱的因素和机制。(陈宏,王苏妍 2012)目标因素注意瞬脱的材料改变也就是目标性质的改变,早期研究主要以字母、数字为主,后期逐渐发展,扩展到词和图片的研究,,注意瞬脱的的研究范围。通过操作目标间语义关系可以研究语义启动机制和注意瞬脱是第二个刺激的加工程度,,从而帮助研究者解释注意瞬脱的语义加工机制语义加工机制。(陈宏,王苏妍 2012)空间因素周小林等(2007)通过实验研究外周空间线索能否促进能否促进知觉表征进入工作系统,和观察线索的信息性对该促进作用时间进程的影响。实验采用注意瞬脱和空间线索结合的实验范式,通过实验证明外周线索的促进效应在瞬脱期间内显著大于瞬脱期间外,非信息性线索和信息性线索分别在较短和较长的线索-目标间隔下起促进效应。(张德玄,邵丽萍,周晓林 2007) 认知状态认知状态对注意瞬脱的影响,是注意瞬脱研究领域中一个特殊的内容,认知状态对选择性注意时间特性的影响同样可以引向注意其它方面的研究,如对返回抑制、无意识盲的影响等。(陈

时序逻辑电路的Verilog_HDL实现实验报告

时序逻辑电路的Verilog HDL 实现 一.实验要求 (1):编写JK 触发器、8位数据锁存器、数据寄存器的Verilog HDL 程序,并实现其仿真及其测试程序; (2):在实验箱上设计含异步清零和同步使能的计数器。 (3):进行波形仿真测试后;画出仿真波形。 (4):写出实验心得 二.实验内容: (1)1.JK 触发器的元件符号如图7.14所示,其中J 、K 是数据输入端,CLR 是复位控制输入端,当CLR=0时,触发器的状态被置为0态;CLK 是时钟输入端;Q 和QN 是触发器的两个互补输出端。 JK 触发器的状态方程为 Q n+1 =J Q n +K Q n JK 触发器的verilog HDL 程序 module jkff_rs(clk,j,k,q,rs,set); input clk,j,k,set,rs; output reg q; always@(posedge clk,negedge rs,negedge set) begin if(!rs) q<=1'b0; else if(!set) q<=1'b1; else case({j,k}) 2'b00:q<=q; 2'b01:q<=1'b0; 2'b10:q<=1'b1; 2'b11:q<=~q; default:q<=1'bx; endcase end endmodule JK 触发器的功能:带异步清0,异步置1(低电平有效) JK 触发器的仿真结果 JK 触发器的元件符号

2.8位数据锁存器锁存器元件符号如图所示。CLR是复位控制输入端,当CLR=0时,8位数据输出Q[7..0]=00000000。ENA是使能控制输入端,当ENA=1时,锁存器处于工作状态,输出Q[7..0]=D[7..0];ENA=0时,锁存器的状态保持不变。OE是三态输出控制端,当OE=1时,输出为高阻态;OE=0时,锁存器为正常输出状态。 8位数据锁存器元件符号 8位数据锁存器的verilog HDL程序 module tt1373(le,oe,q,d); input le,oe; input[7:0] d; output reg[7:0] q; always @(le,oe,d) begin if((!oe)&&(le))q<=d; else q<=8'bz; end endmodule

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