FPGA及ASIC笔试题库

1、我们公司的产品是集成电路,请描述一下你对集成电路的认识,列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。（仕兰微面试题目）

2、FPGA和ASIC的概念,他们的区别。（未知）

答案：FPGA是可编程ASIC。

ASIC:专用集成电路,它是面向专门用途的电路,专门为一个用户设计和制造的。根据一个用户的特定要求,能以低研制成本,短、交货周期供货的全定制,半定制集成电路。与门阵列等其它ASIC(Application Specific IC)相比,它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点

3、什么叫做OTP片、掩膜片,两者的区别何在？（仕兰微面试题目）

4、你知道的集成电路设计的表达方式有哪几种？（仕兰微面试题目）

5、描述你对集成电路设计流程的认识。（仕兰微面试题目）

6、简述FPGA等可编程逻辑器件设计流程。（仕兰微面试题目）

7、IC设计前端到后端的流程和eda工具。（未知）

8、从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.（未知）

9、Asic的design flow。（威盛VIA 2003.11.06 上海笔试试题）

10、写出asic前期设计的流程和相应的工具。（威盛）

11、集成电路前段设计流程,写出相关的工具。（扬智电子笔试）

先介绍下IC开发流程：

1.）代码输入（design input)

用vhdl或者是verilog语言来完成器件的功能描述,生成hdl代码

语言输入工具：SUMMIT VISUALHDL

MENTOR RENIOR

图形输入: composer(cadence);

viewlogic (viewdraw)

2.）电路仿真（circuit simulation)

将vhd代码进行先前逻辑仿真,验证功能描述是否正确

数字电路仿真工具：

Verolog： CADENCE Verolig-XL

SYNOPSYS VCS

MENTOR Modle-sim

VHDL : CADENCE NC-vhdl

SYNOPSYS VSS

MENTOR Modle-sim

模拟电路仿真工具：

***ANTI HSpice pspice,spectre micro microwave: eesoft : hp

3.）逻辑综合（synthesis tools)

逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路;将初级仿真中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段进行再仿真。最终仿真结果生成的网表称为物理网表。

12、请简述一下设计后端的整个流程？（仕兰微面试题目）

13、是否接触过自动布局布线？请说出一两种工具软件。自动布局布线需要哪些基本元素？（仕兰微面试题目）

14、描述你对集成电路工艺的认识。（仕兰微面试题目）

15、列举几种集成电路典型工艺。工艺上常提到0.25,0.18指的是什么？（仕兰微面试题目）

16、请描述一下国内的工艺现状。（仕兰微面试题目）

17、半导体工艺中,掺杂有哪几种方式？（仕兰微面试题目）

18、描述CMOS电路中闩锁效应产生的过程及最后的结果？（仕兰微面试题目）

19、解释latch-up现象和Antenna effect和其预防措施.（未知）

20、什么叫Latchup?（科广试题）

21、什么叫窄沟效应? （科广试题）

22、什么是NMOS、PMOS、CMOS？什么是增强型、耗尽型？什么是PNP、NPN？他们有什么差

别？（仕兰微面试题目）

23、硅栅COMS工艺中N阱中做的是P管还是N管,N阱的阱电位的连接有什么要求？（仕兰微面试题目）

24、画出CMOS晶体管的CROSS-OVER图（应该是纵剖面图）,给出所有可能的传输特性和转移特性。（Infineon笔试试题）

25、以interver为例,写出N阱CMOS的process流程,并画出剖面图。（科广试题）

26、Please explain how we describe the resistance in semiconductor. Compare the resistance of a metal,poly and diffusion in tranditional CMOS process.（威盛笔试题circuit design-beijing-03.11.09）

27、说明mos一半工作在什么区。（凹凸的题目和面试）

28、画p-bulk 的nmos截面图。（凹凸的题目和面试）

29、写schematic note（？）, 越多越好。（凹凸的题目和面试）

30、寄生效应在ic设计中怎样加以克服和利用。（未知）

31、太底层的MOS管物理特性感觉一般不大会作为笔试面试题,因为全是微电子物理,公式推导太罗索,除非面试出题的是个老学究。IC设计的话需要熟悉的软件: Cadence,Synopsys, Avant,UNIX当然也要大概会操作。

32、unix 命令cp -r, rm,uname。（扬智电子笔试）

电子类公司笔试题精选

一、模拟电路

1基尔霍夫定理的内容是什么？（仕兰微电子）

基尔霍夫电流定律是一个电荷守恒定律,即在一个电路中流入一个节点的电荷与流出同一个节点的电荷相等.

基尔霍夫电压定律是一个能量守恒定律,即在一个回路中回路电压之和为零.

2、平板电容公式(C=εS/4πkd)。（未知）

3、最基本的如三极管曲线特性。（未知）

4、描述反馈电路的概念，列举他们的应用。（仕兰微电子）

5、负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈）；

负反馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用）（未知）

6、放大电路的频率补偿的目的是什么，有哪些方法？（仕兰微电子）

7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。（未知）

8、给出一个查分运放，如何相位补偿，并画补偿后的波特图。（凹凸）

9、基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器），优缺点，特别是广泛采用差分结构的原因。（未知）

10、给出一差分电路，告诉其输出电压Y 和Y-,求共模分量和差模分量。（未知）

11、画差放的两个输入管。（凹凸）

12、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的运放电路。（仕兰微电子）

13、用运算放大器组成一个10倍的放大器。（未知）

14、给出一个简单电路，让你分析输出电压的特性（就是个积分电路），并求输出端某点的rise/fall时间。(Infineon笔试试题)

15、电阻R和电容C串联，输入电压为R和C之间的电压，输出电压分别为C 上电压和R上电压，要求制这两种电路输入电压的频谱，判断这两种电路何为高通滤波器，何为低通滤波器。当RC18、说说静态、动态时序模拟的优缺点。（威盛VIA 2003.11.06 上海笔试试题）

19、一个四级的Mux,其中第二级信号为关键信号如何改善timing。（威盛VIA2003.11.06 上海笔试试题）

20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。（未知）

21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优点），全加器等等。（未知）

22、卡诺图写出逻辑表达使。（威盛VIA 2003.11.06 上海笔试试题）

23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）

24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威盛笔试题circuit design-beijing-03.11.09）

25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain?

26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？（仕兰微电子）

27、用mos管搭出一个二输入与非门。（扬智电子笔试）

28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。（威盛笔试题circuit design-beijing-03.11.09）

29、画出NOT,NAND,NOR的符号，真值表，还有transistor level的电路。（Infineon笔试） 30、画出CMOS的图，画出tow-to-one mux gate。（威盛VIA 2003.11.06 上海笔试试题）

31、用一个二选一mux和一个inv实现异或。（飞利浦－大唐笔试）

32、画出Y=A*B C的cmos电路图。（科广试题）

33、用逻辑们和cmos电路实现ab cd。（飞利浦－大唐笔试）

34、画出CMOS电路的晶体管级电路图，实现Y=A*B C(D E)。（仕兰微电子）

35、利用4选1实现F(x,y,z)=xz yz’。（未知）

36、给一个表达式f=xxxx xxxx xxxxx xxxx用最少数量的与非门实现（实际上就是化简）。

37、给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。（Infineon笔试）

38、为了实现逻辑（A XOR B）OR （C AND D），请选用以下逻辑中的一种，并说明为什么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND（未知）

39、用与非门等设计全加法器。（华为）

40、给出两个门电路让你分析异同。（华为）

41、用简单电路实现，当A为输入时，输出B波形为…（仕兰微电子）

42、A,B,C,D,E进行投票，多数服从少数，输出是F（也就是如果A,B,C,D,E中1的个数比0 多，那么F输出为1，否则F为0），用与非门实现，输入数目没有限制。（未知）

43、用波形表示D触发器的功能。（扬智电子笔试）

44、用传输门和倒向器搭一个边沿触发器。（扬智电子笔试）

45、用逻辑们画出D触发器。（威盛VIA 2003.11.06 上海笔试试题）

46、画出DFF的结构图,用verilog实现之。（威盛）

47、画出一种CMOS的D锁存器的电路图和版图。（未知）

48、D触发器和D锁存器的区别。（新太硬件面试）

49、简述latch和filp-flop的异同。（未知）

&e1]5T'v&n.g*_1D+J50、LATCH和DFF的概念和区别。（未知）

51、latch与register的区别,为什么现在多用register.行为级描述中latch 如何产生的。（南山之桥）

52、用D触发器做个二分颦的电路.又问什么是状态图。（华为）

53、请画出用D触发器实现2倍分频的逻辑电路？（汉王笔试）

54、怎样用D触发器、与或非门组成二分频电路？（东信笔试）

55、How many flip-flop circuits are needed to divide by 16? (Intel) 16分频？

56、用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出carryout和next-stage. （未知）

57、用D触发器做个4进制的计数。（华为）

58、实现N位Johnson Counter,N=5。（南山之桥）

59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢？（仕兰微电子）

60、数字电路设计当然必问Verilog/VHDL，如设计计数器。（未知）

61、BLOCKING NONBLOCKING 赋值的区别。（南山之桥）

62、写异步D触发器的verilog module。（扬智电子笔试）

module dff8(clk , reset, d, q);

input clk;

input reset;

input [7:0] d;

output [7:0] q;

reg [7:0] q;

always @ (posedge clk or posedge reset)

if(reset)

q <= 0;

:P,L.W/\.~)R!

q <= d;

&c I!K,\;

63、用D触发器实现2倍分频的Verilog描述？（汉王笔试）

module divide2( clk , clk_o, reset);

input clk , reset;

output clk_o;

wire in;

out ;

always @ ( posedge clk or posedge reset)

if ( reset)

out <= 0; else

64、可编程逻辑器件在现代电子设计中越来越重要，请问：a) 你所知道的可编程逻辑器件有哪些？ b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。（汉王笔试）

)r'T'y)d:S:a0VPAL，PLD，CPLD，FPGA。

module dff8(clk , reset, d, q);

input clk;

7B*M"D9t"Q*jinput reset;

input d;

&O.A%H1k/s8Voutput q;

reg q;

always @ (posedge clk or posedge reset)

if(reset)

q <= 0;

'p8w'P'S2pelse

q <= d;

65、请用HDL描述四位的全加法器、5分频电路。（仕兰微电子）

67、用VERILOG或VHDL写一段代码，实现消除一个glitch。（未知）

68、一个状态机的题目用verilog实现（不过这个状态机画的实在比较差，很容易误解的）。（威盛VIA 2003.11.06 上海笔试试题）

69、描述一个交通信号灯的设计。（仕兰微电子）

70、画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱。（扬智电子笔试）9p-g0]/V*U8U7v*https://www.sodocs.net/doc/a914771548.html,71、设计一个自动售货机系统，卖soda水的，只能投进三种硬币，要正确的找回钱数。（1）画出fsm（有限状态机）；（2）用verilog 编程，语法要符合fpga设计的要求。（未知）

72、设计一个自动饮料售卖机，饮料10分钱，硬币有5分和10分两种，并考虑找零：（1）画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计的要求；（3）设计工程中可使用的工具及设计大致过程。（未知）

73、画出可以检测10010串的状态图,并verilog实现之。（威盛）

74、用FSM实现101101的序列检测模块。（南山之桥）

a为输入端，b为输出端，如果a连续输入为1101则b输出为1，否则为0。例如a： 0001100110110100100110

b： 0000000000100100000000

请画出state machine；请用RTL描述其state machine。（未知）

75、用verilog/vddl检测stream中的特定字符串（分状态用状态机写）。（飞利浦－大唐笔试）

76、用verilog/vhdl写一个fifo控制器(包括空，满，半满信号)。（飞利浦－大唐笔试）

77、现有一用户需要一种集成电路产品，要求该产品能够实现如下功能：y=lnx，其中，x为4位二进制整数输入信号。y为二进制小数输出，要求保留两位小数。电源电压为3~5v假设公司接到该项目后，交由你来负责该产品的设计，试讨论该产品的设计全程。（仕兰微电子）

78、sram，falsh memory，及dram的区别？（新太硬件面试）

79、给出单管DRAM的原理图(西电版《数字电子技术基础》作者杨颂华、冯毛官205页图9 －14b)，问你有什么办法提高refresh time，总共有5个问题，记不起来了。（降低温度，增大电容存储容量）（Infineon笔试）

80、Please draw schematic of a common SRAM cell with 6 transistors,point out which nodes can store data and which node is word line control? （威盛笔试题circuit design-beijing-03.11.09）

81、名词:sram,ssram,sdram 名词IRQ,BIOS,USB,VHDL,SDR

|5L'^6o-w.k*https://www.sodocs.net/doc/a914771548.html,IRQ: Interrupt ReQuest BIOS: Basic Input Output System USB: Universal Serial Bus

VHDL: VHIC Hardware Description Language SDR: Single Data Rate !{(]%P2o+{ 压控振荡器的英文缩写(VCO)。动态随机存储器的英文缩写(DRAM)。名词解释，无聊的外文缩写罢了，比如PCI、ECC、DDR、interrupt、pipeline IRQ,BIOS,USB,VHDL,VLSI VCO(压控振荡器) RAM (动态随机存储器)，FIR IIR DFT(离散傅立叶变换)或者是中文的，比如：a.量化误差 b.直方图 c.白平衡

二、IC设计基础（流程、工艺、版图、器件）

1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。（仕兰微面试题目）

2、FPGA和ASIC的概念，他们的区别。（未知）

答案：FPGA是可编程ASIC。

ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点

3、什么叫做OTP片、掩膜片，两者的区别何在？（仕兰微面试题目）

4、你知道的集成电路设计的表达方式有哪几种？（仕兰微面试题目）

5、描述你对集成电路设计流程的认识。（仕兰微面试题目）

6、简述FPGA等可编程逻辑器件设计流程。（仕兰微面试题目）

7、IC设计前端到后端的流程和eda工具。（未知）

8、从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.（未知）

9、Asic的design flow。（威盛VIA 2003.11.06 上海笔试试题）

10、写出asic前期设计的流程和相应的工具。（威盛）

11、集成电路前段设计流程，写出相关的工具。（扬智电子笔试）

先介绍下IC开发流程：

1.）代码输入（design input)

用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码

BBS语言输入工具：SUMMIT VISUALHDL

h5k'?4]%Z6s1mMENTOR RENIOR

图形输入: composer(cadence);

viewlogic (viewdraw)

2.）电路仿真（circuit simulation)

将vhd代码进行先前逻辑仿真，验证功能描述是否正确

数字电路仿真工具：

BBSVerolog： CADENCE Verolig-XL

MENTOR Modle-sim

VHDL : CADENCE NC-vhdl

4MENTOR Modle-sim 2A.

模拟电路仿真工具： ***ANTI HSpice pspice，spectre micro microwave: eesoft : hp

3.）逻辑综合（synthesis tools)

逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿真中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段进行再仿真。最终仿真结果生成的网表称为物理网表。

12、请简述一下设计后端的整个流程？（仕兰微面试题目）

13、是否接触过自动布局布线？请说出一两种工具软件。自动布局布线需要哪些基本元素？（仕兰微面试题目）

14、描述你对集成电路工艺的认识。（仕兰微面试题目）

15、列举几种集成电路典型工艺。工艺上常提到0.25,0.18指的是什么？（仕兰微面试题目）

16、请描述一下国内的工艺现状。（仕兰微面试题目）

17、半导体工艺中，掺杂有哪几种方式？（仕兰微面试题目）

18、描述CMOS电路中闩锁效应产生的过程及最后的结果？（仕兰微面试题目）

19、解释latch-up现象和Antenna effect和其预防措施.（未知）

20、什么叫Latchup?（科广试题）

21、什么叫窄沟效应? （科广试题）

22、什么是NMOS、PMOS、CMOS？什么是增强型、耗尽型？什么是PNP、NPN？他们有什么差别？（仕兰微面试题目）

23、硅栅COMS工艺中N阱中做的是P管还是N管，N阱的阱电位的连接有什么要求？（仕兰微面试题目）

24、画出CMOS晶体管的CROSS-OVER图（应该是纵剖面图），给出所有可能的传输特性和转移特性。（Infineon笔试试题）

25、以interver为例,写出N阱CMOS的process流程,并画出剖面图。（科广试

26、Please explain how we describe the resistance in semiconductor. Compare the resistance of a metal,poly and diffusion in tranditional CMOS process.（威盛笔试题circuit design-beijing-03.11.09）

27、说明mos一半工作在什么区。（凹凸的题目和面试）

28、画p-bulk 的nmos截面图。（凹凸的题目和面试）

29、写schematic note（？），越多越好。（凹凸的题目和面试）

30、寄生效应在ic设计中怎样加以克服和利用。（未知）

31、太底层的MOS管物理特性感觉一般不大会作为笔试面试题，因为全是微电子物理，公式推导太罗索，除非面试出题的是个老学究。IC设计的话需要熟悉的软件: Cadence,Synopsys, Avant，UNIX当然也要大概会操作。

32、unix 命令cp -r, rm,uname。（扬智电子笔试）

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凹凸笔试最后的大题

画出下面两个状态机的逻辑综合图，并说明两种写法的优缺点，望高手指点！！！！！

always @(posedge clk or negedge rst)

if(!rst)

begin

state<=0;

out<=4'b0000;

end

else

case(state)

0:

begin

state<=1;

out<=4'b0000;

end

1:

begin

state<=0;

out<=4'b0001;

end

endcase

always @(posedge clk or negedge rst)

if(!rst)

state<=0;

case(state)

0:state<=1;

1:state<=0;

endcase

always@(state)

if(!state)

out=4'b0000;

else

out=4'b0001;

前者state 和out[0]分别综合成两个触发器,其中state触发器的输入为它本身的反向。

out[0]的触发器为state的当前输入。

后者只有state一个触发器，输出直接赋值给out[0],

光靠这两段看不出它到底要考啥，估计可能是想考状态机1段，2段，3段式的优缺点。

第一个out要综合成四位的寄存器，占用资源；

第二个则比较节约了呵呵

2段和1段相比，没有节省资源吧，还多用了寄存器了

不过肯定是提高了程序代码的可读性和维护性

我觉得这两段的输出加一步寄存会好一些，可以减少逻辑电路带来的毛刺

吴继华，王城编的《verilog设计和验证》有一章对这个讲得很详细

你可以到论坛里面去找找，好像是有电子版的

第一段代码速度上比较快，但所占资源多；第二段正好相反，只用了一个寄存器，但Timing会差点。所谓可读性，我觉得在这里没什么区别，关键还是硬件实现上的区别。

我的观点是

二段式的状态机将组合逻辑和时序逻辑分离开, 便于综合工具进行分析.

ls各位说的,只是基于这两个例子

但是题目是关于状态机的写法的优缺点

这是我的观点

AMD 的

AMD 2008 ASIC Design

Part I

1、用cmos搭Z=!( (A&B)| C | D )

2、 To implement any combinational logic, what is the minimum set of logic gate? Why there are so many types of standard cells in the library?

3、What is Register file, one port embedded RAM, two port embedded RAM?

4、Explain how current STA tools calculate the delay using .lib (including cell delay and wire delay)

5、Write a sequence of 3-bit grey code. Can you derive a general equation to convert binary to grey code?

6、Show the IEEE754 binary representation for the floating-point number (10.5)10 in single precision.

7、A,B,C为8bit integer，Z=A*B，Z=A*B+C，比较这两个设计的delay difference，in unit of gate（如：the difference is 4 Full Adder + 1 MUXs）

8、怎样将一个single-bit信号从快时钟域送到慢时钟域，或慢送到快？Multi-bit信号呢？

9、Suppose we have a pipeline which will process the data in 3 cycles. Sometimes the source may have no data to send out, and som etimes the sink may not be able to receive data. Define the interface signals first, and then design the internal control logic. We m ust keep the throughput 1 data/cycle, and if there are any possibilities the source shall always be able to send out its data.)

10、设计一个计算连续Leading Zeros个数的电路。输入8-bit，输出4-bit。

00001000 0100

00100010 0010

10001000 0000

可以parameterize你的设计吗？其hardware是什么样子的？

11、Design a round-robin arbiter（轮换仲裁） that can accept 8 requests and give grant signals in one cycle.

12、Setup/Hold time，计算电路最大最小延迟

Part II

关于视频的4道题，基础概念

video/image compression 的原理，过程？

H.264 encoding 框图

Part III

几道C、perl编程

NVIDA 公司

要求：英语作答，不能写Verilog/VHDL（除非要求，其实没有一道允许），必须用门电路

或状态机表示。

1. 设计A[9:0]*101.10111的电路，要求用尽可能少的门。

2. 设计地址生成器，要求依次输出以下序列：

0,8,2,10,4,12,6,14,1,9,3,11,5,13,7,15,

16,24,18,26, (31)

32,40,34,42, (47)

48,56,50,58, (63)

64,72,66,76,.................................,79

3. 设计一个优先级电路Status_A，Status_B,Status_C……，已知Status_A状态优先

级大于Status_B,Status_C……,Status_B状态优先级大于Status_C……，依此类推。检测出Status_A，则无视其它状态，否则检测Status_B，依此类推。

4. 什么是CTS？为什么要CTS

5. 四道True or False

其中两道：T上升，performance上升？

Worst Case 指的是高温高压？

6. ideal时钟脚本具体电路综合时需要针对性作哪些设置。

A: 综合脚本的一些问题。关于时钟的一些设置。

布图前：creat_clock

set_clock_latency

set_clock_transition

set_clock_uncertainty

布图后：

creat_clock

set_propagated_clock

set_clock_uncertainty

7. 问图中clock gating有什么问题？如何改良？

注:这张图是修改后的图，原图是一个正latch或者理解为FF。

此外，这张图直接找来的，最后的那个反相器应该是没有的，或者前面是NAND。

8. 读report_timing的表，回答：

1)是setup time report还是hold time report?

2)时钟频率多少？

3)如何消除表中的violation？

9. 温度上升or下降时性能下降，问降低Vdd和降低频率去改良首选那种？why？

10. 详细论述为什么clock gating可以降低功耗?

SIRF 2008 IC Design

1、什么是数字电路中的竞争与冒险，并举例说明怎样消除他们？

2、flip-flop和latch的区别，rtl中latch是如何产生的

3、模拟电路中负反馈的种类及其有点

4、简述IC从前端到后端的流程及相应的EDA工具

5、多时钟域设计中，如何处理跨时钟域信号？

6、关于setup/hold time

1）假设存在positive clock skew为10ns，问最高电路频率

2）能容忍的最大positive clock skew

3）能容忍的最大negative clock skew

positive clock skew：DFF2的clock比DFF1的来的晚

negative clock skew：DFF2的clock比DFF1的来的早

Tsetup=1ns Thold=1ns Tclk->q=1ns

7、锁存器比寄存器省面积，但为什么在IC设计中通常使用寄存器？

8、time-based, event-based和cycle-based仿真器分别指什么？举几个例子

9、当在电路中使用clock gate的时候需要注意什么

10、下面哪种写法会产生latch？为什么？

a) always@(b or d)

begin

case(d) //synopsys full_case

2’b00: a=b>>1;

2’b11: c=b>>1;

endcase

end

b) always @(b or d)

begin

a=b;

c=b;

case(d)

2’b00: a=b>>1;

2’b11: c=b>>1;

endcase

end

c) always @ (b or d)

case(d)

2’b00: a=b>>1;

2’b11: c=b>>1;

default:

begin

a=b;

c=b;

end

endcase\

Trident笔试题

现场笔试的硬件只有IC logic design CM方向的

1. JK触发器的真值表；用RTL实现JK触发器；用JK触发器实现D触发器

2. y=(A xor B) or (C and D)，只能用INV，NAND，NOR，AND，OR，XOR中的一种来实现，选那种？why？

3. 2进制的1101.101变成十进制是多少？

十进制的10用IEEE754的单精度浮点如何表示？

4. 阻塞赋值和非阻塞赋值的区别

always@(posedge clk) always@(posedge clk)

begin begin

b=a; b<=a;

c=b; c<=b;

end end

上面两段代码的硬件结构是怎么样的？

5. 化简代码使硬件尽可能少

always@ (sel or a or b or c)

if(sel)

y = a + b;

else

y = a + c;

6. Moore状态机和Mealy状态机哪个输出和输入有关？两者各自的优点是什么？

7. 画检测序列0110的状态图和RTL代码

8. 关于DC里link library, target library, symbol library的问题

9. 写一些具体DC的代码

10. 什么是DFT。谈一下你所了解的一个scan style

威盛的

威盛(VIA)的一道考题,求解!

一个异步FIFO 为N*64

题干为:

parameter:

1)Bus's clock is 500Mhz,width is 16 bit.

2)The tipycal data payload packet is 8QW,the ACK packet is 2 DW.

3)The latency from receiver receiving the complete data packet to send out the ACKpacket is 20ns.

4)The throughput of transmitter FIFO's input and output is equaled.

Caculate the optimized FIFO depth N?

怎么算深度N啊??? 参数8QW和2 DW是什么意思? 请好心人仔细的指点一下!!!!

答案大致如下：

clk是500MHz

延时20ns = 10clk

bus一个clk传16bits = 2bytes

FIFO中每个entry = 64bits=8bytes， bus传输用时4clk

一个payload包=8QW=32bytes=4entry ，bus传输用时16clk

一个ACK包=2DW=4bytes= 1entry（虽然实际数据只占有半个entry，但是还是要占用一个整entry），bus传输用时2clk

因为FIFO延时固定是10clk， bus延时最大是4clk（payload包出fifo时，bus传一个entry用4clk； ack包出fifo时，bus 传一个entry用2clk），

所以 N = （10+4）/ 4 +1 = 4 (进一) +1 = 5

威盛上海地区

ASIC design

8道大题

1。看CMOS结构写逻辑

2。给定一些门搭电路

3。两个Register，中间两段组合逻辑，关于hold time和时钟周期的

4。求检测一段代码中"111"个数的状态转换图

5。问一个门电路搭出来的结构和一段Verilog代码功能有什么不同

6。论述题(a)电压5v-10v的CMOS电路为什么能抗2000V的ESD，但是不能直接接入10V 直流电压(b)解释什么是串扰

为什么CMOS能抗住2000VESD，而不能抗10V短路

1.ESD保护说的2000V一般是指人体放电模型(HBM),属于瞬间放电,电荷总量应该很少

而10V造成的短路是长久的,这时电流会变的很大,大电流会烧坏CMOS.