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verilog流水灯(注释版)

八个流水灯

/*功能描述：是八个led灯呈流水灯形式闪烁*/

module led(

clk48M, //48M时钟输入

RSTn, //复位信号，高电平复位?

led //led输出

);

input clk48M;

input RSTn;

output[7:0] led;

reg [7:0] led;

reg [40:0] count; //分频计数器

always @ (posedge clk48M or negedge RSTn)

begin

if(!RSTn)

begin

led<=8'h80; //指向第一个灯

count<=41'h0; 计数器初值

end

else

begin

count<=count+1; //开始计数

if(count==41'hff_ff_ff) //计数41 ’hff_ff_ff的时间结束，这时间是灯亮的持续时间

begin

led<=led>>1; //led移位输出

count<=0; //一个灯亮完归零，下一个灯重新计数

if(led==8'h0) //8个灯亮了个遍

led<=8'h80;//重新回到第一个灯

end

endmodule

// testbench.v

`timescale 1ns/1ns

module testbench();

reg clk;

reg rst;

wire [7:0] led;

parameter period = 20;//测试时钟频率

always #(period/2) clk = ~clk;

initial

begin

clk = 0;

rst = 0;

#10 rst = 1;

end

led led_0(.clk48M(clk),.RSTn(rst),.led(led)); endmodule

基于VerilogHDL的通行时间可变的交通灯控制器

通行时间可变的交通灯控制器设计 module tr1(ng,clk,reset,resets,emergency,lighta,lightb,seg,select); input ng,clk,reset,emergency,resets; output[6:0]seg;//显示用的 output[3:0] lighta,lightb;//a是主干道，b是支干道 output [3:0] select;//选择那一个管子进行显示 reg clk1,clk2;//clk1要5HZ clk2要几千HZ reg [3:0] select; reg tim1,tim2;//这是看你的等有没有变过颜色的控制信号 reg [1:0] cont; reg[2:0]state1,state2,ste;两个控制颜色变化状态的信号。 reg[3:0]lighta,lightb;//a是主干道，b是支干道 reg[3:0]num;//译码器是根据这个东西来译码的 reg [35:0] fout; reg[6:0]seg;//显示 reg[7:0] numa,numb; reg[7:0] red1,red2,green1,green2,yellow1,yellow2,left1,left2; always @(ng ) if(!ng) begin //设置计数初值 green1 <=8'b00110000;//30S red1 <=8'b01010001;//51S yellow1<=8'b00000011;//3S left1 <=8'b00010101; //15S green2 <=8'b00110000;//30S

Verilog流水灯实验报告

流水灯实验报告实验二流水灯一、实验目的学会编写一个简单的流水灯程序并掌握分频的方法。熟悉Modelsim仿真软件的使用。二、实验要求用Quartus编写流水灯程序，在Modelsim软件中进行仿真。三、实验仪器和设备 1、硬件：计算机 2、软件：Quartus、Modelsim、（UE）四、实验内容 1、将时钟周期进行分频。 2、编写Verilog程序实现LED等依次亮灭，用Modelsim进行仿真，绘制波形图。五、实验设计（一）分频原理已知时钟周期f为50MHz，周期T为1/f，即20ns。若想得到四分频计数器，即周期为80ns的时钟，需要把时钟进行分频。即每四个时钟周期合并为一个周期。原理图如图1所示。图1 四分频原理图（二）流水灯设计思路 1、实现4盏LED灯依次隔1s亮灭，即周期为1s； 2、计算出频率f为1/T=1Hz； 3、设置计数器cnt，当检测到clk上升沿时开始计数，当cnt计数到24_999_999时，clk_4跳变为1，LED灯亮起，当cnt计数49_999_999时，clk_4置0，LED灯熄灭。 4、给LED赋初值4’b0001，第一盏灯亮。 5、利用位拼接，实现循环。（三）设计框图图2 设计基本框图（四）位拼接的用法若输入a=4'b1010，b=3'b101，c=4'b0101，想要使输出d=5'b10001 用位拼接，符号“{ }”：d<={b[2:1],c[1],a[2:1]} 即把b的低1~2位10，c的低1位0，a的低1~2位01拼接起来，得到10 0 01。流水灯 4'b0001 4'b0010 4'b0100 4'b1000

交通灯设计 verilog

数电课程设计学生姓名：专业：电子信息工程指导教师：完成日期： 2016-6-30

摘要 Verilog HDL作为一种规范的硬件描述语言,被广泛应用于电路的设计中。它的设计描述可被不同的工具所支持,可用不同器件来实现。利用Verilog HDL语言自顶向下的设计方法设计交通灯控制系统，使其实现道路交通的正常运转，突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点，并通过Quartus5.0完成综合、仿真。此程序通过下载到FPGA芯片后,可应用于实际的交通灯控制系统中。关键词：Verilog HDL；硬件描述语言；状态；FPGA Abstract As a common language for the description of hardware, Verilog HDL is widely applied in circuit designing. The design description can be supportted by differenttools and implemented by different devices.In this paper, the process of design ing traffic light controller system by the Verilog HDL topdown design method is presented, which has made the road traffic work well, the design of t his system has shown the readability, portability and easily understanding of Verilog HDL as a hard description language Circuit synthesis and simulation are pe rformed by Quartus5.0. The program can be used in the truly traffic light controller system by downloading to the FPGA chip Keywords：Verilog HDL; hardware description language; state; FPGA

VerilogHDL流水灯设计讲课稿

V e r i l o g H D L流水灯设计

大规模数字逻辑题目：流水灯控制专业电子信息科学与技术班级学号学生姓名设计时间教师评分 2013年 12 月 10 日

目录一、概述 0 二、设计目的 0 三、设计内容 0 四、设计原理图 (1) 五、引脚分配情况 (1) 六、源程序代码 (1) VerilogHDL 程序： (1) 分频器部分： (4) 七、心得体会 (5) 八、参考文献 (6)

一、概述流水灯是一串按一定的规律像流水一样连续闪亮，流水灯控制是可编程控制器的一个应用，其控制思想在工业控制技术领域也同样适用。流水灯控制可用多种方法实现，但对现代可编程控制器而言，基于EDA技术的流水灯设计也是很普遍的。二、设计目的 1、熟悉利用Quartus II 开发数字电路的基本流程和Quartus II 软件的相关操作。 2、掌握基本的设计思路，软件环境参数配置，仿真，管脚分配，利用JTAG/AS进行下载等基本操作。 3、了解VerilogHDL 语言设计或原理图设计方法。 4、通过本此设计，了解流水灯的工作原理，掌握其逻辑功能及设计方法。三、设计内容 1、用VerilogHDL语言设计一个流水灯，输入0的时候led~led7，1Hz正向流水3次，然后全亮；然后2Hz逆向流水5次全亮；循环。输入1的时候led0~led7,0.5Hz奇数流水2次，全亮，1Hz偶数流水4次，全亮，然后循环。 2、用QuartusII 软件进行编译，仿真，下载到实验平台进行验证。

四、设计原理图 en为可调输入，输出为8位数据，为流水灯实验，试用8个LED指示灯来表示，具体引脚分配见下。五、引脚分配情况六、源程序代码 VerilogHDL 程序： module LED( clk,led,en ); input clk; input en; output [7:0]led;// 输出端口定义为寄存器型

verilog课程设计—交通灯

课程论文论文题目基于DE2的交通灯设计完成时间课程名称Verilog语言设计任课老师专业年级

1.交通信号控制器设计要求与思路 1.1设计背景 FPGA是一种用户根据各自需要而自行构造逻辑功能的数字集成电路,其种类很多,内部结构也不同,但共同的特点是体积小、使用方便。本文介绍了用VerilogHDL语言设计交通灯控制器的方法,并在QuartusII系统对FPGA芯片进行编译下载,由于生成的是集成化的数字电路,没有传统设计中的接线问题,所以故障率低、可靠性高,而且体积非常小。本文通过EDA设计，利用VerilogHDL语言模拟仿真交通灯控制电路。 1.2设计要求根据交通灯控制器要实现的功能，考虑用两个并行执行的always语句来分别控制A方向和B方向的3盏灯。这两个always语句使用同一个时钟信号，以进行同步，也就是说，两个进程的敏感信号是同一个。每个always语句控制一个方向的3种灯按如下顺序点亮，并往复循环：绿灯----黄灯----红灯，每种灯亮的时间采用一个减法计数器进行计数，计数器用同步预置数法设计，这样只需改变预置数据，就能改变计数器的模，因此每个方向只要一个计数器进行预置数就可以。为便于显示灯亮的时间，计数器的输出均采用BCD码，显示由4个数码管来完成，A方向和B方向各用两个数码管。设定A方向红灯、黄灯、绿灯亮的时间分别为:35s、5s、35s，B方向的红灯、黄灯、绿灯亮的时间分别为:35s、5s、35s。假如要改变这些时间，只需要改变计数器的预置数即可。 1.3设计思路两个方向各种灯亮的时间能够进行设置和修改，此外，假设B方向是主干道，车流量大，因此B方向通行的时间应该比A方向长。交通灯控制器的状态转换表见下表。表中，1表示灯亮，0表示灯不亮。A方向和B方向的红黄绿分别用R1、Y1、G1、R2、Y2、G2来表示。

VerilogHDL流水灯设计

大规模数字逻辑题目：流水灯控制专业电子信息科学与技术班级学号学生设计时间教师评分 2013年12 月10 日

目录一、概述 (1) 二、设计目的 (1) 三、设计容 (1) 四、设计原理图 (2) 五、引脚分配情况 (2) 六、源程序代码 (2) VerilogHDL 程序： (2) 分频器部分： (5) 七、心得体会 (6) 八、参考文献 (7)

一、概述流水灯是一串按一定的规律像流水一样连续闪亮，流水灯控制是可编程控制器的一个应用，其控制思想在工业控制技术领域也同样适用。流水灯控制可用多种方法实现，但对现代可编程控制器而言，基于EDA技术的流水灯设计也是很普遍的。二、设计目的 1、熟悉利用Quartus II 开发数字电路的基本流程和Quartus II 软件的相关操作。 2、掌握基本的设计思路，软件环境参数配置，仿真，管脚分配，利用JTAG/AS 进行下载等基本操作。 3、了解VerilogHDL 语言设计或原理图设计方法。 4、通过本此设计，了解流水灯的工作原理，掌握其逻辑功能及设计方法。三、设计容 1、用VerilogHDL语言设计一个流水灯，输入0的时候led~led7，1Hz正向流水3次，然后全亮；然后2Hz逆向流水5次全亮；循环。输入1的时候led0~led7,0.5Hz奇数流水2次，全亮，1Hz偶数流水4次，全亮，然后循环。 2、用QuartusII 软件进行编译，仿真，下载到实验平台进行验证。

交通灯设计-verilog.

. 基于Verilog语言交通灯设计报告院系：工学院自动化系年级：14级班级：10班姓名：周博学号：14032291

这学期我学习了EDA技术及其创新实践这门课程，通过自己学习的内容和自己查找的一些资料用Verilog语言编写交通灯的程序，并且完成了仿真。Verilog HDL是工业和学术界的硬件设计者所使用的两种主要的HDL之一，另一种是VHDL。现在它们都已成为IEEE标准。两者各有特点，但Verilog HDL拥有更悠久的历史、更广泛的设计群体,资源也远比VHDL丰富,且非常容易学习掌握。一、设计背景和意义交通灯控制系统主要是实现城市十字交叉路口红绿灯的控制。在现代化的大城市中，十字交叉路口越来越多，在每个交叉路口都需要使用红绿灯进行交通指挥和管理，红、黄、绿灯的转换要有一个准确的时间间隔和转换顺序，这就需要有一个安全、自动的系统对红、黄、绿灯的转换进行管理，本系统就是基于此目的而开发的。二、设计任务（1）设计一个交通红绿灯。要求分主干道和支干道，每条道上安装红（主：red1,支：red2）绿（主：green1，支：green2）黄（主：yellow1，支：yellow2）三种颜色灯，由四种状态自动循环构成; （2）在交通灯处在不同的状态时，设计一个计时器以倒计时方式显示计时，主干道上绿灯亮30S，支干道上绿灯亮20S。每个干道上，在绿灯转为红灯时，要

求黄灯先亮5S。在完成基本要求的基础上，可进一步增加功能、提高性能，如绿灯亮的时间可调。三、设计方案 1.工作原理：城市十字交叉路口红绿灯控制系统主要负责控制主干道走向和从干道走向的红绿灯的状态和转换顺序，关键是各个状态之间的转换和进行适当的时间延时，正是基于以上考虑，采用如下设计： S0:当主干道走向的绿灯亮时，从干道走向的红灯亮，并保持30s S1:当主干道走向的黄灯亮时，从干道走向的黄灯亮，并保持5s S2:当主干道走向的红灯亮时，从干道走向的绿灯亮，并保持20s S3:当主干道走向的黄灯亮时，从干道走向的黄灯亮，并保持5s 在S3结束后又回到（1）状态，并周期重复进行。状态图如下： 30秒 5秒5秒

FPGA 用verilog语言写的花样流水灯包含四种变换

FPGA 用verilog语言写的花样流水灯包含四种变换 module ledwater(clk,rst,sla,slb,out); input clk,sla,slb,rst; output[7:0] out; reg[7:0] out,date,count; reg[3:0] h,l; reg flg; always@(posedge clk) if(rst) begin if(count==8'd128) begin count=8'd0; case({sla,slb}) 2'b00: begin date=~date;out=date;end 2'b01: begin date=date<<1;out=~date;if(date==8'b00000000)date=8'b11111111;end 2'b10: begin h=h>>1;l=l<<1;date={h,l};out=~date;if(date==8'b00000000)begin h=4'b1111;l=4'b1111;end end 2'b11: begin if(flg==1'b0)begin date=date<<1;out=~date;if(date==8'b00000000)begin date=8'b11111111; flg=1'b1;end end else begin date=date>>1;out=date;if(date==8'b00000000)begin date=8'b11111111; flg=1'b0;end end end endcase end else count=count+8'd1; end else begin date=8'b11111111;h=4'b1111;l=4'b1111;flg=1'b0;count=8'd0;end endmodule

通过Verilog实现交通灯设计实验报告

电子科技大学实验报告一、实验室名称：虚拟仪器实验室二、实验项目名称：交通灯设计实验三、实验学时：4学时四、实验原理

假设交通灯处于南北和东西两条大街的“十”字路口，如图1所示。用FPGA 开发板的LED 灯来模拟红、黄、绿3种颜色信号，并按一定顺序、时延来点亮LED ，如图2所示。图3给出了交通灯的状态转移图。设计使用频率为1Hz 的时钟来驱动电路（注1：仿真时采用1MHz 的时钟来驱动电路），则停留1个时钟可得到1S 的延时，类似停留3个时钟可得到3S 的延时，停留15个时钟可得到15S 的延时（注2：开发板工作时钟为50MHz ）。北南西东图1. 六个彩色LED 可以表示一组交通信号灯图2. 交通灯状态南北东西红黄绿红黄绿 S0 1 0 0 0 0 1 S1 1 0 0 0 1 0 S2 1 0 0 1 0 0 S3 0 0 1 1 0 0 S4 0 1 0 1 0 0 S5 1 0 0 1 0 0

图3. 交通灯的状态转移图顶层模块时钟分频模块状态机跳转模块图4. 交通灯的原理框图五、实验目的本实验是有限状态机的典型综合实验，掌握如何使用状态转移图来定义Mealy状态机和Moore状态机，熟悉利用HDL代码输入方式进行电路的设计和仿真的流程，掌握Verilog语言的基本语法。并通过一个交通灯的设计掌握利用EDA软件（Xilinx ISE 13.2）进行HDL代码输入方式的电子线路设计与仿真的详细流程。。六、实验内容在Xilinx ISE 13.2上完成交通灯设计，输入设计文件，生成二进制码流文件下载到FPGA开发板上进行验证。七、实验器材（设备、元器件）

Verilog流水灯实验报告

流水灯实验报告实验二流水灯一、实验目的学会编写一个简单的流水灯程序并掌握分频的方法。熟悉Modelsim 仿真软件的使用。二、实验要求用Quartus 编写流水灯程序，在Modelsim 软件中进行仿真。三、实验仪器和设备 1、硬件：计算机 2、软件：Quartus 、Modelsim 、（UE ）四、实验内容 1、将时钟周期进行分频。 2、编写Verilog 程序实现LED 等依次亮灭，用Modelsim 进行仿真，绘制波形图。五、实验设计（一）分频原理已知时钟周期f 为50MHz ，周期T 为1/f ，即20ns 。若想得到四分频计数器，即周期为80ns 的时钟，需要把时钟进行分频。即每四个时钟周期合并为一个周期。原理图如图1所示。 rst_n clk clk_4 图1 四分频原理图（二）流水灯设计思路 1、实现4盏LED 灯依次隔1s 亮灭，即周期为1s ； 2、计算出频率f 为1/T=1Hz ； 3、设置计数器cnt ，当检测到clk 上升沿时开始计数，当cnt 计数到24_999_999时，clk_4跳变为1，LED 灯亮起，当cnt 计数49_999_999时，clk_4置0，LED 灯熄灭。 4、给LED 赋初值4’b0001，第一盏灯亮。 5、利用位拼接，实现循环。（三）设计框图

FPGA clk cnt LED LED 图2 设计基本框图（四）位拼接的用法若输入a=4'b1010，b=3'b101，c=4'b0101，想要使输出d=5'b10001 用位拼接，符号“{ }”：d<={b[2:1],c[1],a[2:1]} 即把b 的低1~2位10，c 的低1位0，a 的低1~2位01拼接起来，得到10 0 01。流水灯 4'b0001 4'b0010 4'b0100 4'b1000 相当于把低三位左移，并最高位放在最低位。用位拼接可写为： led<={led[2:0], led[3]}; 低三位最高位六、实验方法和步骤（一）时钟分频 1、编写分频程序。 2、编写测试程序。 3、进行仿真，波形如图3所示。图3 分频仿真结果（二）流水灯 1、编写分频程序。

verilog课程设计—交通灯1

课程设计课程名称__EDA技术综合设计与实践__ 题目名称交通灯控制系统学生学院信息工程学院专业班级通信工程08（4）学号 3108002925 学生姓名高高指导教师李学易 2011 年12 月26 日

基于FPGA 的交通灯控制器的设计摘要：Verilog 是广泛应用的硬件描述语言，可以用在硬件设计流程的建模、综合和模拟等多个阶段。随着硬件设计规模的不断扩大，应用硬件描述语言进行描述的CPLD 结构，成为设计专用集成电路和其他集成电路的主流。现代城市在日常运行控制中，越来越多的使用红绿灯对交通进行指挥和管理。而一套完整的交通灯控制系统通常要实现自动控制和手动控制去实现其红绿灯的转换。基于FPGA 设计的交通灯控制系统电路简单、可靠性好。本设计利用Verilog HDL 语言、采用层次化混合输入方式,可控制4个路口的红、黄、绿、左转四盏信号灯,让其按特定的规律进行变化。在QUARTUSⅡ下对系统进行了综合与仿真。仿真结果表明系统可实现十字路口红绿灯及左转弯控制和倒计时显示，并能够自动控制交通灯转变。通过应用Verilog HDL 对交通灯控制器的设计，达到对Verilog HDL 的理解关键词：FPGA；交通灯自动控制；V erilog HDL；Quartus Ⅱ 1.交通信号控制器设计要求与思路 1.1设计要求在交通灯系统中（图1）,路口1、2、3、4均需要红、黄、绿、左转四盏灯(用RYGL分别表示) ,并且每个路口都需要一个倒数的计时器,假设绿灯每次维持的时间是40 s ,黄灯为5 s ,左转灯10s，红灯60s，黄灯亮时以一定的频率闪动。交通灯系统大多是自动控制来指挥交通的,但有时需要由交警手动控制红绿灯,所以要求设计的该交通信号系统需要具有该功能。实现设计目标如下：（1）设计一个十字路口的交通灯控制电路，每条路配有红、黄、绿交通信号灯，通过电路对十字路口的两组交通灯的状态实现自动循环控制；（2）实现东西车道和南北车道上的车辆交替运行，绿灯每次维持的时间是40 s ,黄灯为5 s ,左转灯10s，红灯60s；（3）要求黄灯亮5 秒后，红灯才能转为绿灯，黄灯亮时以一定的频率闪动；（4）东西车道和南北车道每次通行的时间不同且可调；图1 交通灯系统示意图

LED灯移位显示,ise开发环境Verilog编程流水灯

DDPP课程设计八位LED可控移位显示设计与实现本设计基于Xilinx ISE Design Suite 13.2软件开发平台和其综合工具进行八位LED可控移位显示数字电路的功能设计，在FPGA BSSYS2开发板上来完成设计的测试和实现。 I、总体RTL SCHEMATIC 端口说明： CLK_IN：50MHZ时钟输入 C：控制左右移，0为 LED[0]-LED[7]，1反之。 S：选择移动频率，共四档。 RST：重置 LED：点亮LED灯 II、源程序 module led_shiftingdisplay(LED,CLK_IN,RST,S,C); input CLK_IN,RST,C; input [1:0] S; output [7:0] LED; reg [25:0] cn; reg CLK; reg [7:0] LED; wire CLK_OUT;

wire CLK2_OUT; wire CLK3_OUT; wire CLK4_OUT; initial begin cn=0; end always @(posedge CLK_IN) begin if(cn==49999999) begin cn<=0; end else cn<=cn+26'd1; end assign CLK_OUT=cn[25]; //1HZ assign CLK2_OUT=cn[24]; //2HZ assign CLK3_OUT=cn[21]; //16HZ assign CLK4_OUT=cn[20]; //32HZ always @(S,CLK_OUT,CLK2_OUT,CLK3_OUT,CLK4_OUT) begin case(S) 2'd0:CLK<=CLK_OUT; 2'd1:CLK<=CLK2_OUT; 2'd2:CLK<=CLK3_OUT; 2'd3:CLK<=CLK4_OUT; endcase end initial begin LED=8'b00000000;end always @(posedge CLK) begin if(C) //C==1,left shifting if(RST) LED<=8'b00000001; else if(LED==8'b00000000) LED<=8'b00000001; else LED<=LED<<1; else //C==1,right shifting if(RST) LED<=8'b10000000; else if(LED==8'b00000000) LED<=8'b10000000; else LED<=LED>>1; end endmodule

基于VerilogHDL的交通灯控制器设计

目录第一章设计原理 (1) 1.1设计要求 (1) 1.2设计思路和原理 (1) 1.3实现方法 (1) 第二章Verilog 程序设计 (2) 2.1整体设计 (2) 2.2 具体设计 (3) 第三章仿真 (7) 3.1 波形仿真 (7) 第四章设计总结 (9) 4.1 总结 (9) 4.2参考资料 (9) 程序清单 (10)

交通灯控制器设计第一章设计原理 1.1设计要求设计一个交通控制器，用LED 显示灯表示交通状态，并以7段数码显示器显示当前状态剩余秒数主干道绿灯亮时，支干道红灯亮；反之亦然，二者交替允许通行，主干道每次放行35s ，支干道每次放行25s 。每次由绿灯变为红灯的过程中，亮光的黄灯作为过渡，黄灯的时间为5s 。能进行特殊状态显示，特殊状态时东西、南北路口均显示红灯状态。用LED 灯显示倒计时，并且能实现总体清零功能，计数器由初始状态开始计数，对应状态的显示灯亮。 1.2设计思路和原理本次设计是针对十字路口，进行南北和东西直行情况下交通灯控制。设定东西方向为主干道方向，根据交通灯的亮的规则，在初始状态下四个方向的都为红灯亮启，进入正常工作状态后，当主干道上绿灯亮时，支干道上红灯亮，持续35S 后，主干道和支干道上的黄灯都亮启，持续5S 后，主干道上红灯亮启，支干道上绿灯亮启持续25S ，之后主干道和支干道上的黄灯都亮启5s ，一个循环完成。循环往复的直行这个过程。其过程如下图所示： 0s 30s 25s 主干道方向支干道方向图1.交通灯点亮时间控制说明 1.3实现方法本次采用文本编辑法，即利用Verilog 语言描述交通控制器，通过状态机计数法，实现设计所要求的交通灯控制及时间显示。设计中用两组红黄绿LED 模拟两个方向上的交通灯，用4个7段数码管分别显示两个方向上的交通灯剩余时间，控制时钟由试验箱上频率信号提供。

VerilogHDL流水灯设计

大规模数字逻辑题目：流水灯控制专业电子信息科学与技术班级学号学生姓名设计时间教师评分 2013年12 月10 日

目录一、概述 0 二、设计目的 0 三、设计内容 0 四、设计原理图 0 五、引脚分配情况 (1) 六、源程序代码 (1) VerilogHDL 程序： (1) 分频器部分： (11) 七、心得体会 (12) 八、参考文献 (13)

一、概述流水灯是一串按一定的规律像流水一样连续闪亮，流水灯控制是可编程控制器的一个应用，其控制思想在工业控制技术领域也同样适用。流水灯控制可用多种方法实现，但对现代可编程控制器而言，基于EDA技术的流水灯设计也是很普遍的。二、设计目的 1、熟悉利用Quartus II 开发数字电路的基本流程和Quartus II 软件的相关操作。 2、掌握基本的设计思路，软件环境参数配置，仿真，管脚分配，利用JTAG/AS 进行下载等基本操作。 3、了解VerilogHDL 语言设计或原理图设计方法。 4、通过本此设计，了解流水灯的工作原理，掌握其逻辑功能及设计方法。三、设计内容 1、用VerilogHDL语言设计一个流水灯，输入0的时候led~led7，1Hz正向流水3次，然后全亮；然后2Hz逆向流水5次全亮；循环。输入1的时候led0~led7,0.5Hz奇数流水2次，全亮，1Hz偶数流水4次，全亮，然后循环。 2、用QuartusII 软件进行编译，仿真，下载到实验平台进行验证。四、设计原理图

en为可调输入，输出为8位数据，为流水灯实验，试用8个LED指示灯来表示，具体引脚分配见下。五、引脚分配情况六、源程序代码 VerilogHDL 程序： module LED( clk,led,en ); input clk; input en; output [7:0]led;// 输出端口定义为寄存器型 reg [7:0] led; reg [8:0] state1;

用verilog语言编写交通灯程序

交通灯一、实验目的写一个交通灯，要求： ①有东西南北四个方向，两组交通灯轮流交替变换，其中，红灯时间为30 个时间单位，绿灯时间为25个时间单位，黄灯时间为5个时间单位。最后用modelsim软件进行仿真。 ②要求设计是一个可综合设计。二、实验原理根据实验要求的逻辑功能描述，可以分析得出原理图如下：根据实验要求画出控制器的状态转移图如下：

三、代码 1、源代码（1）控制器模块 module traffic_lights(clk,rst,count,ew,sn); input clk,rst; input[5:0] count; output[2:0] ew,sn; reg[2:0] ew,sn; reg[3:0] state; parameter Idle=3'b000,s1=3'b001,s2=3'b010,s3=3'b011,s4=3'b100; always @(posedge clk) if(!rst) begin state<=Idle; end else casex(state) Idle: if(rst) begin state<=s1; end s1: if(count=='d25) begin state<=s2; end s2: if(count=='d30) begin state<=s3;

end s3: if(count=='d55) begin state<=s4; end s4: if(count=='d60) begin state<=s1; end endcase always @(posedge clk) begin if(!rst) begin ew<=3'b100; sn<=3'b100; end else casex(state) Idle: if(rst) begin ew<=3'b100; sn<=3'b001; end s1: if(count=='d25) begin ew<=3'b100; sn<=3'b010; end

流水灯基于Verilog语言实现及测试代码

流水灯实验的Testbench报告一、设计源码（顺序方法） module led( inputclk, inputrstn, outputreg[3:0]led ); parameter T1s = 4'd10; reg[3:0]cnt_1s; always@(posedgeclk or negedgerstn) if(!rstn)begin cnt_1s <= 0; end else if(cnt_1s == T1s)begin cnt_1s <= 0; end else begin cnt_1s <= cnt_1s + 1'b1; end always@(posedgeclk or negedgerstn) if(!rstn)begin led<= 4'hf; end else if(led == 4'hf) begin led<= 4'he; end else if(cnt_1s == T1s)begin led<= {led[2:0],1'b1}; end endmodule 二、测试代码 `timescale 1 ns/1 ns moduleled_tb(); regclk ; regrstn; wire[3:0] led; parameter CYCLE = 20; parameter RST_TIME = 3 ;

led u( .clk (clk ), .rstn (rstn ), .led (led ) ); initial begin clk = 0; forever #(CYCLE/2) clk=~clk; end initial begin rstn = 1; #CYCLE; rstn = 0; #(CYCLE*RST_TIME); rstn = 1; end endmodule Testbench设计的几个步骤： 1、设定时间标尺、timescale； 2、定义信号类型，与输入对接的reg，与输出对接的wire； 3、对待测设计的顶层模块进行例化，即将testbench与待测设计接口对接； 4、给输入接口产生激励。三、结果分析老师的源代码中设置的流水灯跳转周期是1S钟，但是在仿真的过程中，1S 实在是太漫长了，所以我将跳转周期改为10个时钟周期了。

Verilog语言实现设计交通灯控制器

Verilog语言实现设计交通灯控制器实验模块组成：（计数器+控制器）可以分开实现，最好一起实现避免接口对接时出错译码器实验要求： 1.在十字路口两个方向各设一组红、绿、黄灯，显示顺序为：南北方向是绿、黄、红灯；东西方向是红、绿、黄灯。 2.要求红、绿、黄灯的持续时间分别为：10s、7s、3s，东西、南北方向各用一个数码管显示倒计时时间。 3.当任意方向出现特殊情况时，应优先放行，即使各方向均亮红灯，倒计时停止，且显示数字闪烁。经过规定时间之后，恢复正常运行状态。 //计数器+控制器 module ZTJ(clk,s,count1,count2,led); parameter s0=6'b010100,s1=6'b001100,s2=6'b100010,s3=6'b100001,s4=6'b100100; inputclk,s; output[3:0]count1; output[3:0]count2; output[5:0]led; reg[3:0]count1; reg[3:0]count2; reg[5:0]led; reg[5:0]st; reg[5:0]jicun; reg[3:0]i; always @(posedgeclk) if(s==0 & led==6'b000000) begin led<=s0; st<=s0; count1<=4'b0110; count2<=4'b1001; end else if(s==0 & led!=6'b000000) begin case(st) s0:if(count1!=4'b0000) begin led<=s0;count1<=count1-1;count2<=count2-1;end else begin count1<=4'b0010;st<=s1;end s1:if(count1!=4'b0000) begin led<=s1;count1<=count1-1;count2<=count2-1;end else begin

Verilog交通灯

实验报告班级：微电2班组员：刘家豪门珺学号：11180102

目录一、概述 (4) 二、任务功能 (5) 三．系统设计 (5) 1.工作原理 (5) 2.系统设计方案 (6) 四、程序设计 (7) 1.verilog源程序 (7) 2.设备选择 (11) 3引脚绑定 (12) 五、结束语 (13)

一：概述 HDL（Hardware Description Language，硬件描述语言）是一种描述硬件所做工作的语言。目前，电子系统向集成化、大规模和高速度等方向发展，以硬件描述语言和逻辑综合为基础的自顶向下的电路设计方法在业界得到迅猛发展，HDL在这种形势下显示出了巨大的优势，展望将来HDL在硬件设计领域的地位将与C和C++在软件设计领域地位一样，在大规模数字系统的设计中，它将逐步取代传统的逻辑状态表和逻辑电路图等硬件描述方法而成为主要的硬件描述工具。 Verilog HDL是工业和学术界的硬件设计者所使用的两种主要的HDL之一，另一种是VHDL。现在它们都已成为IEEE标准。两者各有特点，但Verilog HDL 拥有更悠久的历史、更广泛的设计群体,资源也远比VHDL丰富,且非常容易学习掌握。 Quartus简介： Quartus II 是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL 以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。此外，Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。

verilog- HDL实现流水灯

用verilog实现流水灯 module flow_deng( input wire pin_clk_in, input wire pin_rest_n , input wire [1:0] pin_ctrl, output reg [7:0] pin_led_out ); wire clk ; reg [31: 0] counter32; //fen ping always @ (posedge pin_clk_in or negedge pin_rest_n) begin if(pin_rest_n==1'b0) begin counter32 <= 32'b0; end else begin counter32 <= counter32+1'b1; end end assign clk = counter32[3] ; //16 fen pin reg [4:0] state; parameter [4:0] IDLE =5'b0_0001; parameter [4:0] RIGHT =5'b0_0010; parameter [4:0] LEFT =5'b0_0100; parameter [4:0] DOUB_LEFT =5'b0_1000; parameter [4:0] ERROR =5'b1_0000; reg [4:0] cur_sta; always @ (posedge clk or negedge pin_rest_n) begin if(pin_rest_n==1'b0) begin state <= IDLE ; end else begin case (state) IDLE : begin if (pin_ctrl==2'b00) begin state <= LEFT ; end else if (pin_ctrl==2'b01) begin

verilog_HDL交通灯控制电路

青岛农业大学理学与信息科学学院电子设计自动化及专用集成电路课程设计报告设计题目__________ 用状态机设计交通灯控制器___________ 学生专业班级_____ 通信工程2008级1班 _______________ 学生姓名（学号）孙鹏飞（20082715）_____________ 扌旨导教师________________ 刘金梅_____________________ 完成时间2011-9-9 ________________________ 实习（设计）地点工程楼405 __________________ 2011年9月9日

、课程设计目的和任务课程设计目的：本次课程设计是在学生学习完数字电路、模拟电路、电子设计自动化的相关课程之后进行的。通过对数字集成电路或模拟集成电路的模拟与仿真等，熟练使用相关软件设计具有较强功能的电路，提高实际动手，为将来设计大规模集成电路打下基础。课程设计任务：设计一个交通控制器，用 LED 显示灯表示交通状态，并以 7 段数码显示器显示当前状态剩余秒数主干道绿灯亮时，支干道红灯亮；反之亦然，二者交替允许通行，主干道每次放行 35s ，支干道每次放行25s 。每次由绿灯变为红灯的过程中，亮光的黄灯作为过渡，黄灯的时间为 5s o 能进行特殊状态显示，特殊状态时东西、南北路口均显示红灯状态。用 LED 灯显示倒计时，并且能实现总体清零功能，计数器由初始状态开始计数，对应状态的显示灯亮。二、分析与设计 1、设计任务分析本次设计是针对十字路口，进行南北和东西直行情况下交通灯控制。设定东西方向为主干道方向，根据交通灯的亮的规则，在初始状态下四个方向的都为红灯亮启，进入正常工作状态后，当主干道上绿灯亮时，支干道上红灯亮，持续 35S 后，主干道和支干道上的黄灯都亮启，持续 5S 后，主干道上红灯亮启，支干道上绿灯亮启持续25S ，之后主干道和支干道上的黄灯都亮启 5s ，一个循环完成。循环往复的直行这个过程。其过程如下图所示：图1?交通灯点亮时间控制说明 2、设计方案论证主干道方向支干道方向