一种SDRAM控制器软核的Verilog设计

2003年10月第8卷　第4期

西　安　邮　电　学　院　学　报

JOURNAL OF XI ’AN UN IV ERSIT Y OF POST AND TEL ECOMMUN ICA TIONS Oct.2003

Vol.8No.4

收稿日期:2003-04-10

作者简介:刘　宇(1973-),男,陕西西安人,西安邮电学院ASIC 中心工程师。

陈文艺(1964-),男,重庆市人,西安邮电学院ASIC 中心教授。

李新慧(1978-),女,河南沈丘人,西安电子科技大学电子工程学院硕士研究生。

一种SDRAM 控制器软核的Verilog 设计

刘　宇1,陈文艺1,李新慧2

(1.西安邮电学院ASIC 中心,陕西西安　710061;2.西安电子科技大学电子工程学院,陕西西安　710071)

摘要:介绍了SDRAM 存储器的特点及工作原理,SDRAM 是一种采用了地址复用技术的高速海量同步存储器,其读写数据都是在时钟的上沿进行的。重点介绍了一种通用SDRAM 控制器软核的Verilo g 设计,通过控制器接口可使得对SDRAM 的操作如同通用的SRAM 一样简单。关键词:SDRAM ;Verilog ;状态机

中图分类号:TN914 文献标识码:A 文章编号:1007-3264(2003)04-0089-05

引言

目前,在很多通信芯片及系统的开发中,常常需要用到存储容量大、读写速度高的存储器。在各种随机存储器件中,SDRAM 的价格低、体积小、速度快、容量大,是比较理想的器件。但是,与SRAM 相比较,SDRAM 的控制逻辑复杂,使用很不方便。

为了解决这个矛盾,需要设计专用的SDRAM 控制器,使系统用户象使用SRAM 一样方便的使用SDRAM 是十分必要的。考虑到控制器的通用性,

本文提出了一种通用的SDRAM 控制器的Verilog 设计,并给出了实现结果。

1　SDRAM 的工作原理

通常一个SDRAM 中包含2个或4个BAN K ,每个BAN K 的存储单元是按行和列寻址的。由于这种特殊的存储结构,与SRAM 比较而言,SDRAM

在工作的原理上有以下几个特点:

第一,SDRAM 在上电100us -200us 后,必须由一个初始化过程来配置SDRAM 的工作模式。初始化过程是由启动指令流完成:首先由一个Precharge all bank 指令完成对所有BAN K 的预充,然后是两

个或多个Auto Refresh 指令,最后在模式配置指令下完成SDRAM 内部模式设置寄存器的配置。模式寄存器的值控制着SDRAM 的工作方式,详细描述如表1所示。

SDRAM 模式寄存器:

第二,SDRAM 行列地址采用复用的方式减少了地址总线的密度。这样以来,SDRAM 在每次读写操作时,行列地址要锁存。具体的,由ACTIV E 命令激活要读写BAN K ,并锁存行地址,然后在读写指令有效时锁存列地址。

第三,SDRAM 的操作是通过CS 、RAS 、CAS 、WE 、AP 信号的组合指令字完成的。由于特殊的存

储结构,SDRAM 操作指令比较多,不像SRAM 一样只有简单的读写,其主要的指令字见表2。

表1　SDRAM

内部模式控制寄存器

表2　SDRAM 指令译码对照表

命令

CS RAS CAS WE A10/AP

空操作指令(NOP )0111X 刷新指令(REF/SEL F )0001X 读写停止指令(BST )0110X 模式设置指令(MRS )00000/1激活指令(ACTIV E )00110/1读指令(READ )

01010带预充的读指令(READA )01011写指令(WRITE )

01000带预充的写指令(WRITEA )01001预充指令(PRE )

1

2　通用SDRAM 控制器的设计

2.1　总体设计框图

SDRAM 控制器的内部结构如图1所示,包括

控制寄存器、初始化请求产生、刷新请求产生、指令仲裁器、指令译码、数据通路六个模块。控制寄存器控制SDRAM 的各种工作模式,其值可以通过MCU 接口配置。指令仲裁器对系统的读写请求信号sdram rd n 、sdram wr n 及初始化请求和刷新请

求进行仲裁。仲裁的结果由指令译码器译码产生SDRAM 的操作指令字。用Sdram busy 信号指示SDRAM 总线的闲忙,sdram ready 为SDRAM 控制

器对系统读写请求的响应指示,指示对数据有效的读写操作。

2.2　各模块的设计2.2.1　控制寄存器模块

包含控制工作模式的各种寄存器。系统用户可以根据实际需要配置SDRA 的工作模式。可以通过MCU 接口来配置,也可以省去MCU 接口而通过预设参数来配置。寄存器主要包括两类:一是初始化模式控制寄存器,用于控制SDRAM 初始化指令流的产生方式;二是SDRAM 模式控制寄存器,用于SDRAM 的刷新及其它操作指令参数的控制。2.2.2　初始化请求产生模块

上电后初始化请求信号的产生延迟控制。由于系统上电100us -200us 后时钟才能稳定,之后,SDRAM 才可以开始初始化操作。为防止译码毛刺

的出现,采用格雷码计数器来实现这一延迟的控制。

系统复位结束后,启动计数器,当计数器计到设定的值后计数值保持,同时译码产生初始化的请求信号,在SDRAM 初始化完成后请求变为无效。2.2.3　刷新请求产生模块

根据模式寄存器的配置的频率产生SDRAM 的刷新请求信号。这部分电路也是采用格雷码计数器实现的。计数器计到设定的值后产生刷新请求信号,同时返回到初值继续计数。2.2.4　指令仲裁器模块

对初始化请求、刷新请求和系统的读写请求进行优先级仲裁,产生初始化响应initial hold 、刷新响应ref hold 和读写响应sdram wr hold 。初始化操作只在上电时进行一次,它是SDRAM 正常工作的基础,所以它的优先级最高。刷新请求的优先级次

?09?西　安　邮　电　学　院　学　报 2003年10月

高,读写请求的优先级最低。当某一种操作正在执行时不会响应后来的请求。2.2.5　指令译码器模块

根据指令仲裁器的结果和SDRAM 控制器模式寄存器对工作模式参数的设置,分别对初始化指令、刷新指令、读写指令进行译码。译码的结果就是输出的控制指令字。当initial hold =1时,译码产生SDRAM 的初始化指令流;当ref

hold =1时,译码

产生刷新指令;当

sdram wr hold

=1并且读有效

(Sdram rd n =0)或写有效(Sdram wr n =0)时,

根据寄存器设置的指令参数译码输出BAN K 激活指令、读指令及预充指令。此外,在SDRAM 执行任何一种操作时,都用sdram busy =1来指示

SDRAM 忙;用sdram

busy =0来指示SDRAM 空

闲。用sdram ready =1指示系统对SDRAM 数据有效的读写操作。

译码模块采用Verilog 结合状态机的设计方法,直观清晰,提高了电路的设计周期。

图1　SDRAM 控制器总体框图

图2　SDRAM 控制器指令译码状态图

SDRAM 控制器软核设计的状态机实现原理如图2所示,包含了10个状态,其中从Power on 到Mode reg set 为上电后SDRAM 的初始化过程。其

余状态为SDRAM 的正常读写及刷新操作过程。2.2.6　数据通路模块

是根据寄存器的设置及指令译码的结果对把系

?

19?　第4期刘宇等:一种SDRAM 控制器软核的Verilog 设计

统非复用的地址处理为SDRAM 复用的地址,使得SDRAM 的地址及数据和相应的操作指令在时序上

同步。

3　接口时序

3.1　写时序(Burst =1

)

3.2　读时序(CAS =3,Burst =1)

4　实现及应用

本设计用Candence 公司的Ncverilog 仿真工具进行了功能仿真。在仿真过程中,外部的SDRAM 采用了Micron 公司网上提供的1M ×16、2M ×32、4M ×32的仿真模型,结果正确。最后,该控制器软

核作为SDRAM 的接口电路嵌在了西安深亚公司EOS0121芯片设计中,采用Actel 公司的Designer R1-2002工具进行了综合布线,在ProASIC A500K180208Pin 的FP G A 上得到了实现。目前该

芯片已被多家公司采用,反映良好。从而也说明了该SDRAM 控制器软核性能可靠,工作稳定。

由于采用了IP 核的设计思想,只要修改少量的

参数配置就可以支持多个厂家多种型号的SDRAM 器件。对特定容量的SDRAM 的特定工作模式而言,只要根据其器件参数进行设定,控制器就可以适用特定SDRAM 的特定工作模式。

5　结束语

Verilog 硬件描述语言已越来越广泛地应用于EDA 领域,大多数EDA 设计工程师都用它来进行ASIC 设计和FP G A 开发。用高级语言进行电路设

计,可以灵活的修改参数,增加了电路设计的通用性和可移植性。最后,需要指出的是采用IP 核的方法

?29?西　安　邮　电　学　院　学　报 2003年10月

设计电路,既可以单独使用,也可以嵌入到ASIC 或FP G A 的电路设计中去,大大缩短了产品开发周期,

应该大力推广。

参　考　文　献

[1]　K4S161622D -TC/L10Data Sheet ,Samsung.

[2]　M T48LC2M32B2-512Kx32x4banks Data Sheet ,Mi 2

cron.

[3]　M T48LC2M32B2-1Megx32x4banks Data Sheet ,Mi 2

cron.

[4]　Implementing a Synchronous DRAM Controller in Cy 2

press CPLDS ,CYPRESS Co.

[5]　夏宇闻.复杂数字电路与系统的Verilog HDL 设计技

术[M ].北京航空航天大学,1998.

A V erilog Design of SD RAM Controller Core

L IU Yu 1,CHEN Wen 2yi 1,L I Xin 2hui 2

(1.ASIC Center ,Xi ’an University of Post and Telecommunications ,Xi ’

an 710061,China ;2.School of Electronics Engineening ,Xidian University ,Xi ’an 710071,China )

Abstract :This paper introduces the characteristics and the work principle of the SDRAM.SDRA is a kind of RAM with high speed and vast capacity ,which adress can be multiplicated.The read and write operation on the posedge of the clock.In emephases ,this paper introduces the verilog design of a kind of all -purpose SDRAM controller core.By use the SDRAM controller interface ,the SDRAM using are simple like the SRAM.K ey w ords :SDRAM ;verilong ;state machine

(上接第53页)

On the N ature of Market Intermediate and its Analysis from

Economics in the Conditions of Market Economy

YAN G Tai 2kang

(Economics Department ,Xi ’an Institute of Finance and Economics ,Xi ’an 710061,Shaanxi Province ,China )

Abstract :In order to meet the requirements of economy ’s running of modern society ,a special system is needed in addition to market system and state system ,which is market intermediate.The market intermediate is a self -governed special social economic organization and its foundation is credit.It offers an objective ,real and effective intermediate service to dealing subjects ,and promotes the market running in an ordinal ,opening ,just and equi 2table state.

K ey w ords :market intermediate ;credit economy function ;game theory analysis

?

39?　第4期刘宇等:一种SDRAM 控制器软核的Verilog 设计

数字系统设计与verilog HDL课程设计

数字系统设计与verilog HDL课程设计 设计题目：实用多功能数字钟 专业：电子信息科学与技术 班级：0313410 学号：031341025 姓名：杨存智 指导老师：黄双林

摘要 本课程设计利用QuartusII软件Verilog VHDL语言的基本运用设计一个多功能数字钟，经分析采用模块化设计方法，分别是顶层模块、alarm、alarm_time、counter_time、clk50mto1、led、switch、bitel、adder、sound_ddd、sound_ddd_du模块，再进行试验设计和软件仿真调试，分别实现时分秒计时、闹钟闹铃、时分秒手动校时、时分秒清零，时间保持和整点报时等多种基本功能。 单个模块调试达到预期目标，再将整体模块进行试验设计和软件仿真调试，已完全达到分块模式设计功能，并达到设计目标要求。 关键字：多功能数字钟、Verilog、模块、调试、仿真、功能

目录 1．课程设计的目的及任务............................................................. 错误！未定义书签。 1.1 课程设计的目的 (3) 1.2 课程设计的任务与要求 (4) 2．课程设计思路及其原理 (4) 3．QuartusII软件的应用 (5) 3.1工程建立及存盘 (5) 3.2工程项目的编译 (5) 3.3时序仿真 (6) 4．分模块设计、调试、仿真与结果分析 (7) 4.1 clk50mto1时钟分频模块 (7) 4.2 adder加法器模块 (7) 4.3 hexcounter16 进制计数器模块 (7) 4.4 counter_time 计时模块 (8) 4.5 alarm闹铃模块 (8) 4.6 sound_ddd嘀嘀嘀闹铃声模块 (9) 4.7 sound_ddd_du嘀嘀嘀—嘟声音模块 (9) 4.8 alarm_time闹钟时间设定模块 (10) 4.9 bitsel将输出解码成时分秒选择模块 (10) 4.10 switch去抖模块 (11) 4.11 led译码显示模块 (11) 4.12 clock顶层模块 (12) 5．实验总结 (13) 5．1调试中遇到的问题及解决的方法 (13) 5.2实验中积累的经验 (14) 5.3心得体会 (14) 6．参考文献 (14) 1.1 课程设计的目的 通过课程设计的锻炼，要求学生掌握V erilog HDL语言的一般设计方法，掌握VerilogHDL语言的基本运用，具备初步的独立设计能力，提高综合运用所学的理论知识独立分析和解决问题的能力，基于实践、源于实践，实践出真知，实践检验真理，培养学生的

verilog综合心得

综合：不可综合的运算符：= = = ，!= =，/（除法），%（取余数）。 1、不使用初始化语句。 2、不使用带有延时的描述。 3、不使用循环次数不确定的循环语句，如：forever、while等。 4、尽量采用同步方式设计电路。 5、除非是关键路径的设计，一般不调用门级元件来描述设计的方法，建议采用行为语句来完成设计。 6、用always过程块描述组合逻辑，应在信号敏感列表中列出所有的输入信号。 7、所有的内部寄存器都应该能够被复位，在使用FPGA实现设计时，应尽量使用器件的全局复位端作为系统总的复位。 8、在verilog模块中，任务（task）通常被综合成组合逻辑的形式，每个函数（function）在调用时通常也被综合为一个独立的组合电路模块。 9、用户自定义原语（UDP）是不可综合的，它只能用来建立门级元件的仿真模型。 一般综合工具支持的V erilog HDL结构

移位运算符：V erilog HDL提供向右（>>）及向左(<<)两种运算符，运算符高位或地位一旦移出即予丢弃，其空缺的位则予以补零。 连续赋值语句（assign）、case语句、if…else语句都是可以综合的 initial 语句内若包含有多个语句时，必须以begin end 作聚合；单一的初值赋值，因此并不需以begin end做聚合。 循环（Loops）并不能单独地在程序中存在，而必须在initial和always块中才能使用。initial过程块中的语句仅执行一次，而always块中的语句是不断重复执行的。 编写顶层模块的注意事项 每个端口除了要声明是输入、输出还是双向外，还要声明其数据类型，是连线型（wire）还是寄存器型（reg），如果没有声明则综合器默认为wire型。 1、输入和双向端口不能声明为寄存器型。 2、在测试模块中不需要定义端口。 编写testbentch所归纳的心得

原创：VHDL verilog 互相调用的例子

给两个例子， 一个是VHDL做顶层调用verilog 一个是verilog 做顶层调用VHDL VHDL调用verilog： module sync_block #( parameter INITIALISE = 2'b00 ) ( input clk, // clock to be sync'ed to input data_in, // Data to be 'synced' output data_out // synced data ); //VHD entity dcm_reset is port( ref_reset : in std_logic; -- Synchronous reset in ref_clk domain ref_clk : in std_logic; -- Reliable reference clock of known frequency (125MHz) dcm_locked : in std_logic; -- The DCM locked signal dcm_reset : out std_logic -- The reset signal which should be connected to the DCM ); end dcm_reset; component sync_block port ( clk : in std_logic; -- clock to be sync'ed to data_in : in std_logic; -- Data to be 'synced' data_out : out std_logic -- synced data ); end component; dcm_locked_sync_tx : sync_block port map( clk => ref_clk, data_in => dcm_locked, data_out => dcm_locked_sync ); verilog调用VHDL：（目标还是上述VHDL模块） module gmii_if ( …… ）; dcm_reset rx_dcm_reset ( .ref_reset (tx_reset), .ref_clk (tx_clk),

非常好的Verilog设计经验谈

时序是设计出来的 我的boss有在华为及峻龙工作的背景，自然就给我们讲了一些华为及altera 做逻辑的一些东西，而我们的项目规范，也基本上是按华为的那一套去做。在工作这几个月中，给我感触最深的是华为的那句话：时序是设计出来的，不是仿出来的，更不是湊出来的。 在我们公司，每一个项目都有很严格的评审，只有评审通过了，才能做下一步的工作。以做逻辑为例，并不是一上来就开始写代码，而是要先写总体设计方案和逻辑详细设计方案，要等这些方案评审通过，认为可行了，才能进行编码，一般来说这部分工作所占的时间要远大于编码的时间。 总体方案主要是涉及模块划分，一级模块和二级模块的接口信号和时序（我们要求把接口信号的时序波形描述出来）以及将来如何测试设计。在这一级方案中，要保证在今后的设计中时序要收敛到一级模块（最后是在二级模块中）。什么意思呢？我们在做详细设计的时候，对于一些信号的时序肯定会做一些调整的，但是这种时序的调整最多只能波及到本一级模块，而不能影响到整个设计。记得以前在学校做设计的时候，由于不懂得设计时序，经常因为有一处信号的时序不满足，结果不得不将其它模块信号的时序也改一下，搞得人很郁闷。 在逻辑详细设计方案这一级的时候，我们已经将各级模块的接口时序都设计出来了，各级模块内部是怎么实现的也基本上确定下来了。 由于做到这一点，在编码的时候自然就很快了，最重要的是这样做后可以让设计会一直处于可控的状态，不会因为某一处的错误引起整个设计从头进行。 ==================================================================== 如何提高电路工作频率 对于设计者来说，我们当然希望我们设计的电路的工作频率（在这里如无特别说明，工作频率指FPGA片内的工作频率）尽量高。我们也经常听说用资源换速度，用流水的方式可以提高工作频率，这确实是一个很重要的方法，今天我想进一步去分析该如何提高电路的工作频率。 我们先来分析下是什么影响了电路的工作频率。 我们电路的工作频率主要与寄存器到寄存器之间的信号传播时延及 clock skew有关。在FPGA内部如果时钟走长线的话，clock skew很小，基本上可以忽略, 在这里为了简单起见，我们只考虑信号的传播时延的因素。 信号的传播时延包括寄存器的开关时延、走线时延、经过组合逻辑的时延（这样划分或许不是很准确，不过对分析问题来说应该是没有可以的），要提高电路的工作频率，我们就要在这三个时延中做文章，使其尽可能的小。 我们先来看开关时延，这个时延是由器件物理特性决定的，我们没有办法去改变，所以我们只能通过改变走线方式和减少组合逻辑的方法来提高工作频率。

VerilogHDL实例

本文档含有很多Verilog HDL例子：//与门 module zxhand2(c,a,b); input a,b; output c; assign c= a & b; endmodule //或门 module zxhor2(c,a,b); input a,b; output c; assign c= a | b; endmodule //非门 module zxhnot2(c,b); input b; output c; assign c=~ b; endmodule ////异或门 module zxhxro2(c,a,b); input b; output c; assign c=a ^ b; endmodule 两选一电路 module data_scan(d0,d1,sel,q); output q; input d0,d1,sel; wire t1,t2,t3; n1 zxhand2(t1,d0,sel); n2 zxhnot2 (t4,sel); n3 zxhand2(t2,d1,t4); n4 zxhor2(t3,t1,t2);

assign q=t1; endmodule verilog HDL实例（一） 练习一．简单的组合逻辑设计 目的: 掌握基本组合逻辑电路的实现方法。 这是一个可综合的数据比较器，很容易看出它的功能是比较数据a与数据b，如果两个数据相同，则给出结果1，否则给出结果0。在Verilog HDL中，描述组合逻辑时常使用assign结构。注意 equal=(a==b)?1:0,这是一种在组合逻辑实现分支判断时常使用的格式。 模块源代码： //--------------- compare.v ----------------- module compare(equal,a,b); input a,b; output equal; assign equal=(a==b)?1:0; //a等于b时，equal输出为1；a不等于b时， //equal输出为0。 endmodule 测试模块用于检测模块设计得正确与否，它给出模块的输入信号，观察模块的内部信号和输出信号，如果发现结果与预期的有所偏差，则要对设计模块进行修改。 测试模块源代码： `timescale 1ns/1ns //定义时间单位。 module comparetest; reg a,b; wire equal; initial //initial常用于仿真时信号的给出。 begin a=0; b=0; #100 a=0; b=1; #100 a=1; b=1; #100 a=1; b=0; #100 $stop; //系统任务，暂停仿真以便观察仿真波形。 end compare compare1(.equal(equal),.a(a),.b(b)); //调用模块。 Endmodule

verilog_FPGA实例

一、组合逻辑实验 (2) 实验13X8译码器程序 (2) 实验2二－十进制译码器 (2) 实验3BCD码—七段数码管显示译码器 (3) 实验48－3编码器 (4) 实验58－3优先编码器 (4) 实验6十—二进制编码器 (5) 实验7三选一数据选择器 (5) 实验8半加器 (6) 实验9全加器 (7) 实验10半减器 (8) 实验11全减器 (8) 实验12多位数值比较器 (9) 实验13奇偶校验 (9) 实验14补码生成 (10) 实验158位硬件加法器的设计 (10) 实验164位并行乘法器 (10) 实验17七人表决器 (10) 实验18格雷码变换 (11) 二、时序逻辑实验 (11) 实验1D触发器 (11) 实验2JK触发器 (12) 实验3四位移位寄存器 (12) 实验4异步计数器 (13) 实验5同步计数器 (14) 实验6可逆计数器 (15) 实验7步长可变的加减计数器 (16) 实验8含异步清0和同步时钟使能的4位加法计数器 (17) 实验9顺序脉冲发生器 (18) 实验10序列信号发生器 (18) 实验11用状态机实现串行数据检测器 (19) 实验12分频器 (20) 实验13Moore状态机 (21) 实验14Mealy状态机 (23) 实验15三层电梯 (24) 实验16性线反馈移位寄存器（LFSR）设计 (32) 实验17正负脉宽数控调制信号发生器 (32) 三、存储器设计 (34) 实验1只读存储器（ROM） (34) 实验2SRAM (34) 实验3FIFO (35) 四、扩展接口实验 (39) 实验1流水灯 (39) 实验2VGA彩色信号显示控制器设计 (40)

个人总结FPGA设计中Verilog编程的27条经验

个人总结Verilog编程27条经验 1.强烈建议用同步设计； 2.在设计时总是记住时序问题； 3.在一个设计开始就要考虑到地电平或高电平复位、同步或异步复位、上升沿 或下降沿触发等问题，在所有模块中都要遵守它； 4.在不同的情况下用if和case，最好少用if的多层嵌套（1层或2层比较合 适，当在3层以上时，最好修改写法，因为这样不仅可以reduce area，而且可以获得好的timing）； 5.在锁存一个信号或总线时要小心，对于整个design，尽量避免使用latch， 因为在DFT时很难test； 6.确信所有的信号被复位，在DFT时，所有的FlipFlop都是controllable； 7.永远不要再写入之前读取任何内部存储器（如SRAM）； 8.从一个时钟到另一个不同的时钟传输数据时用数据缓冲，他工作像一个双时 钟FIFO（是异步的），可以用Async SRAM搭建Async FIFO； 9.在VHDL中二维数组可以使用，它是非常有用的。在VERILOG中他仅仅可以使 用在测试模块中，不能被综合； 10.遵守register-in register-out规则； 11.像synopsys的DC的综合工具是非常稳定的，任何bugs都不会从综合工具中 产生 12.确保FPGA版本与ASIC的版本尽可能的相似，特别是SRAM类型，若版本一致 是最理想的，但是在工作中FPGA版本一般用FPGA自带的SRAM，ASIC版本一般用厂商提供的SRAM； 13.在嵌入式存储器中使用BIST； 14.虚单元和一些修正电路是必需的； 15.一些简单的测试电路也是需要的，经常在一个芯片中有许多测试模块； 16.除非低功耗不要用门控时钟，强烈建议不要在design中使用gate clock； 17.不要依靠脚本来保证设计。但是在脚本中的一些好的约束能够起到更好的性 能（例如前向加法器）； 18.如果时间充裕，通过时钟做一个多锁存器来取代用MUX； 19.不要用内部tri-state, ASIC需要总线保持器来处理内部tri-state，如IO cell； 20.在top level中作pad insertion； 21.选择pad时要小心（如上拉能力，施密特触发器，5伏耐压等），选择合适的 IO cell； 22.小心由时钟偏差引起的问题； 23.不要试着产生半周期信号； 24.如果有很多函数要修正，请一个一个地作，修正一个函数检查一个函数； 25.在一个计算等式中排列每个信号的位数是一个好习惯，即使综合工具能做； 26.不要使用HDL提供的除法器； 27.削减不必要的时钟。它会在设计和布局中引起很多麻烦，大多数FPGA有1－ 4个专门的时钟通道；

Verilog的135个经典设计实例

【例3.1】4位全加器 module adder4(cout,sum,ina,inb,cin); output[3:0] sum; output cout; input[3:0] ina,inb; input cin; assign {cout,sum}=ina+inb+cin; endmodule 【例3.2】4位计数器 module count4(out,reset,clk); output[3:0] out; input reset,clk; reg[3:0] out; always @(posedge clk) begin if (reset) out<=0; //同步复位 else out<=out+1; //计数 end endmodule 【例3.3】4位全加器的仿真程序 `timescale 1ns/1ns `include "adder4.v" module adder_tp; //测试模块的名字 reg[3:0] a,b; //测试输入信号定义为reg型 reg cin; wire[3:0] sum; //测试输出信号定义为wire型 wire cout; integer i,j; adder4 adder(sum,cout,a,b,cin); //调用测试对象 always #5 cin=~cin; //设定cin的取值 initial begin a=0;b=0;cin=0; for(i=1;i<16;i=i+1) #10 a=i; //设定a的取值 end - 1 -

initial begin for(j=1;j<16;j=j+1) #10 b=j; //设定b的取值 end initial//定义结果显示格式 begin $monitor($time,,,"%d + %d + %b={%b,%d}",a,b,cin,cout,sum); #160 $finish; end endmodule 【例3.4】4位计数器的仿真程序 `timescale 1ns/1ns `include "count4.v" module coun4_tp; reg clk,reset; //测试输入信号定义为reg型 wire[3:0] out; //测试输出信号定义为wire型 parameter DELY=100; count4 mycount(out,reset,clk); //调用测试对象 always #(DELY/2) clk = ~clk; //产生时钟波形 initial begin//激励信号定义 clk =0; reset=0; #DELY reset=1; #DELY reset=0; #(DELY*20) $finish; end //定义结果显示格式 initial $monitor($time,,,"clk=%d reset=%d out=%d", clk, reset,out); endmodule 【例3.5】“与-或-非”门电路 module AOI(A,B,C,D,F); //模块名为AOI(端口列表A，B，C，D，F) input A,B,C,D; //模块的输入端口为A，B，C，D output F; //模块的输出端口为F - 2 -

数字系统设计与verilogHDL课程设计

数字系统设计与v e r i l o g H D L课程设计设计题目：实用多功能数字钟 专业：电子信息科学与技术 班级：0313410 学号： 姓名：杨存智 指导老师：黄双林 摘要 本课程设计利用QuartusII软件VerilogVHDL语言的基本运用设计一个多功能数字钟，经分析采用模块化设计方法，分别是顶层模块、alarm、alarm_time、counter_time、clk50mto1、led、switch、bitel、adder、sound_ddd、sound_ddd_du模块，再进行试验设计和软件仿真调试，分别实现时分秒计时、闹钟闹铃、时分秒手动校时、时分秒清零，时间保持和整点报时等多种基本功能。 单个模块调试达到预期目标，再将整体模块进行试验设计和软件仿真调试，已完全达到分块模式设计功能，并达到设计目标要求。 关键字：多功能数字钟、Verilog、模块、调试、仿真、功能 目录

课程设计的目的 通过课程设计的锻炼，要求学生掌握Verilog HDL语言的一般设计方法，掌握Verilog HDL语言的基本运用，具备初步的独立设计能力，提高综合运用所学的理论知识独立分析和解决问题的能力，基于实践、源于实践，实践出真知，实践检验真理，培养学生的创新精神。 掌握现代数字逻辑电路的应用设计方法，进一步掌握电子仪器的正确使用方法，以及掌握利用计算机进行电子设计自动化(EDA)的基本方法。 课程设计的任务与要求 用Verilog HDL语言设计一个多功能的数字钟，具有下述功能： (1）计时功能。包括时、分、秒的计时； (2)定时与闹钟功能：能在设定的时间发出闹铃音； (3)校时功能。对时、分和秒能手动调整以校准时间； (4)整点报时功能；每逢整点，产生“嘀嘀嘀嘀一嘟”四短一长的报时音。 2．课程设计思路及其原理 数字计时器要实现时分秒计时、闹钟闹铃、时分秒手动校时、时分秒清零，时间保持和整点报时等多种基本功能，所有功能都基于计时功能。因此首先需要获得具有精确振荡时间的脉振信号，以此作为计时电路的时序基础，实验中可以使用的振荡频率源为50MHZ，通过分频获得所需脉冲频率1Hz。得到1hz脉冲后，要产生计时模块，必须需要加法器来进行加法，因此需要一个全加器，此实验中设计一个八位全加器来满足要求。 数字电路设计中，皆采用二进制加法，为实现实验中时分秒的最大功能，本实验中采用十六进制加法器，再进行BCD码进行转换来实现正常时钟显示。为产生秒位，设计一个模60计数器，利用加法器对1HZ 的脉冲进行秒计数，产生秒位；为产生分位，通过秒位的进位产生分计数脉冲，分位也由模60计数器构成；为产生时位，用一个模24计数器对分位的进位脉冲进行计数。整个数字计时器的计数部分共包括六位：时十位、时个位、分十位、分个位、秒十位和秒个位。基本的计时模块完成之后，整点报时、清零、校时、LED显示、闹铃模块可以相互实现，其中，闹铃模块与计时模块的显示相互并行。 清零功能是通过控制计数器清零端的电平高低来实现的。只需使清零开关按下时各计数器的清零端均可靠接入有效电平（本实验中是低电平），而清零开关断开时各清零端均接入无效电平即可。 保持功能是通过逻辑门控制秒计数器输入端的1Hz脉冲实现的。正常情况下，开关不影响脉冲输入即秒正常计数，当按下开关后，使脉冲无法进入计数端，从而实现计时保持功能。

verilog学习心得

verilog学习心得 1.数字电路基础知识：布尔代数、门级电路的内部晶体管结构、组合逻辑电路分析与设计、触发器、时序逻辑电路分析与设计 2.数字系统的构成：传感器AD 数字处理器DA 执行部件 3.程序通在硬件上的执行过程： C语言(经过编译)-->该处理器的机器语言(放入存储器)-->按时钟的节拍，逐条取出指令、分析指令、执行指令 4.DSP处理是个广泛概念，统指在数字系统中做的变换(DFT)、滤波、编码解码、加密解密、压缩解压等处理 5.数字处理器包括两部分：高速数据通道接口逻辑、高速算法电路逻辑 6.当前，IC产业包括IC制造和IC设计两部分，IC设计技术发展速度高于IC设计 7.FPGA设计的前续课程：数值分析、DSP、C语言、算法与数据结构、数字电路、HDL语言计算机微体系结构 8.数字处理器处理性能的提高：软件算法的优化、微体系结构的优化 9.数字系统的实现方式： 编写C程序,然后用编译工具得到通用微处理器的机器指令代码，在通用微处理器上运行(如8051/ARM/PENTUIM) 专用DSP硬件处理器 用FPGA硬件逻辑实现算法，但性能不如ASIC 用ASIC实现，经费充足、大批量的情况下使用，因为投片成本高、周期长 10.FPGA设计方法：IP核重用、并行设计、层次化模块化设计、top-down思想 FPGA设计分工：前端逻辑设计、后端电路实现、仿真验证 11.matlab的应用： matlab中有许多现成的数学函数可以利用，节省了复杂函数的编写时间 matlab可以与C程序接口 做算法仿真和验证时能很快生成有用的数据文件和表格 DSP builder可以直接将simulink模型转换成HDL代码，跳过了中间的C语言改写步骤 12.常规从算法到硬件电路的开发过程： 算法的开发 C语言的功能描述 并行结构的C语言改写 verilog的改写 仿真、验证、修正 综合、布局布线、投入实用 13.C语言改写成verilog代码的困难点： 并行C语言的改写，因为C本身是顺序执行，而不是并行执行 不使用C语言中的复杂数据结构，如指针 目前有将C语言转换成verilog的工具？ 14.HDL HDL描述方法是从电路图描述方法演化来的，相比来说更容易修改 符合IEEE标准的有verilog HDL和VHDL VHDL由美国国防部开发，有1987和1993两个版本 verilog由cadence持有，有1995、2001、2005三个版本 verilog较VHDL更有前景：具有模拟电路描述能力、不仅可以开发电路还可以验证电路、门级以下描述比VHDL强

Verilog语言基础教程

Verilog HDL Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象 设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。 Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。 Verilog HDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Verilog仿真器进行验证。语言从C编程语言中继承了多种操作符和结构。Verilog HDL提供了扩展的建模能力，其中许多扩展最初很难理解。但是，Verilog HDL语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。当然,完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。 =============================== 中文版Verilog HDL简明教程：第1章简介 Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。 Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。 Verilog HDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Verilog仿真器进行验证。语言从C编程语言中继承了多种操作符和结构。Verilog HDL提供了扩展的建模能力，其中许多扩展最初很难理解。但是，Verilog HDL语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。当然,完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。 历史 Verilog HDL语言最初是于1983年由Gateway Design Automation公司为其模

jtag的经典例子,verilog

jtag的经典例子 module jtag(TCK,TMS, TDI, PROGRAM_COUNT, SFR_DATA, SOURCE_DI, XRAMDI, PROGDI, TRESET, SCLK, //Output TDO, //SOURCE_AJ, DESTIN_AJ, XRAMAJ, PROGAJ, DESTIN_DOJ, XRAMDOJ, PROGRAM_COUNTJ, PROGDOJ, NXRAMRJ, nXRAMWJ, NPSENJ ,PROGWE, SFR_WRITEJ, Write_SFR, Read_SFR , Read_RAM, NDESTIN_WEJ, nDESTIN_WEJ, Write_PC, ICReset,ICDisable,ICClock_Disable,ICClock_Enable ); //Input input TCK; input TMS; input TDI; input TRESET; input SCLK; //IC stop feedback signal at step_into state

input [15:0] PROGRAM_COUNT; //present PC value input [7:0] SFR_DATA; input [7:0] SOURCE_DI; input [7:0] XRAMDI; input [7:0] PROGDI; //Output output ICReset; output ICDisable; output ICClock_Disable; output TDO; //output [7:0] SOURCE_AJ; //output [15:0] XRAMAJ; //output [15:0] PROGAJ; //output [7:0] DESTIN_DOJ; //output [7:0] XRAMDOJ; //output [7:0] PROGDOJ; //output [15:0] PROGRAM_COUNTJ; output Write_PC; output NXRAMRJ; output nXRAMWJ;//NXRAMWJ, output NPSENJ;

Verilog程序例子

modul e and1(a, b, c); input a; input b; output c; assign c = a & b; endmodul e `timescale 1ns/1ns modul e t; reg a; reg b; wire c; and1 t(a,b,c); initial begin a=0; b=0; #100 a = 1; b = 0; #100 a = 0; b = 1; #100 a = 0; b = 0; #100 a = 1; b = 1; #100 $stop;

end initial $monitor("a = %d, ", a, " b = %d, ", b, "c = %d\n", c); endmodul e modul e add(a, b, in, c, out); input a; input b; input in; output c; output out; assign {out, c} = a + b + in; endmodul e `timescal e 1ns/1ns modul e count_t; reg clk; reg a; reg b; reg in; wire c; wire out; ad d process(a, b, in, c, out);

initial clk = 0; always forever #5 clk = ~clk; initial begin a = 0; b = 0; in = 0; #10 a = 0; b = 0; in = 1; #10 a = 0; b = 1; in = 0; #10 a = 0; b = 1; in = 1; #10 a = 1; b = 0; in = 0; #10 a = 1; b = 0; in = 1; #10 a = 1; b = 1; in = 0; #10 a = 1; b = 1; in = 1; end initial begin #200 $finish; end initial $monitor(" out = %d, c = %d\n", out, c); endmodul e modul e compare (equal, a, b); input a,b; output equal; assign equal= (a==b)?1:0; endmodul e `timescal e 1ns/1ns modul e t; reg a, b; wire equal; initial begin a=0; b=0; #100 a = 1; b = 0;

verilog设计经验

、不使用初始化语句； 2、不使用延时语句； 3、不使用循环次数不确定的语句，如：forever，while等； 4、尽量采用同步方式设计电路； 5、尽量采用行为语句完成设计； 6、always过程块描述组合逻辑，应在敏感信号表中列出所有的输入信号； 7、所有的内部寄存器都应该可以被复位； 8、用户自定义原件（UDP元件）是不能被综合的。 一：基本 Verilog中的变量有线网类型和寄存器类型。线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器，还有可能被优化掉。 二：verilog语句结构到门级的映射 1、连续性赋值：assign 连续性赋值语句逻辑结构上就是将等式右边的驱动左边的结点。因此连续性赋值的目标结点总是综合成由组合逻辑驱动的结点。Assign语句中的延时综合时都将忽视。 2、过程性赋值： 过程性赋值只出现在always语句中。 阻塞赋值和非阻塞赋值就该赋值本身是没有区别的，只是对后面的语句有不同的影响。 建议设计组合逻辑电路时用阻塞赋值，设计时序电路时用非阻塞赋值。 过程性赋值的赋值对象有可能综合成wire, latch,和flip-flop，取决于具体状况。如，时钟控制下的非阻塞赋值综合成flip-flop。 过程性赋值语句中的任何延时在综合时都将忽略。 建议同一个变量单一地使用阻塞或者非阻塞赋值。 3、逻辑操作符： 逻辑操作符对应于硬件中已有的逻辑门，一些操作符不能被综合：===、!==。 4、算术操作符：

Verilog中将reg视为无符号数，而integer视为有符号数。因此，进行有符号操作时使用integer,使用无符号操作时使用reg。 5、进位： 通常会将进行运算操作的结果比原操作数扩展一位，用来存放进位或者借位。如： Wire [3:0] A,B; Wire [4:0] C; Assign C=A+B; C的最高位用来存放进位。 6、关系运算符： 关系运算符：<,>,<=,>= 和算术操作符一样，可以进行有符号和无符号运算，取决于数据类型是reg，net还是integer。 7、相等运算符：==，！= 注意：===和！==是不可综合的。 可以进行有符号或无符号操作，取决于数据类型 8、移位运算符： 左移，右移，右边操作数可以是常数或者是变量，二者综合出来的结果不同。 9、部分选择： 部分选择索引必须是常量。 10、BIT选择： BIT选择中的索引可以用变量，这样将综合成多路（复用）器。 11、敏感表： Always过程中，所有被读取的数据，即等号右边的变量都要应放在敏感表中，不然，综合时不能正确地映射到所用的门。 12、IF： 如果变量没有在IF语句的每个分支中进行赋值，将会产生latch。如果IF语句中产生了latch，则IF的条件中最好不要用到算术操作。Case语句类似。Case的条款可以是变量。 如果一个变量在同一个IF条件分支中先赎值然后读取，则不会产生latch。如果先读取，后赎值，则会产生latch。

Verilog的150个经典设计实例

module adder4(cout,sum,ina,inb,cin); output[3:0] sum; output cout; input[3:0] ina,inb; input cin; assign {cout,sum}=ina+inb+cin; endmodule 【例3.2】4位计数器 module count4(out,reset,clk); output[3:0] out; input reset,clk; reg[3:0] out; always @(posedge clk) begin if (reset) out<=0; //同步复位 else out<=out+1; //计数 end endmodule 【例3.3】4位全加器的仿真程序 `timescale 1ns/1ns `include "adder4.v" module adder_tp; //测试模块的名字 reg[3:0] a,b; //测试输入信号定义为reg型 reg cin; wire[3:0] sum; //测试输出信号定义为wire型 wire cout; integer i,j; adder4 adder(sum,cout,a,b,cin); //调用测试对象 always #5 cin=~cin; //设定cin的取值 initial begin a=0;b=0;cin=0; for(i=1;i<16;i=i+1) #10 a=i; //设定a的取值 end - 1 -

initial begin for(j=1;j<16;j=j+1) #10 b=j; //设定b的取值 end initial//定义结果显示格式 begin $monitor($time,,,"%d + %d + %b={%b,%d}",a,b,cin,cout,sum); #160 $finish; end endmodule 【例3.4】4位计数器的仿真程序 `timescale 1ns/1ns `include "count4.v" module coun4_tp; reg clk,reset; //测试输入信号定义为reg型 wire[3:0] out; //测试输出信号定义为wire型 parameter DELY=100; count4 mycount(out,reset,clk); //调用测试对象 always #(DELY/2) clk = ~clk; //产生时钟波形 initial begin//激励信号定义 clk =0; reset=0; #DELY reset=1; #DELY reset=0; #(DELY*20) $finish; end //定义结果显示格式 initial $monitor($time,,,"clk=%d reset=%d out=%d", clk, reset,out); endmodule 【例3.5】“与-或-非”门电路 module AOI(A,B,C,D,F); //模块名为AOI(端口列表A，B，C，D，F) input A,B,C,D; //模块的输入端口为A，B，C，D output F; //模块的输出端口为F - 2 -

个人总结Verilog代码编写的25条经验

个人总结Verilog代码编写的25条经验 1、对所有的信号名、变量名和端口名都用小写，这样做是为了和业界的习惯保持一致；对常量名和用户定义的类型用大写； 2、使用有意义的信号名、端口名、函数名和参数名； 3、信号名长度不要太长； 4、对于时钟信号使用clk 作为信号名，如果设计中存在多个时钟，使用clk 作为时钟信号的前缀； 5、对来自同一驱动源的信号在不同的子模块中采用相同的名字，这要求在芯片总体设计时就定义好顶层子模块间连线的名字，端口和连接端口的信号尽可能采用相同的名字； 6、对于低电平有效的信号，应该以一个下划线跟一个小写字母b 或n 表示。注意在同一个设计中要使用同一个小写字母表示低电平有效； 7、对于复位信号使用rst 作为信号名，如果复位信号是低电平有效，建议使用rst_n； 8、当描述多比特总线时，使用一致的定义顺序，对于verilog 建议采用bus_signal[x:0]的表示； 9、尽量遵循业界已经习惯的一些约定。如*_r 表示寄存器输出，*_a 表示异步信号，*_pn 表示多周期路径第n 个周期使用的信号，*_nxt 表示锁存前的信号，*_z 表示三态信号等； 10、在源文件、批处理文件的开始应该包含一个文件头、文件头一般包含的内容如下例所示：文件名，作者，模块的实现功能概述和关键特性描述，文件创建和修改的记录，包括修改时间，修改的内容等； 11、使用适当的注释来解释所有的always 进程、函数、端口定义、信号含义、变量含义或信号组、变量组的意义等。注释应该放在它所注释的代码附近，要求简明扼要，只要足够说明设计意图即可，避免过于复杂； 12、每一行语句独立成行。尽管VHDL 和Verilog 都允许一行可以写多个语句，当时每个语句独立成行可以增加可读性和可维护性。同时保持每行小于或等于72 个字符，这样做都是为了提高代码得可读性； 13、建议采用缩进提高续行和嵌套语句得可读性。缩进一般采用两个空格，如西安交通大学SOC 设计中心2 如果空格太多则在深层嵌套时限制行长。同时缩进避免使用TAB 键，这样可以避免不同机器TAB 键得设置不同限制代码得可移植能力； 14、在RTL 源码的设计中任何元素包括端口、信号、变量、函数、任务、模块等的命名都不能取Verilog 和VHDL 语言的关键字； 15、在进行模块的端口申明时，每行只申明一个端口，并建议采用以下顺序： 输入信号的clk、rst、enables other control signals、data and address signals。然后再申明输出信号的clk、rst、enalbes other control signals、data signals； 16、在例化模块时，使用名字相关的显式映射而不要采用位置相关的映射，这样可以提高代码的可读性和方便debug 连线错误； 17、如果同一段代码需要重复多次，尽可能使用函数，如果有可能，可以将函数通用化，以使得它可以复用。注意，内部函数的定义一般要添加注释，这样可以提高代码的可读性；