逻辑分析仪实验报告

实验报告

课程名称：电信测试仪器原理及应用

实验项目：逻辑分析仪

实验室：移动通信实验室

姓名：李* 李** 李** 梁* 刘*

学号：07 08 09 10 11

专业班级：电信**-* 实验时间：2015.5.16

逻辑分析仪

一实验目的

1．熟练LAB6000系列逻辑分析仪功能和操作。

2．学习测试USB信号电路方法。

3．学习测试74HC164 8位串入、并出移位寄存器方法。

4．学习测试74HC138 3-8译码器电路方法。

5．学习测试74HC574 D触发器电路方法。

6．学习测试74HC02或非门电路方法。

7．学习测试74LS244 缓冲器电路方法。

二实验仪器

1．LAB6000系列逻辑分析仪一台

2．USB口连接模块一块

3．74HC164 8位串入、并出移位寄存器一块

4．74HC138 3-8译码器测试电路一块

5．74HC574 D触发器测试电路一块

6．74HC02或非门测试电路一块

7．74LS244 缓冲器测试电路一块

8．计算机（PC机）一台

三基本原理

3.1 逻辑分析仪原理及分类

1．逻辑分析仪简介

逻辑分析仪是分析数字系统逻辑关系的仪器，逻辑分析仪是属于数据域测试仪器中的一种总线分析仪，即以总线（多线）概念为基础，同时对多条数据线上的数据流进行观察和测试的仪器，这种仪器对复杂的数字系统的测试和分析十分有效。逻辑分析仪是利用时钟从测试设备上采集和显示数字信号的仪器，最主要作用在于时序判定。由于逻辑分析仪不像示波器那样有许多电压等级，通常只显示两个电压（逻辑1和0），因此设定了参考电压后，逻辑分析仪将被测信号通过比较器进行判定，高于参考电压者为High,低于参考电压者为Low，在High与Low之间形成数字波形。

2．逻辑分析仪的组成及原理

逻辑分析仪的工作过程就是数据采集、存储、触发、显示的过程，由于它采用数字存储技术，可将数据采集工作和显示工作分开进行，也可同时进行，必要时，对存储的数据可以反复进行显示，以利于对问题的分析和研究。

图3-1逻辑分析仪原理框图

将被测系统接入逻辑分析仪，使用逻辑分析仪的探头（逻辑分析仪的探头是将若干个探极集中起来，其触针细小，以便于探测高密度集成电路）监测被测系统的数据流，形成并行数据送至比较器，输入信号在比较器中与外部设定的门限电平进行比较，大于门限电平值的信号在相应的线上输出高电平，反之输出低电平时对输入波形进行整形。经比较整形后的信号送至采样器，在时钟脉冲控制下进行采样。被采样的信号按顺序存储在存储器中。采样信息以“先进先出”的原则组织在存储器中，得到显示命令后，按照先后顺序逐一读出信息，按设定的显示方式进行被测量的显示。

3．逻辑分析仪的分类

逻辑分析仪分为两大类：逻辑状态分析仪（Logic State Analyzer,简称LSA）和逻辑定时分析仪（Logic Timing Analyzer）。这两类分析仪的基本结构是相似的，主要区别表现在显示方式和定时方式上。

逻辑状态分析仪用字符0、1或助记符显示被检测的逻辑状态，显示直观，可以从大量数码中迅速发现错码，便于进行功能分析。逻辑状态分析仪用来对系统进行实时状态分析，检查在系统时钟作用下总线上的信息状态。它的内部没有时钟发生器，用被测系统时钟来控制记录，与被测系统同步工作，主要用来分析数字系统的软件，是跟踪、调试程序、分析软件故障的有力工具。

逻辑定时分析仪用来考察两个系统时钟之间的数字信号的传输情况和时间关系，它的内部装有时钟发生器。在内时钟控制下记录数据，与被测系统异步工作，主要用于数字设备硬件的分析、调试和维修。

4．逻辑分析仪的显示方式

逻辑分析仪将被测数据信号用数字形式写入存储器后，可以根据需要通过控制电路将内存中的全部或部分数据稳定的显示在屏幕上。通常有以下几种显示方式。

(1) 定时显示

定时显示是以逻辑电平表示的波形图的形式将存储器中的内容显示在屏幕上，显示的是一串经过整形后类似方波的波形，高电平代表“1”，低电平代表“0”。由于显示的波形不是实际波形，所以也称“伪波形”。

(2) 状态表显示

状态表显示是以各种数值如二进制、八进制、十进制、十六进制的形式将存储器中内容显示在屏幕上。

(3) 图解显示

图解显示是将屏幕的X方向作为时间轴，将Y方向作为数据轴进行显示的一种方式。将欲显示的数字量通过D/A变换器转变成模拟量，将此模拟量按照存储器中取出的数字量的先后顺序显示在屏幕上形成一个图像的点阵。

3.2 LAB6000系列逻辑分析仪

1．LAB6000系列逻辑分析仪简介

LAB6000系列逻辑分析仪是一款紧凑、快速调试数字电路设计强有力的便携式逻辑分析仪；高速的USB2.0接口、高端的FPGA、强大的ARM处理器等组成的嵌入式系统全方位智能控制；高速、高效、高性能，帮你轻松搞定问题。

图3-2 LAB6000系列逻辑分析仪

LAB6000系列逻辑分析仪实现了业界领先的高带宽、大容量的高速采集技术，采样率从200M到500M不等，32通道每通道容量最高达16M；功能灵活

强大，集逻辑分析仪、总线分析仪、协议分析仪、频率计、逻辑笔等多种测量开发仪器之大成于一身，适用于各种数字电路的开发、测量、分析和调试工作，还为方便某些特殊的用户提供定制插件服务，是电子研发、电子测量工程师、高校师生的科研开发和教学的得力助手。

2．LAB6000系列的功能特点

采样率高达500MHz，且允许灵活设置，满足最广泛的数字信号调试需求（采样率越高就能越准确的分析信号时序）。

大存储深度，于存储容量高达512Mbits，且支持数据压缩存储（Timing、State、Timing-State），意义在于可根据被测信号的不同灵活设置，进而记录更长时间波形。

丰富的逻辑通道，集成32个逻辑通道，同时使用时，仍可达到500MHz实时采样（市场上的部分产品采用分时采样，导致多通道同时使用时采样率下降，难以精确分析多路高速信号）。

强大的触发功能，支持立即触发、边沿触发、电平触发、数据触发、组合触发、延时触发、数据次数触发、协议触发、高级触发和可视触发，精确捕获感兴趣每种逻辑信号。

触发电压精确可调，门限电压可精确调节，调节灵敏度为0.01V(支持人工设置和自动调节)，可满足各种电平幅值数字信号的精密分析需求(高于门限电压就被识别成高电平，否则就被判定为低电平)。

强大的协议分析、解码功能，强大的总线分析功能，轻松调试USB、CAN、SPI、CF卡等40余种总线，且协议数据可导出为CSV文件，方便第三方软件分析或存档。

多种参数测量统计功能，通过添加标签（带自动吸附功能），可轻松测量和统计任意两点之间的时间，频率，脉冲数量，占空比，脉宽等参数，支持波形任意缩放和脉宽信息自动提示功能。

波形搜索功能，强大的数据搜索功能，帮您快速定位出感兴趣数据的位置所在。

四实验过程及结果

4.1 USB口连接模块

1．USB简介

自1998年由Compaq、Intel、Microsoft、NEC等公司制定USB总线以来，已经经历了USB1.1、USB2.0、USB OTG等几代，发展到现在最新的USB3.0。USB总线以其方便、快速、稳定、即插即用等优点，迅速受到人们的欢迎和喜爱。一直以来测量USB信号都需要专用的分析仪（如：USBAnalyst-I分析仪等），现在广州致远电子有限公司在LAB6000系列高性能逻辑分析仪上增加了USB分析插件，可以直接使用LAB6000系列高性能逻辑分析仪来进行USB协议FS和LS的数据分析。

图4-1 USB接口和测试链接方式

2．测试结果

图4-2 USB口测试结果

4.2 74HC164 8位串入、并出移位寄存器

1．74HC164电路板

测试电路板上的CH2~CH11分别连接的是74HC164的CP（CLK）、DSB （DATA）、Q0、Q1、Q2、Q3、Q4、Q5、Q6、Q7。用仪器探头测量这几路信号，为了显示出完整的信号周期，建议采样频率为1MHz。

图4-3 74HC164及电路板

2．测试结果

图4-4 74HC164电路测试结果

4.3 74HC138 3-8译码器电路

1．74HC138测试电路

用仪器探头同时测量输入端口A0、A1、A2，译码输出端口Y0、Y1、Y2、Y3、Y4、Y5、Y6、Y7，使用默认采样频率即可。

图4-5 74HC138电路

2．测试结果

图4-6 74HC138电路测试结果

4.4 74HC574 D触发器电路

1．74HC574电路

这里仅使用8路D触发器中的一路（D0和Q0），用仪器探头同时测量输入端口OE（片选）、CP（触发信号）、D0（数据），输出端口Q0，使用默认采样频率即可。

图4-7 74HC574电路

2．测试结果

图4-8 74HC574电路测试结果

4.5 74HC02或非门电路

1．74HC02电路

这里仅使用4路或非门中的一路（1A、1B和1Y），用仪器探头同时测量输入端口1A、1B，输出端口1Y，使用默认采样频率即可.

图4-9 74HC02电路

2．测试结果

图4-10 74HC02电路测试结果

4.6 74LS244 缓冲器电路

1．74LS244电路

这里仅使用8路缓冲器中的一路（1A1和1Y1），用仪器探头同时测量输入端口1G（片选）、1A1（数据），输出端口1Y1，使用默认采样频率即可。

图4-11 74LS244电路2．测试电路

图4-12 74LS244电路测试结果

五实验结果分析

1．USB口连接模块

通用串行总线（英语：Universal Serial Bus，缩写：USB）是连接计算机系统与外部设备的一种串口总线标准，也是一种输入输出接口的技术规范，被广泛地应用于个人电脑和移动设备等信息通讯产品，并扩展至摄影器材、数字电视（机顶盒）、游戏机等其它相关领域。

实验中利用LAB6000系列逻辑分析仪测试USB2.0的逻辑，从计算机输出的波形图可以看出USB在同步信号时，D+和D-分别传送相反的逻辑，USB在积分信号时，D+和D-分别传送相反的逻辑。

2．74HC164 8位串入、并出移位寄存器

利用LAB600系列逻辑分析仪分析74HC164 8位串入、并出移位寄存器的逻辑，时钟每次由低变高时，数据右移一位，输入到第0位，第0位是两个数据输入端的逻辑与，它将上升时钟沿之前保持一个建立时间的长度。主复位输入端上的一个低电平将使其它所有输入端都无效，同时非同步地清除寄存器，强制所有的输出为低电平。没有复位信号时，数据从串口输入，每到来一个时钟脉冲，数据右移一位，8个时钟脉冲后，8位数据从输出口输出。

3．74HC138 3-8译码器电路

74HC138译码器可接受3位二进制数据输入，并当使能时，提供8个的低有效输出。74HC138输入端输入3位高低电平，74HC138把3位高低电平译码，变成8位相对应的高低电平，通过输出端输出。

4．74HC574 D触发器电路

当时钟CP为零时候，输出始终为1，当时钟CP=1时候输出和输入一样（和D一样），也就是保持单端输入的状态。

5．74HC02或非门电路

74HC02或非门逻辑测试，输入端输入0或1，先作一次或者多次“或”运算后再做一次“非”运算，有1出0，全0出1。

6．74LS244 缓冲器电路

74LS244为3态8位缓冲器，一般用作总线驱动器。地址锁存器就是一个暂存器，它根据控制信号的状态，将总线上地址代码暂存起来。测试74LS244控制端为1时没有输出，当控制端位0时，输入数据经过一个时钟脉冲锁存后，经过一个时钟脉冲从输出端输出，实现缓冲电路功能。

六实验体会

通过这次实训，我们进一步了解了逻辑分析仪的工作原理和应用范围，我们还学习了LabVIEW这个软件的使用，也对数电的相关知识进行了复习。刚开始我们并不熟悉或者说不认识逻辑分析仪是什么，后来通过上网找资，以及学长老师对我们进行的讲解，才了解认识逻辑分析仪的作用用途和优缺点。逻辑分析仪是一种类似于示波器的波形测试设备，它可以监测硬件电路工作时的逻辑电平（高或低），并加以存储,用图形的方式直观的表达出来，便于用户检测，分析电路设计（硬件设计和软件设计）中的错误，逻辑分析仪是设计中的不可缺少的设备，通过它可以迅速地定位错误，解决问题，达到事半功倍的效果。逻辑分析仪是利用时钟从测试设备上采集和显示数字信号的仪器，它通常只显示两个电平

（逻辑0和1），因此设定参考电压后，逻辑分析仪将被测信号通过比较器进行判定，高于参考电压者为高，否则为低，在高低之间形成数字波形。

在实验过程中，需要对相关仪器设备进行熟悉并操作，从中我们也学到不少知识。我们组在试验中需要在实验台上搭线和观察波形，在这个过程我们逐渐熟悉了实验平台和软件的相关性能，负责我们组的学长特对我们进行了不少的拓展，我们学习到了不少课本之外的与实际联系更多的专业相关知识。

实验做完后，现在想起来，觉得另一份收获是对事情的处理能力的锻炼。实验过程中也有很多问题出现，但是我们组员相互讨论，相互帮助，一步一步的去检查纠正，因此我们对理论知识有了更深的了解，学习到课本中学不到的知识。在实验过程中，体现出实际动手能力以及综合运用知识的能力，体会到学以致用，突出自己劳动成果的喜悦心情，从中发现自己平时学习中的不足和薄弱环节，并加以改进弥补。实践和理论相结合才是更好的更高效的学习知识的有效途径，因此实验课的开设很有必要。另外我们还认识到做一件事情只要你认真了，投入了为他付出了，那么我们就会有收获。

实验五--时序逻辑电路实验报告

实验五时序逻辑电路(计数器和寄存器)-实验报告 一、实验目的 1．掌握同步计数器设计方法与测试方法。 2．掌握常用中规模集成计数器的逻辑功能和使用方法。 二、实验设备 设备：THHD-2型数字电子计数实验箱、示波器、信号源 器件：74LS163、74LS00、74LS20等。 三、实验原理和实验电路 1．计数器 计数器不仅可用来计数，也可用于分频、定时和数字运算。在实际工程应用中，一般很少使用小规模的触发器组成计数器，而是直接选用中规模集成计数器。 2．(1) 四位二进制（十六进制）计数器74LS161（74LS163） 74LSl61是同步置数、异步清零的4位二进制加法计数器，其功能表见表5.1。 74LSl63是同步置数、同步清零的4位二进制加法计数器。除清零为同步外，其他功能与74LSl61相同。二者的外部引脚图也相同，如图5.1所示。 表5.1 74LSl61（74LS163）的功能表 清零预置使能时钟预置数据输入输出 工作模式R D LD EP ET CP A B C D Q A Q B Q C Q D 0 ××××（）××××0 0 0 0 异步清零 1 0 ××D A D B D C D D D A D B D C D D同步置数 1 1 0 ××××××保持数据保持 1 1 ×0 ×××××保持数据保持 1 1 1 1 ××××计数加1计数3．集成计数器的应用——实现任意M进制计数器 一般情况任意M进制计数器的结构分为3类，第一类是由触发器构成的简单计数器。第二类是由集成二进制计数器构成计数器。第三类是由移位寄存器构成的移位寄存型计数器。第一类，可利用时序逻辑电路的设计方法步骤进行设计。第二类，当计数器的模M较小时用一片集成计数器即可以实现，当M较大时，可通过多片计数器级联实现。两种实现方法：反馈置数法和反馈清零法。第三类,是由移位寄存器构成的移位寄存型计数器。 4．实验电路： 十进制计数器 同步清零法 同步置数法

数字逻辑电路实验报告

数字逻辑电路 实验报告 指导老师: 班级: 学号: 姓名： 时间： 第一次试验一、实验名称：组合逻辑电路设计

二、试验目的： 1、掌握组合逻辑电路的功能测试。 2、验证半加器和全加器的逻辑功能。 3、、学会二进制数的运算规律。 三、试验所用的器件和组件： 二输入四“与非”门组件3片，型号74LS00 四输入二“与非”门组件1片，型号74LS20 二输入四“异或”门组件1片，型号74LS86 四、实验设计方案及逻辑图： 1、设计一位全加/全减法器，如图所示： 电路做加法还是做减法是由M决定的，当M=0时做加法运算，当M=1时做减法运算。当作为全加法器时输入信号A、B和Cin分别为加数、被加数和低位来的进位，S 为和数，Co为向上的进位；当作为全减法时输入信号A、B和Cin分别为被减数，减数和低位来的借位，S为差，Co为向上位的借位。 （1）输入/输出观察表如下： （2）求逻辑函数的最简表达式 函数S的卡诺图如下：函数Co的卡诺如下： 化简后函数S的最简表达式为： Co的最简表达式为：

（3）逻辑电路图如下所示： 2、舍入与检测电路的设计： 用所给定的集成电路组件设计一个多输出逻辑电路，该电路的输入为8421码，F1为“四舍五入”输出信号，F2为奇偶检测输出信号。当电路检测到输入的代码大于或等于5是，电路的输出F1=1;其他情况F1=0。当输入代码中含1的个数为奇数时，电路的输出F2=1，其他情况F2=0。该电路的框图如图所示： （1）输入/输出观察表如下： B8 B4 B2 B1 F2 F1 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 1 1 0 0 0 1 0 0 1 0 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 1 1 1 0 0 0 1 1 1 0 0 1 0 1 1 0 1 0 0 1 1 0 1 1 1 1 1 1 0 0 0 1 1 1 0 1 1 1

数字逻辑个性课实验报告

学生学号0121410870432实验成绩 学生实验报告书 实验课程名称逻辑与计算机设计基础 开课学院计算机科学与技术学院 指导教师姓名肖敏 学生姓名付天纯 学生专业班级物联网1403 2015--2016学年第一学期

译码器的设计与实现 【实验要求】： （1）理解译码器的工作原理，设计并实现n-2n译码器，要求能够正确地根据输入信号译码成输出信号。（2）要求实现2-4译码器、3-8译码器、4-16译码器、8-28译码器、16-216译码器、32-232译码器。 【实验目的】 （1）掌握译码器的工作原理； （2）掌握n-2n译码器的实现。 【实验环境】 ◆Basys3 FPGA开发板，69套。 ◆Vivado2014 集成开发环境。 ◆Verilog编程语言。 【实验步骤】 一·功能描述 输入由五个拨码开关控制，利用led灯输出32种显示 二·真值表

三·电路图和表达式

四·源代码 module decoder_5( input [4:0] a, output [15:0] d0 ); reg [15:0] d0; reg [15:0] d1; always @(a) begin case(a) 5'b00000 :{d1,d0}=32'b1000_0000_0000_0000_0000_0000_0000_0000; 5'b00001 :{d1,d0}=32'b0100_0000_0000_0000_0000_0000_0000_0000; 5'b00010 :{d1,d0}=32'b0010_0000_0000_0000_0000_0000_0000_0000; 5'b00011 :{d1,d0}=32'b0001_0000_0000_0000_0000_0000_0000_0000; 5'b00100 :{d1,d0}=32'b0000_1000_0000_0000_0000_0000_0000_0000; 5'b00101 :{d1,d0}=32'b0000_0100_0000_0000_0000_0000_0000_0000; 5'b00110 :{d1,d0}=32'b0000_0010_0000_0000_0000_0000_0000_0000; 5'b00111 :{d1,d0}=32'b0000_0001_0000_0000_0000_0000_0000_0000; 5'b01000 :{d1,d0}=32'b0000_0000_1000_0000_0000_0000_0000_0000; 5'b01001 :{d1,d0}=32'b0000_0000_0100_0000_0000_0000_0000_0000; 5'b01010 :{d1,d0}=32'b0000_0000_0010_0000_0000_0000_0000_0000; 5'b01011 :{d1,d0}=32'b0000_0000_0001_0000_0000_0000_0000_0000; 5'b01100 :{d1,d0}=32'b0000_0000_0000_1000_0000_0000_0000_0000; 5'b01101 :{d1,d0}=32'b0000_0000_0000_0100_0000_0000_0000_0000; 5'b01110 :{d1,d0}=32'b0000_0000_0000_0010_0000_0000_0000_0000; 5'b01111 :{d1,d0}=32'b0000_0000_0000_0001_0000_0000_0000_0000; 5'b10000 :{d1,d0}=32'b0000_0000_0000_0000_1000_0000_0000_0000; 5'b10001 :{d1,d0}=32'b0000_0000_0000_0000_0100_0000_0000_0000; 5'b10010 :{d1,d0}=32'b0000_0000_0000_0000_0010_0000_0000_0000; 5'b10011 :{d1,d0}=32'b0000_0000_0000_0000_0001_0000_0000_0000; 5'b10100 :{d1,d0}=32'b0000_0000_0000_0000_0000_1000_0000_0000; 5'b10101 :{d1,d0}=32'b0000_0000_0000_0000_0000_0100_0000_0000; 5'b10110 :{d1,d0}=32'b0000_0000_0000_0000_0000_0010_0000_0000; 5'b10111 :{d1,d0}=32'b0000_0000_0000_0000_0000_0001_0000_0000; 5'b11000 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_1000_0000; 5'b11001 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0100_0000; 5'b11010 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0010_0000;

东南大学 数字电路实验 第4章_时序逻辑电路

东南大学电工电子实验中心 实验报告 课程名称：数字逻辑电路设计实践 第 4 次实验 实验名称：基本时序逻辑电路 院（系）：信息科学与工程学院专业：信息工程姓名：学号： 实验室: 实验组别： 同组人员：无实验时间： 评定成绩：审阅教师：

时序逻辑电路 一、实验目的 1.掌握时序逻辑电路的一般设计过程； 2.掌握时序逻辑电路的时延分析方法，了解时序电路对时钟信号相关参数的基本要求； 3.掌握时序逻辑电路的基本调试方法； 4.熟练使用示波器和逻辑分析仪观察波形图，并会使用逻辑分析仪做状态分析。 二、实验原理 1.时序逻辑电路的特点（与组合电路的区别）： ——具有记忆功能，任一时刻的输出信号不仅取决于当时的输出信号，而且还取决于电路原来的值，或者说还与以前的输入有关。 2.时序逻辑电路的基本单元——触发器（本实验中只用到D触发器） 触发器实现状态机（流水灯中用到） 3.时序电路中的时钟 1)同步和异步（一般都是同步，但实现一些任意模的计数器时要异步控制时钟端） 2)时钟产生电路（电容的充放电）：在内容3中的32768Hz的方波信号需要自己通过 电路产生，就是用到此原理。 4.常用时序功能块 1)计数器（74161） a)任意进制的同步计数器：异步清零；同步置零；同步置数；级联 b)序列发生器 ——通过与组合逻辑电路配合实现（计数器不必考虑自启动） 2)移位寄存器（74194） a)计数器（一定注意能否自启动） b)序列发生器（还是要注意分析能否自启动） 三、实验内容 1.广告流水灯 a.实验要求 用触发器、组合函数器件和门电路设计一个广告流水灯，该流水等由8个LED组成，工作时始终为1暗7亮，且这一个暗灯循环右移。 ①写出设计过程，画出设计的逻辑电路图，按图搭接电路。 ②将单脉冲加到系统时钟端，静态验证实验电路。 ③将TTL连续脉冲信号加到系统时钟端，用示波器和逻辑分析仪观察并记录时钟脉冲 CLK、触发器的输出端Q2、Q1、Q0和8个LED上的波形。 b．实验数据 ①设计电路。 1）问题分析 流水灯的1暗7亮对应8个状态，故可采用3个触发器实现；而且题目要求输出8个信号控制8个灯的亮暗，故可以把3个触发器的输出加到3-8译码器的控制端，对应的8个译码器输出端信号控制8个灯的亮暗。

数字电路组合逻辑电路设计实验报告

数字电路组合逻辑电路设 计实验报告 The Standardization Office was revised on the afternoon of December 13, 2020

实验三组合逻辑电路设计（含门电路功能测试）

一、实验目的 1.掌握常用门电路的逻辑功能 2.掌握小规模集成电路设计组合逻辑电路的方法 3.掌握组合逻辑电路的功能测试方法 二、实验设备与器材 Multisim 、74LS00 四输入2与非门、示波器、导线 三、实验原理 TTL集成逻辑电路种类繁多，使用时应对选用的器件做简单逻辑功能检查，保证实验的顺利进行。 测试门电路逻辑功能有静态测试和动态测试两种方法。静态测试时，门电路输入端加固定的高（H）、低电平，用示波器、万用表、或发光二极管（LED）测

出门电路的输出响应。动态测试时，门电路的输入端加脉冲信号，用示波器观测输入波形与输出波形的同步关系。 下面以74LS00为例，简述集成逻辑门功能测试的方法。74LS00为四输入2与非门，电路图如3-1所示。74LS00是将四个二输入与非门封装在一个集成电路芯片中，共有14条外引线。使用时必须保证在第14脚上加+5V电压，第7脚与底线接好。 整个测试过程包括静态、动态和主要参数测试三部分。 表3-1 74LS00与非门真值表 1.门电路的静态逻辑功能测试 静态逻辑功能测试用来检查门电路的真值表，确认门电路的逻辑功能正确与否。实验时，可将74LS00中的一个与非门的输入端A、B分别作为输入逻辑变量，加高、低电平，观测输出电平是否符合74LS00的真值表（表3-1）描述功能。

华中科技大学计算机学院数字逻辑实验报告2(共四次)

数字逻辑实验报告（2） 姓名： 学号： 班级： 指导教师： 计算机科学与技术学院 20 年月日

数字逻辑实验报告（2）无符号数的乘法器设计

一、无符号数的乘法器设计 1、实验名称 无符号数的乘法器的设计。 2、实验目的 要求使用合适的逻辑电路的设计方法，通过工具软件logisim进行无符号数的乘法器的设计和验证，记录实验结果，验证设计是否达到要求。 通过无符号数的乘法器的设计、仿真、验证3个训练过程，使同学们掌握数字逻辑电路的设计、仿真、调试的方法。 3、实验所用设备 Logisim2.7.1软件一套。 4、实验内容 （1）四位乘法器设计 四位乘法器Mul4 4实现两个无符号的4位二进制数的乘法运算，其结构框图如图3-1所示。设被乘数为b(3:0)，乘数为a(3:0)，乘积需要8位二进制数表示，乘积为p(7:0)。 图3-1 四位乘法器结构框图 四位乘法器运算可以用4个相同的模块串接而成，其内部结构如图3-2所示。每个模块均包含一个加法器、一个2选1多路选择器和一个移位器shl。 图3-2中数据通路上的数据位宽都为8，确保两个4位二进制数的乘积不会发生溢出。shl是左移一位的操作，在这里可以不用逻辑器件来实现，而仅通过数据连线的改变（两个分线器错位相连接）就可实现。

a(0)a(1)a(2)a(3) 图3-2 四位乘法器内部结构 （2）32 4乘法器设计 32 4乘法器Mul32 4实现一个无符号的32位二进制数和一个无符号的4位二进制数的乘法运算，其结构框图如图3-3所示。设被乘数为b(31:0)，乘数为a(3:0)，乘积也用32位二进制数表示，乘积为p(31:0)。这里，要求乘积p能用32位二进制数表示，且不会发生溢出。 图3-3 32 4乘法器结构框图 在四位乘法器Mul4 4上进行改进，将数据通路上的数据位宽都改为32位，即可实现Mul32 4。 （3）32 32乘法器设计 32 32乘法器Mul32 32实现两个无符号的32位二进制数的乘法运算，其结构框图如图3-4所示。设被乘数为b(31:0)，乘数为a(31:0)，乘积也用32位二进制数表示，乘积为p(31:0)。这里，要求乘积p能用32位二进制数表示，且不会发生溢出。 图3-4 32 32乘法器结构框图 用32 4乘法器Mul32 4作为基本部件，实现32 32乘法器Mul32 32。 设被乘数为b(31:0)=(b31b30b29b28···b15b14b13b12···b4b3b2b1b0)2 乘数为a(31:0)=(a31a30a29a28···a15a14a13a12···a3a2a1a0)2 =(a31a30a29a28)2 228+···+ ( a15a14a13a12)2 212+···+ (a3a2a1a0)2 20

实验六 组合逻辑电路的设计与测试

实验六组合逻辑电路的设计与测试 1．实验目的 (1)掌握组合逻辑电路的设计方法； (2)熟悉基本门电路的使用方法。 (3)通过实验，论证所设计的组合逻辑电路的正确性。 2．实验设备与器材 1)数字逻辑电路实验箱，2)万用表，3)集成芯片74LS00二片。 3．预习要求 (1)熟悉组合逻辑电路的设计方法； (2)根据具体实验任务，进行实验电路的设计，写出设计过程，并根据给定的标准器件画出逻辑电路图，准备实验； (3)使用器件的各管脚排列及使用方法。 4．实验原理 数字电路中，就其结构和工作原理而言可分为两大类，即组合逻辑电路和时序逻辑电路。组合逻辑电路输出状态只决定于同一时刻的各输入状态的组合，与先前状态无关，它的基本单元一般是逻辑门；时序逻辑电路输出状态不仅与输入变量的状态有关，而且还与系统原先的状态有关，它的基本单元一般是触发器。 (1)组合电路是最常用的逻辑电路，可以用一些常用的门电路来组合完成具有其他功能的门电路。设计组合逻辑电路的一般步骤是： 1)根据逻辑要求，列出真值表； 2)从真值表中写出逻辑表达式； 3)化简逻辑表达式至最简，并选用适当的器件； 4)根据选用的器件，画出逻辑电路图。 逻辑化简是组合逻辑设计的关键步骤之一。为了使电路结构简单和使用器件较少，往往要求逻辑表达式尽可能化简。由于实际使用时要考虑电路的工作速度和稳定可靠等因素，在较复杂的电路中，还要求逻辑清晰易懂，所以最简设计不一定是最佳的。但一般来说，在保证速度、稳定可靠与逻辑清楚的前提下，尽量使用最少的器件，以降低成本。 (2)与非门74LS00芯片介绍 与非门74LS00一块芯片内含有4个互相独立的与非门，每个与非门有二个输入端。其逻辑表达式为Y=AB，逻辑符号及引脚排列如图6-1(a)、(b)所示。 (a)逻辑符号(b)引脚排列 图6-1 74LS20逻辑符号及引脚排列 (3)异或运算的逻辑功能 当某种逻辑关系满足：输入相同输出为“0”，输入相异输出为“1”，这种逻辑关系称为“异或”逻辑关系。 (4)半加器的逻辑功能 在加法运算中，只考虑两个加数本身相加，不考虑由低位来的进位，这种加法器称为半加器。 5．实验内容 (1)用1片74LS00与非门芯片设计实现两输入变量异或运算的异或门电路 要求：设计逻辑电路，按设计电路连接后，接通电源，验证运算逻辑。输入端接逻辑开关输出插口，以提供“0”与“1”电平信号，开关向上，输出逻辑“1”，向下为逻辑“0”；电路的输出端接由LED发光二极管组成的0-1指示器的显示插口，LED亮红色为逻辑“1”，亮绿色为逻辑“0”。接线后检查无误，通电，用万用表直流电压20V档测量输入、输出的对地电压，并观察输出的LED颜色，填入表6-1。

逻辑门电路实验报告(精)

HUBEI NORMAL UNIVERSITY 电工电子实验报告 电路设计与仿真—Multisim 课程名称 逻辑门电路 实验名称 2009112030406 陈子明 学号姓名 电子信息工程 专业名称 物理与电子科学学院 所在院系 分数

实验逻辑门电路 一、实验目的 1、学习分析基本的逻辑门电路的工作原理； 2、学习各种常用时序电路的功能； 3、了解一些常用的集成芯片； 4、学会用仿真来验证各种数字电路的功能和设计自己的电路。 二、实验环境 Multisim 8 三、实验内容 1、与门电路 按图连接好电路，将开关分别掷向高低电平，组合出（0,0）（1，0）（0,1）（1，1）状态，通过电压表的示数，看到与门的输出状况，验证表中与门的功能： 结果：（0,0）

（0,1） （1,0） （1，1） 2、半加器 （1）输入/输出的真值表

输入输出 A B S(本位和（进位 数）0000 0110 1010 1101 半加器测试电路： 逻辑表达式：S= B+A=A B；=AB。 3、全加器 （1）输入输出的真值表 输入输出

A B (低位进 位S（本位 和） （进位 数） 0 0 0 0 0 00110 01010 01101 10010 10101 11001 11111（2）逻辑表达式：S=i-1；C i=AB+C i-1（A B） （3）全加器测试电路：

4、比较器 （1）真值表 A B Y1(A>B Y2(A Y3(A=B 0 0 0 0 1 0 1 0 1 0 1 0 1 0 0 1 1 0 0 1 （2）逻辑表达式： Y1=A;Y2=B;Y3=A B。 （3）搭接电路图，如图： 1位二进制数比较器测试电路与结果：

数字逻辑实验报告

. 武汉理工大学

2017 年月日 实验一：一位全加器 实验目的： 1. 掌握组合逻辑电路的设计方法； 2. 熟悉Vivado2014 集成开发环境和Verilog 编程语言； 3. 掌握1 位全加器电路的设计与实现。 试验工具： 1.Basys3 FPGA 开发板 2.Vivado2014 集成开发环境和Verilog 编程语言。 实验原理： Ci+A+B={Co，S} 全加器真表

全加器逻辑表达式 S=A○+B○+Ci Co=A.B+ (A○+B).Ci 全加器电路图 实验步骤： (一)新建工程： 1、打开 Vivado 2014.2 开发工具，可通过桌面快捷方式或开始菜单中 Xilinx Design Tools->Vivado 2014.2 下的 Vivado 2014.2 打开软件； 2、单击上述界面中 Create New Project 图标，弹出新建工程向导。 3、输入工程名称、选择工程存储路径，并勾选Create project subdirectory选项，为工程在指 定存储路径下建立独立的文件夹。设置完成后，点击Next。注意：工程名称和存储路径中不能出现中文和空格，建议工程名称以字母、数字、下划线来组成 4、选择RTL Project一项，并勾选Do not specify sources at this time，为了跳过在新建工 程的过程中添加设计源文件。 5、根据使用的FPGA开发平台，选择对应的FPGA目标器件。（在本手册中，以Xilinx大学计 划开发板Digilent Basys3 为例，FPGA 采用Artix-7 XC7A35T-1CPG236-C 的器件，即Family 和Subfamily 均为Artix-7，封装形式（Package）为CPG236，速度等级（Speed grade）为-1，温度等级（Temp Grade）为C）。点击Next。 6、确认相关信息与设计所用的的FPGA 器件信息是否一致，一致请点击Finish，不一致，请返 回上一步修改。 7、得到如下的空白Vivado 工程界面，完成空白工程新建。

组合逻辑电路实验

实验一基本门电路的功能和特性及组合逻辑电路实验（2学时） 实验目的及要求：掌握常用的集成门电路的逻辑功能与特性；掌握各种门电路的逻辑符号；了解集成电路的外引线排列及其使用方法；学习组合逻辑电路的设计及测试方法。 实验题目：部分TTL门电路逻辑功能验证及组合逻辑电路设计之全加器或全减器。 实验二数值比较器、数据选择器（3学时） 实验目的及要求：掌握数值比较器和数据选择器的逻辑功能；学习组合逻辑电路的设计及测试方法。用7486和7400、7404搭出一位数值比较器，画出其设计逻辑电路图，并验证它的运算；用74153选择器实现多数据表决器，要求3个输入中有2个或3个为1时，输出Y为高电平，否则Y为低电平。画出电路图并简述实现原理。用7400、7404、7432实现该多数表决器。 实验题目：组合逻辑电路设计之数值比较器和数据选择器 实验三计数器的应用（3学时） 实验目的及要求：掌握集成二进制同步计数器74161的逻辑功能；掌握任意进制计数器的构成方法；学习时序逻辑电路的设计及测试方法。用74161搭建一个60进制计数器电路，并将结果输出到7段数码管显示出来，画出其设计逻辑电路图并验证它的功能。 实验题目：时序逻辑电路设计之计数器的应用 74LS00: QUAD 2-INPUT NAND GATE

74LS04: HEX INVERTER 74LS32:Quad 2-Input OR Gates

74LS74: Dual Positive-Edge-Triggered D Flip-Flops with Preset, Clear and Complementary Outputs 74LS153: Dual 4-Input Multiplexer with common select inputs and individual enable inputs 74LS161: Synchronous 4-Bit Binary Counters

数电实验报告 实验二 组合逻辑电路的设计

实验二组合逻辑电路的设计 一、实验目的 1.掌握组合逻辑电路的设计方法及功能测试方法。 2.熟悉组合电路的特点。 二、实验仪器及材料 a) TDS-4数电实验箱、双踪示波器、数字万用表。 b) 参考元件：74LS86、74LS00。 三、预习要求及思考题 1．预习要求： 1）所用中规模集成组件的功能、外部引线排列及使用方法。 2) 组合逻辑电路的功能特点和结构特点. 3) 中规模集成组件一般分析及设计方法. 4）用multisim软件对实验进行仿真并分析实验是否成功。 2.思考题 在进行组合逻辑电路设计时，什么是最佳设计方案？ 四、实验原理 1．本实验所用到的集成电路的引脚功能图见附录 2.用集成电路进行组合逻辑电路设计的一般步骤是： 1）根据设计要求，定义输入逻辑变量和输出逻辑变量，然后列出真值表； 2）利用卡络图或公式法得出最简逻辑表达式，并根据设计要求所指定的门电路或选定的门电路，将最简逻辑表达式变换为与所指定门电路相应的形式； 3）画出逻辑图； 4）用逻辑门或组件构成实际电路，最后测试验证其逻辑功能。 五、实验内容 1．用四2输入异或门（74LS86）和四2输入与非门（74LS00）设计一个一位全加器。 1）列出真值表,如下表2-1。其中A i、B i、C i分别为一个加数、另一个加数、低位向本位的进位；S i、C i+1分别为本位和、本位向高位的进位。 2）由表2-1全加器真值表写出函数表达式。

3）将上面两逻辑表达式转换为能用四2输入异或门（74LS86）和四2输入与非门（74LS00）实现的表达式。 4）画出逻辑电路图如图2-1，并在图中标明芯片引脚号。按图选择需要的集成块及门电路连线，将A i、B i、C i接逻辑开关，输出Si、Ci+1接发光二极管。改变输入信 号的状态验证真值表。 2.在一个射击游戏中，每人可打三枪，一枪打鸟(A)，一枪打鸡（B），一枪打兔子（C）。 规则是：打中两枪并且其中有一枪必须是打中鸟者得奖（Z）。试用与非门设计判断得奖的电路。（请按照设计步骤独立完成之） 五、实验报告要求： 1．画出实验电路连线示意图，整理实验数据，分析实验结果与理论值是否相等。 2．设计判断得奖电路时需写出真值表及得到相应输出表达式以及逻辑电路图。 3．总结中规模集成电路的使用方法及功能。

数字逻辑实验报告。编码器

数字逻辑实验实验报告 脚分配、1）分析输入、输出，列出方程。根据方程和IP 核库判断需要使用的门电路以及个数。 2）创建新的工程，加载需要使用的IP 核。 3）创建BD 设计文件，添加你所需要的IP 核，进行端口设置和连线操作。 4）完成原理图设计后，生成顶层文件（Generate Output Products）和HDL 代码文件（Create HDL Wrapper）。 5）配置管脚约束（I/O PLANNING），为输入指定相应的拨码开关，为输出指定相应的led 灯显示。

6）综合、实现、生成bitstream。 7）仿真验证，依据真值表，在实验板验证试验结果。

实验报告说明 数字逻辑课程组 实验名称列入实验指导书相应的实验题目。 实验目的目的要明确，要抓住重点，可以从理论和实践两个方面考虑。可参考实验指导书的内容。在理论上，验证所学章节相关的真值表、逻辑表达式或逻辑图的实际应用，以使实验者获得深刻和系统的理解，在实践上，掌握使用软件平台及设计的技能技巧。一般需说明是验证型实验还是设计型实验，是创新型实验还是综合型实验。 实验环境实验用的软硬件环境（配置）。 实验内容（含电路原理图/Verilog程序、管脚分配、仿真结果等；扩展内容也列入本栏）这是实验报告极其重要的内容。这部分要写明经过哪几个步骤。可画出流程图，再配以相应的文字说明，这样既可以节省许多文字说明，又能使实验报告简明扼要，清楚明白。 实验结果分析数字逻辑的设计与实验结果的显示是否吻合，如出现异常，如何修正并得到正确的结果。 实验方案的缺陷及改进意见在实验过程中发现的问题，个人对问题的改进意见。 心得体会、问题讨论对本次实验的体会、思考和建议。

实验一组合逻辑电路设计

实验一 组合逻辑电路的设计 一、实验目的： 1、 掌握组合逻辑电路的设计方法。 2、 掌握组合逻辑电路的静态测试方法。 3、 加深FPGA 设计的过程，并比较原理图输入和文本输入的优劣。 4、 理解“毛刺”产生的原因及如何消除其影响。 5、 理解组合逻辑电路的特点。 二、实验的硬件要求： 1、 EDA/SOPC 实验箱。 2、 计算机。 三、实验原理 1、组合逻辑电路的定义 数字逻辑电路可分为两类：组合逻辑电路和时序逻辑电路。组合逻辑电路中不包含记忆单元（触发器、锁存器等），主要由逻辑门电路构成，电路在任何时刻的输出只和当前时刻的输入有关，而与以前的输入无关。时序电路则是指包含了记忆单元的逻辑电路，其输出不仅跟当前电路的输入有关，还和输入信号作用前电路的状态有关。 通常组合逻辑电路可以用图1.1所示结构来描述。其中，X0、X1、…、Xn 为输入信号， L0、L1、…、Lm 为输出信号。输入和输出之间的逻辑函数关系可用式1.1表示： 2、组合逻辑电路的设计方法 组合逻辑电路的设计任务是根据给定的逻辑功能，求出可实现该逻辑功能的最合理组 合电路。理解组合逻辑电路的设计概念应该分两个层次：（1）设计的电路在功能上是完整的，能够满足所有设计要求；（2）考虑到成本和设计复杂度，设计的电路应该是最简单的，设计最优化是设计人员必须努力达到的目标。 在设计组合逻辑电路时，首先需要对实际问题进行逻辑抽象，列出真值表，建立起逻辑模型；然后利用代数法或卡诺图法简化逻辑函数，找到最简或最合理的函数表达式；根据简化的逻辑函数画出逻辑图，并验证电路的功能完整性。设计过程中还应该考虑到一些实际的工程问题，如被选门电路的驱动能力、扇出系数是否足够，信号传递延时是否合乎要求等。组合电路的基本设计步骤可用图1.2来表示。 3、组合逻辑电路的特点及设计时的注意事项 ①组合逻辑电路的输出具有立即性，即输入发生变化时，输出立即变化。（实际电路中 图 1.1 组合逻辑电路框图 L0=F0(X0,X1,···Xn) · · · Lm=F0(X0,X1,···Xn) （1.1） 图 1.2 组合电路设计步骤示意图图

时序逻辑电路实验报告

时序逻辑电路实验报告 一、实验目的 1. 加深理解时序逻辑电路的工作原理。 2. 掌握时序逻辑电路的设计方法。 3. 掌握时序逻辑电路的功能测试方法。 二、实验环境 1、PC机 2、Multisim软件工具 三、实验任务及要求 1、设计要求： 要求设计一个计数器完成1→3→5→7→9→0→2→4→6→8→1→…的循环计数（设初值为1），并用一个数码管显示计数值（时钟脉冲频率为约1Hz）。 2、实验内容： （1）按要求完成上述电路的功能。 （2）验证其功能是否正确。 四、实验设计说明（简述所用器件的逻辑功能，详细说明电路的设计思路和过程） 首先根据题目要求（即要完成1到9的奇数循环然后再0到8的偶数循环）画出真值表，如下图。画出真值表后，根据真值表画出各次态对应的卡诺图，如下图。然后通过化简卡诺图，得到对应的次态的状态方 程；

然后开始选择想要用于实现的该电路的器件，由于老师上课时所用的例题是用jk触发器完成的，我觉得蛮不错的，也就选择了同款的jk触发器；选好器件之后，根据状态方程列出jk触发器的驱动方程。然后根据驱动方程连接好线路图，为了连接方便，我也在纸上预先画好了连接图，以方便照着连接。接下来的工作就是在multisim上根据画好的草图连接器件了，然后再接上需要的显示电路，即可完成。

五、实验电路（画出完整的逻辑电路图和器件接线图）

六、总结调试过程所遇到的问题及解决方法，实验体会 1、设计过程中遇到过哪些问题？是如何解决的？ 在设计过程中最大的问题还是忘记设计的步骤吧，因为老师是提前将实验内容已经例题讲解给我们听的，而我开始实验与上课的时间相隔了不短的时间，导致上课记下来的设计步骤忘得七七八八，不过好在是在腾讯课堂上得网课，有回放，看着回放跟着老师的思路走一遍后，问题也就迎刃而解了，后面的设计也就是将思路步骤走一遍而已，没再遇到什么困难。 2、通过此次时序逻辑电路实验，你对时序逻辑电路的设计是否有更清楚的认识？若没有，请分析原因；若有，请说明在哪些方面更加清楚。 通过这次时序逻辑电路实验，我最大的感触就是实验设计的思路与步骤一定要清晰，思路与步骤的清晰与否真的是造成实验设计是否困难的最重要的因素。清晰的话，做起实验来如同顺水推舟，毫不费力，不清晰的话则如入泥潭，寸步难行。

组合逻辑电路实验报告.docx

篇一：培养基的制备与灭菌实验报告 陕西师范大学远程教育学院 生物学实验报告 报告题目培养基的制备与灭菌 姓名刘伟 学号 专业生物科学 批次/层次 指导教师 学习中心培养基的制备与灭菌 一、目的要求 1.掌握微生物实验室常用玻璃器皿的清洗及包扎方法。 2.掌握培养基的配置原则和方法。 3.掌握高压蒸汽灭菌的操作方法和注意事项。 二、基本原理 牛肉膏蛋白胨培养基： 是一种应用最广泛和最普通的细菌基础培养基，有时又称为普通培养基。由于这种培养基中含有一 般细胞生长繁殖所需要的最基本的营养物质，所以可供细菌生长繁殖之用。 高压蒸汽灭菌： 主要是通过升温使蛋白质变性从而达到杀死微生物的效果。将灭菌的物品放在一个密闭和加压的灭 菌锅内，通过加热，使灭菌锅内水沸腾而产生蒸汽。待蒸汽将锅内冷空气从排气阀中趋尽，关闭排 气阀继续加热。此时蒸汽不溢出，压力增大，沸点升高，获得高于100℃的温度导致菌体蛋白凝固 变性，而达到灭菌的目的。 三、实验材料 1.药品：牛肉膏、蛋白胨、nacl、琼脂、1mol/l的naoh和hcl溶液。 2.仪器及玻璃器皿：天平、高压蒸汽灭菌锅、移液管、试管、烧杯、量筒、三 角瓶、培养皿、玻璃漏斗等。 3.其他物品：药匙、称量纸、ph试纸、记号笔、棉花等。 四、操作步骤 （一）玻璃器皿的洗涤和包装 1．玻璃器皿的洗涤 玻璃器皿在使用前必须洗刷干净。将三角瓶、试管、培养皿、量筒等浸入含有洗涤剂的水中．用毛 刷刷洗，然后用自来水及蒸馏水冲净。移液管先用含有洗涤剂的水浸泡，再用自来水及蒸馏水冲洗。洗刷干净的玻璃器皿置于烘箱中烘干后备用。 2．灭菌前玻璃器皿的包装 （1）培养皿的包扎：培养皿由一盖一底组成一套，可用报纸将几套培养皿包

华中科技大学数字逻辑实验报告

华中科技大学数字逻辑实验报告 姓名: 专业班级: 学号: 指导老师： 完成时间：

实验一：组合逻辑电路的设计 一、实验目的： 1．掌握组合逻辑电路的功能测试。 2．验证半加器和全加器的逻辑功能 3．学会二进制的运算规律。 二、实验所用组件： 二输入四与门74LS08,二输入四与非门74LS00,二输入四异或门74LS86,六门反向器74LS04芯片，三输入三与非门74L10，电线若干。 三、实验内容： 内容A：全加全减器。 实验要求： 一位全加/全减法器，如图所示： 电路做加法还是做减法运算是由M决定的，当M=0做加法，M=1做减法。当作为全加法起时输入A.B和Cin分别为加数，被加数和低位来的进位，S和数，Co位向上位的进位。当作为全减法器时输入信号A,B和Cin分别为被减数，减数和低位来的借位，S为差，Co为向上的借位。 实验步骤： 1．根据功能写出输入/输出观察表：

2． 3．做出卡诺图，确定输出和激励的函数表达式：

4．根据逻辑表达式作出电路的平面图： 5．检查导线以及芯片是否完好无损坏，根据平面图和逻辑表达式连接电路。 实验结果： 电路连接好后，经检测成功实现了一位全加/全减法器的功能。 内容B：舍入与检测电路的设计： 试验要求： 用所给定的集合电路组件设计一个多输出逻辑电路，该电路的输入为8421码，F1为“四

舍五入”输出信号，F2为奇偶检测输出信号。当电路检测到输入的代码大宇或等于（5）10时，电路的输出F1=1；其他情况F1=0。当输入代码中含1的个数为奇数时，电路的输出F2=1，其他情况F2=0。该电路的框图如下所示： （1）按照所设计的电路图接线，注意将电路的输入端接试验台的开关，通过拨动开关输入8421代码，电路输入按至试验台显示灯。 （2）每输入一个代码后观察显示灯，并将结果记录在输入/输出观察表中。 实验步骤 1．按照所给定的实验要求填写出F1，F2理论上的真值表。 2．根据真值表给出F1和F2的卡诺图。

组合逻辑电路设计实验报告

组合逻辑电路设计实验报告 1.实验题目 组合电路逻辑设计一： ①用卡诺图设计8421码转换为格雷码的转换电路。 ②用74LS197产生连续的8421码，并接入转换电路。 ③记录输入输出所有信号的波形。 组合电路逻辑设计二： ①用卡诺图设计BCD码转换为显示七段码的转换电路。 ②用74LS197产生连续的8421码，并接入转换电路。 ③把转换后的七段码送入共阴极数码管，记录显示的效果。 2.实验目的 （1）学习熟练运用卡诺图由真值表化简得出表达式 （2）熟悉了解74LS197元件的性质及其使用 3.程序设计 格雷码转化： 真值表如下：

卡诺图： 1 010100D D D D D D G ⊕=+= 2 121211D D D D D D G ⊕=+=

3232322D D D D D D G ⊕=+= 33D G = 电路原理图如下： 七段码显示： 真值表如下： 卡诺图：

2031020231a D D D D D D D D D D S ⊕++=+++= 10210102b D D D D D D D D S ⊕+=++= 201c D D D S ++= 2020101213d D D D D D D D D D D S ++++= 2001e D D D D S +=

2021013f D D D D D D D S +++= 2101213g D D D D D D D S +++= 01213g D D D D D S +⊕+= 电路原理图如下：

4.程序运行与测试 格雷码转化： 逻辑分析仪显示波形：

实验五时序逻辑电路实验报告

实验五时序逻辑电路（计数器和寄存器）-实验报告一、实验目的 1掌握同步计数器设计方法与测试方法。 2 ?掌握常用中规模集成计数器的逻辑功能和使用方法。 二、实验设备 设备：THHD-2型数字电子计数实验箱、示波器、信号源 器件：74LS163、74LS00、74LS20 等。 三、实验原理和实验电路 1计数器 计数器不仅可用来计数，也可用于分频、定时和数字运算。在实际工程应用中，一般很少使用小规模的触发器组成计数器，而是直接选用中规模集成计数器。 2. （1）四位二进制（十六进制）计数器74LS161 （74LS163） 74LS161是同步置数、异步清零的4位二进制加法计数器，其功能表见表。 74LS163是同步置数、同步清零的4位二进制加法计数器。除清零为同步外，其他功能与74LS161相同。二者的外部引脚图也相同，如图所示。 3.集成计数器的应用一一实现任意M进制计数器

Eft CR IK rh th Ih ET 7-I1A C1M /( 制扭环计数 同步清零法器 同步置数法 般情况任意M 进制计数器的结构分为 3类，第一类是由触发器构成的简单计数器。 第 二类是 由集成二进制计数器构成计数器。第三类是由移位寄存器构成的移位寄存型计数器。 第一类，可利用时序逻辑电路的设计方法步骤进行设计。 第二类，当计数器的模 M 较小时用 一片集成计数器即可以实现，当 M 较大时，可通过多片计数器级联实现。两种实现方法：反 馈置数法和反馈清零法。第三类，是由移位寄存器构成的移位寄存型计数器。 4?实验电路： 十进制计数器 1

图74LS161 (74LS163)外部引脚图 四、实验内容及步骤 1 .集成计数器实验 （1）按电路原理图使用中规模集成计数器74LS163和与非门74LS00,连接成一个同步置数或同步清零十进制计数器，并将输出连接至数码管或发光二极管。然后使用单次脉冲作为触发输入，观察数码管或发光二极管的变化，记录得到电路计数过程和状态的转换规律。 （2）根据电路图，首先用D触发器74LS7474构成一个不能自启的六进制扭环形计数器，同样将输出连接至数码管或发光二极管。然后使用单次脉冲作为触发输入，观察数码管或发光二 极管的变化，记录得到电路计数过程和状态的转换规律。注意观察电路是否能自启，若不能自启，则将电路置位有效状态。接下来再用D触发器74LS7474构成一个能自启的六进制扭环 形计数器，重复上述操作。 2?分频实验 依据实验原理图用74LS163及74LS00组成一个具有方波输出的六分频电路。选择适当时钟输入方式及频率（CP接连续波脉冲），用双踪示波器观察并记录时钟与分频输出信号的时序波形。 五、实验结果及数据分析 1 .集成计数实验同步清零和同步置数的十进制加一计数器状态转换过程分别如下所示: 0000 ： 0001 ： 0010 ： 0011 ； 0100 爲00*卄庇爲爲卄yh 六进制扭环形计数器的状态转换过程如下:

组合逻辑电路-实验报告

电子通信与软件工程系2013-2014学年第2学期 《数字电路与逻辑设计实验》实验报告 --------------------------------------------------------------------------------------------------------------------- 班级：姓名：学号：成绩： 同组成员：姓名：学号： --------------------------------------------------------------------------------------------------------------------- 一、实验名称：组合逻辑电路（半加器全加器及逻辑运算） 二、实验目的：1、掌握组合逻辑电路的功能调试 2、验证半加器和全加器的逻辑功能。 3、学会二进制数的运算规律。 三、实验内容： 1．组合逻辑电路功能测试。 （1）．用2片74LS00组成图所示逻辑电路。为便于接线和检查．在图中要注明芯片编号及各引脚对应的编号。 （2）．图中A、B、C接电平开关，YI，Y2接发光管电平显示． （3）。按表4。1要求，改变A、B、C的状态填表并写出Y1，Y2逻辑表达式． （4）．将运算结果与实验比较．

2．测试用异或门（74LS86）和与非门组成的半加器的逻辑功能．根据半加器的逻辑表达式可知．半加器Y是A、B的异或，而进位Z是A、B相与，故半加器可用一个集成异或门和二个与非门组成如图． （1）．在学习机上用异或门和与门接成以上电路．接电平开关S．Y、Z接电平显示．（2）．按表4．2要求改变A、B状态，填表． 3．测试全加器的逻辑功能。 （1）．写出图4．3电路的逻辑表达式。 （2）．根据逻辑表达式列真值表． （3）．根据真值表画逻辑函数S i 、Ci的卡诺图． （4）．填写表4．3各点状态 （5）．按原理图选择与非门并接线进行测试，将测试结果记入表4．4，并与上表进行比较看逻辑功能是否一致．