FPGA的配置引脚说明

FPGA是基于SRAM编程的，编程信息在系统掉电时会丢失，每次上电时，都需要从器件外部的FLASH或EEPROM中存储的编程数据重现写入内部的SRAM中。FPGA在线加载需要有CPU的帮助，并且在加载前CPU已经启动并工作。

FPGA的加载模式主要有以下几种：

1).PS模式(Passive Serial Configuration Mode)，即被动串行加载模式。

PS模式适合于逻辑规模小，对加载速度要求不高的FPGA加载场合。在此模式下，加载所需的配置时钟信号CCLK由FPGA外部时钟源或外部控制信号提供。另外，PS加载模式需要外部微控制器的支持。

2).AS模式(Active Serial Configuration Mode)，即主动串行加载模式。

在AS模式下，FPGA主动从外部存储设备中读取逻辑信息来为自己进行配置，此模式的配置时钟信号CCLK由FPGA内部提供。

3).PP模式(Passive Parallel Configuration Mode)，即被动并行加载模式。

此模式适合于逻辑规模较大，对加载速度要求较高的FPGA加载场合。PP 模式下，外部设备通过8bit并行数据线对FPGA进行逻辑加载，CCLK信号由外部提供。

4).BS模式(Boundary Scan Configuration Mode)，即边界扫描加载模式。

也就是我们通常所说的JTAG加载模式。所有的FPGA芯片都有三个或四个加载模式配置管脚，通过配置MESL[0..3]来选取不同的加载模式。首先来介绍下PS加载模式，各个厂商FPGA产品的PS加载端口定义存在一些差异，下面就对目前主流的三个FPGA厂商Altera, Xilinx,Lattice的PS加载方式进行一一介绍。Altera公司的FPGA产品PS加载接口如下图所示。

1).CONFIG_DONE：

加载完成指示输出信号，I/O接口，高有效，实际使用中通过4.7K电阻上拉到VCC，使其默认状态为高电平，表示芯片已加载完毕，当FPGA正在加载时，会将其驱动为低电平。

2).nSTATUS：

芯片复位完成状态信号，I/O接口，低有效，为低时表示可以接收来自外部的加载数据。实际使用中通过4.7K电阻上拉到VCC，使其默认状态为高，表示不接收加载数据。

3).nCE：

芯片使能管脚，输入信号，低有效，表示芯片被使能。当nCE为高电平时，芯片为去使能状态，禁止对芯片进行任何操作。对于单FPGA芯片单板，nCE 直接接GND即可，而对于多FPGA芯片单板，第一片芯片的nCE接GND，下一芯片的nCE接上一芯片的nCEO。

4).nCEO：

使能输出信号，当芯片加载完成时，该管脚输出为低电平，未加载完成时输出为高电平。对于单FPGA芯片单板，nCEO悬空，对于多FPGA芯片单板，nCEO 接下一芯片的nCE。

5).nCONFIG：

启动加载输入信号，低电平时表示外部要求FPGA需要重新加载，复位FPGA 芯片，清空芯片中现有数据。实际使用中该管脚通过4.7K电阻上拉到VCC，使其默认状态为高。

6).DCLK：

加载数据参考时钟。PS模式下为输入，AS模式下为输出。

7).DATA0：

加载数据输入，输入信号。

8).MSEL[0:3]：

加载模式配置管脚。控制加载模式。

上图为利用CPU扩展I/O端口对多片FPGA进行PS加载的硬件连接实例。CPU可以利用自己的I/O端口来对FPGA进行直接加载，不过，由于CPU的I/O 端口有限，在大多数情况下，都是利用扩展I/O端口，扩展器件可以是CPLD或FPGA，不过在大多数情况下都是CPLD。上图为同步加载方案，两片FPGA的nCE管脚都接GND，所以两片FPGA的加载操作会同时开始和结束，此种设计方案适用于两片FPGA来自同一个厂家，并且逻辑数据相同。如果两片FPGA 的逻辑数据不同，则需要采取异步加载模式，如下图所示。

如上图所示，第一片芯片的nCEO输出管脚与第二片芯片的nCE管脚连接，当第一片芯片加载逻辑时，nCEO输出高电平，将第二片芯片禁止，直到第一片芯片加载完成时，nCEO输出低电平，让第二片芯片使能，然后开始接收加载数据。

FPGA的加载流程

1).CPU的I/O端口或扩展I/O端口将FPGA的nCONFIG [启动加载输入信号]驱动为低，通知FPGA去完成加载前的准备工作(复位芯片，清空FPGA内部数据)。

2).FPGA完成准备工作，将nSTATUS[芯片复位完成状态信号]信号驱动为低，表示准备工作已完成，可以接收加载数据。

3).CPU对FPGA加载逻辑，在此期间，FPGA将CONFIG_DONE[加载完成信号]驱动为低，表示正在加载。

4).加载完成后，FPGA将CONFIG_DONE驱动为高，通知CPU加载已完成。如果加载过程出现错误，需要重新加载的话，FPGA会将CONFIG_DONE保持为低，通知CPU重新加载。

Xilinx公司FPGA产品的逻辑加载端口信号跟Altera公司的有点差别，如下图所示。

1).DONE：加载完成指示信号，I/O信号，OD输出，低有效，使用时需要上拉到VCC，此信号与Altera芯片的CONFIG_DONE信号功能相同。

2).INTI_B：I/O信号，OD输出，在配置模式采样之前，此信号为输入，为低电平时，表示延迟配置。在配置模式采样后，用于指示配置过程中是否有CRC 错误，为低电平时表示有CRC错误。使用时需要上拉到VCC。

3).PROG_B：输入信号，低电平时，异步复位芯片，为接收加载数据作准备。与Altera芯片的nCONFIG信号功能相同。

4).CCLK：I/O信号，JTAG模式外的所有配置模式下的时钟输入。

5).D_IN：输入信号，加载数据输入，与CCLK信号的上升沿同步。

6).D_OUT：输出信号，串行数据输出。当FPGA芯片配置为bypass模式时，D_IN可以直接透传过芯片从D_OUT管脚输出。

Xilinx芯片PS加载的硬件连接方式同Altera芯片的相同，这里就不画了，同样的，Xilinx芯片多片加载时也支持同步和异步两种方式。同步方式下，加载数据分别跟每一片FPGA芯片的D_IN信号连接。异步方式下，前一芯片的

D_OUT接后一芯片的D_IN，等前一芯片加载完毕后，切换到bypass模式，数据直接从D_OUT管脚透传过去给后面一片芯片加载。

Lattice公司的FPGA产品逻辑加载端口跟Xilinx很相似，如下图所示。

CFG是加载模式配置管脚，PROGRAMN是加载控制管脚，输入信号，低电平进入加载状态。DI是加载数据输入管脚，非加载状态下可作为普通I/O端口使用。

下面是Lattice FPGA芯片的PS和AS加载模式混合使用的实例，如下图所示。

如上图所示，左边的FPGA使用AS模式，通过CPU的SPI接口给自己加载逻辑，时钟信号CCLK由左边的FPGA提供，等左边的FPGA加载完成后，它会作为主控制器给右边的FPGA加载，此时的加载方式为PS模式。CPU通过I/O 口与两片FPGA的PROGRAMN管脚相连，可以控制加载的先后顺序。

PP加载模式

Altera芯片的并行加载端口与串行加载差不多，只是数据宽度由1位增加到8位。

Xilinx芯片的并行加载端口与串行加载端口相比，多出如下信号线：

1).数据宽度由1位增加到8位；

2).DOUT_BUSY：回读数据Ready指示信号。

3).CS_B：芯片加载选择管脚，低有效；

4).RPWD_B：读写控制信号，低电平为写，高电平为读。

Lattice芯片的并行加载端口与串行加载端口相比，多处如下信号线：

1).CSN/CS1N：加载启动信号，CSN或CS1N为高时，D[7:0]和BUSY变为高；CSN和CS1N同为高时，flow_through和bypass寄存器将被复位；CSN和CS1N同为低时，FPGA进入加载状态。

2).WRITEN：读写控制信号，低电平时表示写，高电平时表示读。

3).BUSY：三态输出，BUSY＝0时，表示已准备好接收D[0:7]或送出D[0:7]；为高电平时表示忙碌。

4).CSON：当flow_through使能时，当第一个FPGA芯片加载完成后，CSON 将输出低电平，使第二个FPGA进入加载状态。此信号可连接下一片芯片的CSN, CS1N

fpga中各引脚的功能

分配fpga管脚时该怎么选择，引脚有什么属性需要考虑，quartus2中引脚有几个属性：Reserved，Group，I/O Bank,Vref Group,I/O standard( 3.3-V LVTTL(default) )分别是什么意思，要怎么设置？ 谢谢Totag 的回答，你看我的理解对不对：IO standard是根据你所要输入的电平来设置，Group是根据所分配的信号端口自动确定，而每个引脚的IO Bank 本身已经确定！ 另外，分配的引脚所属的IO Bank不同有关系吗？引脚的分配除了要考虑专用引脚和用户引脚的区别外，还要考虑什么因素？ 首先说IO standard：这个是用于支持对应不同的电平标准。FPGA IO口的电压由IO bank上的VCC引入。一个bank上引入3.3V TTL电平，那么此时整个bank上输出3.3V的TTL电平。设置这个第一是为了和current strength一起计算功率。第二个是用于在IO口上加载正确的上拉/下拉电阻。只要你设置完成，Quartus会按照你的电平标准自动布线。 第二是IO Bank：你在quartus pin planner 的top view下右键然后点击show IO banks，这个时候就会看到FPGA的管脚被几种颜色划分开了。一种颜色下的IO 口代表一组bank。你在吧管脚的location约束完成以后。IO Bank会自动填充完毕的。 第三是Group：Group就是你所输出的信号的名字啦。比如你有一组信号叫cnt。你对cnt的某一根赋值，那么。。这里的Group会自动填充为cnt 。 第四是Reserved：这个是对管脚内部的IO逻辑进行约束的，你在下面可以看到一些值。介绍几个吧。bidrectional：双向，tri-state:三态等等。这个约束的是FPGA 在IO端的输入输出区域的逻辑。比如你选择tri-state。那么这个时候，在你IO 口前部的IO区，quartus会自动给你生成一个三态门。 第五个是Vref Group：这个Group是bank内部的细分区域，因为一个bank可能多达60个脚。为了快速定位，你可以利用这个vref group来找到某个管脚。（这个是非修改属性）无法修改。 你的理解是正确的，另外，跨越IO bank的信号没有问题。只是注意跨bank的电平是否一致即可。对于跨IO bank的延迟对于FPGA而言没有多少延迟。 管脚分配呢，你可以看一下quartus里面pin planner内部那张top view对于每个管脚的说明。大多数管脚是可以当做普通IO使用的。只是有些特殊要求的时候。只可以使用对应的IO，比如差分输入，高时钟输入等等。这个是要参照对应器件的IO 手册来决定的。而且对应的设计大多数的器件生产商都会给出参考设计。里面包括了IO的设计，pcb的设计以及内部程序端口的约束。所以具体问题具体分析。

FPGA学习笔记之引脚分配

2016/2/10 笔记一：分配引脚的四种方法：（Quartus II (64-bit)） 1、常规方法，利用Pin Planner命令，适用于引脚使用比较少的工程，简洁方便； 2、使用.csv文件进行引脚分配： 步骤一：利用记事本新建一个.csv的格式文件，内容格式如图下图所示，然后保存； 步骤二：选择菜单栏Assignments-->Import Assignment,添加刚才生成的文件路径；

步骤三：点击OK，引脚分配完成。 注意：.csv文件保存路径不要有中文，建议保存在工程文件夹下。 3、使用.qsf文件进行引脚分配： 步骤一：在Quartus II中打开.qsf文件（系统默认生成.qsf文件，默认保存在该工程文件夹下） 步骤二：添加以下格式内容，格式如下图所示； 步骤三：点击保存，引脚分配完成。 4、使用.tcl文件进行引脚分配： 步骤一：生成.tcl文件，选择菜单栏Project-->Generate Tcl File For Project,点击OK,默认保存路径为该工程文件夹； 步骤二：添加以下格式内容，格式和.qsf文件格式一致； 步骤三：选择菜单栏Tool-->Tcl Scripts，选择生成的.tcl文件，点击Run，引脚分配完成。

说明：在实际的应用过程中，我们应该根据工程的子模块个数和引脚的使用多少来选择合适的引脚分配方式，笔者总结了以下几条：（不喜勿喷，还望多多赐教） 1、工程中使用的引脚数为个位数时，并且特别少，建议使用常规方法，利用Pin Planner 命令进行引脚分配； 2、工程中只有一个子模块时，如果引脚众多，尤其使用到数码管显示时，建议使用.tcl 文件进行引脚分配； 如图所示，.tcl文件中标识符和变量名已经给出，只需要输入对应引脚，比较方便。在多子模块的情况下，.tcl文件中没有给出标识符和变量名，这点需要注意。 3、多个子模块，使用引脚众多的情况下，利用.tcl文件、.csv文件和.qsf文件进行引脚分配大同小异，不过个人更喜欢利

Xilinx FPGA 引脚功能详细介绍

ＸｉｌｉｎｘＦＰＧＡ引脚功能详细介绍 注：技术交流用，希望对大家有所帮助。 IO_LXXY_# 用户IO引脚 XX代表某个Bank内唯一的一对引脚，Y=[P|N]代表对上升沿还是下降沿敏感，#代表bank号 2.IO_LXXY_ZZZ_# 多功能引脚 ZZZ代表在用户IO的基本上添加一个或多个以下功能。 Dn：I/O（在readback期间），在selectMAP或者BPI模式下，D[15:0]配置为数据口。在从SelectMAP读反馈期间，如果RDWR_B=1，则这些引脚变成输出口。配置完成后，这些引脚又作为普通用户引脚。 D0_DIN_MISO_MISO1：I，在并口模式（SelectMAP/BPI）下，D0是数据的最低位，在Bit-serial模式下，DIN是信号数据的输入；在SPI模式下，MISO是主输入或者从输出；在SPI*2或者SPI*4模式下，MISO1是SPI总线的第二位。 D1_MISO2，D2_MISO3：I，在并口模式下，D1和D2是数据总线的低位；在SPI*4模式下，MISO2和MISO3是SPI总线的MSBs。 An：O，A[25:0]为BPI模式的地址位。配置完成后，变为用户I/O口。 AW AKE：O，电源保存挂起模式的状态输出引脚。SUSPEND是一个专用引脚，AWAKE 是一个多功能引脚。除非SUSPEND模式被使能，AWAKE被用作用户I/O。 MOSI_CSI_B_MISO0：I/O，在SPI模式下，主输出或者从输入；在SelectMAP模式下，CSI_B是一个低电平有效的片选信号；在SPI*2或者SPI*4的模式下，MISO0是SPI总线的第一位数据。 FCS_B：O，BPI flash 的片选信号。 FOE_B：O，BPI flash的输出使能信号 FWE_B：O，BPI flash 的写使用信号 LDC：O，BPI模式配置期间为低电平 HDC：O，BPI模式配置期间为高电平 CSO_B：O，在并口模式下，工具链片选信号。在SPI模式下，为SPI flsah片选信号。 IRDY1/2,TRDY1/2：O，在PCI设计中，以LogiCORE IP方式使用。 DOUT_BUSY：O，在SelectMAP模式下，BUSY表示设备状态；在位串口模式下，DOUT 提供配置数据流。 RDWR_B_VREF：I，在SelectMAP模式下，这是一个低电平有效的写使能信号；配置完成后，如果需要，ＲＤＷＲ＿Ｂ可以在BANK2中做为Vref。 HSW APEN：I，在配置之后和配置过程中，低电平使用上拉。 INIT_B：双向，开漏，低电平表示配置内存已经被清理；保持低电平，配置被延迟；在配置过程中，低电平表示配置数据错误已经发生；配置完成后，可以用来指示POST_CRC 状态。 SCPn：I，挂起控制引脚SCP[7:0]，用于挂起多引脚唤醒特性。 CMPMOSI，CMPMISO，CMPCLK：N/A，保留。 M0，M1：I，配置模式选择。M0=并口（0）或者串口（1），M1=主机（0）或者从机（1）。 CCLK：I/O，配置时钟，主模式下输出，从模式下输入。 USERCCLK：I，主模式下，可行用户配置时钟。 GCLK：I，这些引脚连接到全局时钟缓存器，在不需要时钟的时候，这些引脚可以作为常规用户引脚。 VREF_#：N/A，这些是输入临界电压引脚。当外部的临界电压不必要时，他可以作为

FPGA入门及Quartus II使用教程(内部资料)

FPGA入门及Quartus II使用教程FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在可编程阵列逻辑PAL(Programmable Array Logic)、门阵列逻辑GAL(Gate Array Logic)等可编程器件的基础上上进一步发展的产物。 可以这样讲，ASIC(Application Specific Integrated Circuit )内部的所有资源，是用积木堆积起来的小房子，可以是一个欧美风情的房子，还可以是一个北京四合院…….而FPGA内部就可以说是一个个小积木，也就是内部有大量的资源提供给我们，根据我们的需求进行内部的设计。并且可以通过软件仿真，我们可以事先验证设计的正确性。 第一章FPGA的基本开发流程 下面我们基于Altera 公司的QuantusII 软件来说明FPGA 的开发流程。 下图是一个典型的基于Quartus II的FPGA开发整体流程框图。

1、建立工程师每个开发过程的开始，Quartus II以工程为单位对设计过程进行管 理。 2、建立顶层图。可以这样理解，顶层图是一个容器，将整个工程的各个模块包 容在里边，编译的时候就将这些模块整合在一起。也可以理解为它是一个大元件，比如一个单片机，内部包含各个模块，编译的时候就是生成一个这样的大元件。 3、采用ALTERA公司提供的LPM功能模块。Quartus软件环境包含了大量的常 用功能模块，比如计数器、累加器、比较器等等。 4、自己建立模块。由于有些设计中现有的模块功能不能满足具体设计的要求， 那就只能自己设计。使用硬件描述语言，当然也可以用原理图的输入方法，可以独立的把它们当成一个工程来设计，并且生成一个模块符号(Symbol)，类似于那些LPM功能模块。这里可以理解为，如果我们需求的滤波器，没有现成的合适的，那我们可以通过LC自己来搭建一个滤波器。 5、将顶层图的各个功能模块连线起来。这个过程类似电路图设计，把各个芯片 连起来，组成电路系统。 6、系统的功能原理图至此已经基本出炉了，下一步就是选择芯片字载体，分配 引脚，设置编译选项等等。 7、编译。这个过程类似软件开发里德编译，但是实际上这个过程比软件的编译 复杂的多，因为它最终要实现硬件里边的物理结构，包含了优化逻辑的组合，综合逻辑以及布线等步骤。 8、编译后会生成2个文件，一个是*.sof文件，一个是*.pof文件，前者可以通过 JTAG方式下载到FPGA内部，可以进行调试，但断电后数据丢失；后者通过AS或者PS方式下载到FPGA的配置芯片里边（EEPROM或者FLASH），重新上电后FPGA会通过配置将数据读出。 9、对于复杂的设计，工程编译好了，我们可以通过Quartus软件或者其他仿真 软件来对设计进行反复仿真和验证，直到满足要求。（主要是时序仿真）。 第二章基于Quartus II的实例 一、建立工程 首先，打开Quartus II软件。

XilinxFPGA引脚功能详细介绍

Xi lin X F PGA 引脚功能详细介绍 注：技术交流用,希望对大家有所帮助。 I O_LXX Y _ # 用户10弓I脚 XX代表某个Bank内唯一得一对引脚，Y=［P|N ］代表对上升沿还就是下降沿敏感，# 代表ban k 号 2. I0_LXXY —Z Z Z_ #多功能引脚 Z ZZ代表在用户10得基本上添加一个或多个以下功能。 Dn:1/ 0（在r eadb a ck期间），在selectMAP或者BPI模式下，D ［1 5 :0］配置为数据口。在从Selec t MAP读反馈期间，如果RDWR_B= 1,则这些引脚变成输出口。配置完成后，这些引脚又作为普通用户引脚? D 0_DIN_ M ISO_M I SO1: I,在并口模式（Sel ec tMAP/ B PI）下，D0 就是数据得最低位,在Bit —se r ial模式下，DI N就是信号数据得输入；在SPI模式下,MISO就是主输入或者从输出；在SPI*2或者S PI * 4模式下,M I SO 1就是S P I总线得第二位。 D1_MISO 2 ,D2_MIS O 3: I，在并口模式下，D1与D2就是数据总线得低位；在S PI * 4 模式下, MISO2 与MISO3 就是SPI 总线得MSBs. A n :O, A : 25 :0］为 B PI模式得地址位。配置完成后，变为用户I/ O口。 A WAKE: O ,电源保存挂起模式得状态输出引脚。SU S P E ND就是一个专用引脚，A WA K E就是一个多功能引脚。除非SUSPEND模式被使能，AWAK E被用作用户I / O。 M O SI _CSI_B_MI S O0:I/O,在SPI模式下，主输出或者从输入在Se l ectMAP模式下，CS I_B 就是一个低电平有效得片选信号；在SPI * 2或者S P I *4得模式下,M I SO 0就是S PI总线得第一位数据。 FCS_B:O,BPI flash 得片选信号. FO E _B：O,B PI flash 得输出使能信号 FW E_ B : O , BP I f l a sh得写使用信号 LDC : O,BP I模式配置期间为低电平 HDC: 0 ,B PI 模式配置期间为高电平 CSO_B :O,在并口模式下，工具链片选信号。在SP I模式下，为SPI f ls ah片选信号。 I R DY 1/2, T R DY1 / 2:0，在PCI 设计中，以L og i C ORE IP 方式使用。 DO U T _B USY:O，在S e l ec tM A P模式下,B U SY 表示设备状态；在位串口模式下,DO UT提供配置数据流。 R D W R_B_VREF:I,在S elec t M AP模式下，这就是一个低电平有效得写使能信号；配置完成后，如果需要,R DW R_B可以在BANK 2中做为Vref. HSWA P EN:I ,在配置之后与配置过程中,低电平使用上拉。 INIT _B:双向,开漏，低电平表示配置内存已经被清理；保持低电平，配置被延迟；在配 置过程中,低电平表示配置数据错误已经发生；配置完成后,可以用来指示POST_C RC 状 态。 S CPn：I,挂起控制引脚SCP［7: 0］，用于挂起多引脚唤醒特性? C MPMOSI,CMPM I S O, CMPC L K : N/A,保留。 M0, M1 : I,配置模式选择。M 0 =并口（0）或者串口（1 ）,M仁主机（0）或者从机（1 ）。 CC LK :I/O, 配置时钟,主模式下输出,从模式下输入。 US E RCCL K :I,主模式下，可行用户配置时钟。 GCLK:I ,这些引脚连接到全局时钟缓存器,在不需要时钟得时候,这些引脚可以作为常

Quartus-II中FPGA管脚的分配策略

精品 Quartus II中FPGA管脚的分配策略 编写：*** 校核： 审核： 二〇一年月日

目录 目录 ...................................................................................... I QUARTUS II中FPGA管脚分配策略 .. (1) 1.FPGA管脚介绍 (1) 1.1.电源管脚 (2) 1.2.配置管脚 (2) 1.3.普通I/O管脚 (3) 1.4.时钟管脚 (3) 2.FPGA管脚分配方法 (4) 2.1.P IN P LANNER方式 (4) 2.2.I MPORT A SSIGNMENTS方式 (5) 2.3.T CL S CRIPTS方式 (8) 2.4.项目组统一使用方式 (11) 3.编写FPGA管脚分配文件 (12) 3.1.查看PDF格式的原理图 (12) 3.2.查看P RJ PCB格式的原理图 (13) 4.保存FPGA管脚分配文件 (14) 4.1.T CL格式或CSV格式 (15) 4.2.QSF格式 (15) 4.3.项目组统一使用格式 (15)

附录管脚类型说明 (16)

Quartus II中FPGA管脚分配策略 1. FPGA管脚介绍 FPGA的管脚从使用对象来说可分为两大类：专用管脚和用户自定义管脚。一般情况下，专用管脚大概占FPGA管脚数的20% ~ 30%，剩下的70% ~ 80%为用户自定义管脚。从功能上来说可分为电源管脚、配置管脚、时钟管脚、普通I/O管脚等。 下面以Altera公司的Cyclone IV E系列芯片EP4CE30F23C8为例，如图1所示，芯片总共包含484个芯片管脚。图中不同颜色的区域代表不同的Bank，整个芯片主要分为8个Bank，FPGA 的各个管脚分布在不同的Bank中。 其中，三角形标记的管脚为电源管脚，正三角表示VCC，倒三角表示GND，三角内部的O表示I/O管脚电源，I表示内核电源。 圆形标记的管脚为普通用户I/O管脚，可以由用户随意使用。 正方形标记且内部有时钟沿符号的管脚为全局时钟管脚。 五边形标记的管脚为配置管脚。

Quartus-II中FPGA管脚的分配策略

Quartus II中FPGA管脚的分配策略 编写：*** 校核： 审核： 二〇一年月日

目录 目录................................................ I QUARTUS II中FPGA管脚分配策略. (1) 1.FPGA管脚介绍 (1) .电源管脚 (1) .配置管脚 (2) .普通I/O管脚 (2) .时钟管脚 (2) 2.FPGA管脚分配方法 (3) .P IN P LANNER方式 (3) .I MPORT A SSIGNMENTS方式 (3) .T CL S CRIPTS方式 (6) .项目组统一使用方式 (8) 3.编写FPGA管脚分配文件 (9) .查看PDF格式的原理图 (9) .查看P RJ PCB格式的原理图 (10) 4.保存FPGA管脚分配文件 (11) .T CL格式或CSV格式 (11) .QSF格式 (11) .项目组统一使用格式 (11) 附录管脚类型说明 (12)

Quartus II中FPGA管脚分配策略 1.FPGA管脚介绍 FPGA的管脚从使用对象来说可分为两大类：专用管脚和用户自定义管脚。一般情况下，专用管脚大概占FPGA管脚数的20% ~ 30%，剩下的70% ~ 80%为用户自定义管脚。从功能上来说可分为电源管脚、配置管脚、时钟管脚、普通I/O管脚等。 下面以Altera公司的Cyclone IV E系列芯片EP4CE30F23C8为例，如图1所示，芯片总共包含484个芯片管脚。图中不同颜色的区域代表不同的Bank，整个芯片主要分为8个Bank，FPGA的各个管脚分布在不同的Bank中。 其中，三角形标记的管脚为电源管脚，正三角表示VCC，倒三角表示GND，三角内部的O表示I/O管脚电源，I表示内核电源。 圆形标记的管脚为普通用户I/O管脚，可以由用户随意使用。 正方形标记且内部有时钟沿符号的管脚为全局时钟管脚。 五边形标记的管脚为配置管脚。 图1 Wire Bond 1.1.电源管脚 FPGA通常需要两个电压才能运行，一个是内核电压，另一个是I/O电压。每个电压通过独立的电源管脚来提供。内核电压是用来给FPGA内部的逻辑门和触发器供电。随着FPGA的发展，内核电压从5V、、、到，变得越来越低。I/O电压用来给各个Bank供电，每个Bank都有独立的I/O电压输入。一般情况下，内核电压会比I/O电压低。

xilinxfpga引脚功能详细介绍

注：技术交流用，希望对大家有所帮助。 IO_LXXY_# 用户IO引脚 XX代表某个Bank内唯一的一对引脚，Y=[P|N]代表对上升沿还是下降沿敏感，#代表bank 号 2.IO_LXXY_ZZZ_# 多功能引脚 ZZZ代表在用户IO的基本上添加一个或多个以下功能。 Dn：I/O（在readback期间），在selectMAP或者BPI模式下，D[15:0]配置为数据口。在从SelectMAP读反馈期间，如果RDWR_B=1，则这些引脚变成输出口。配置完成后，这些引脚又作为普通用户引脚。 D0_DIN_MISO_MISO1：I，在并口模式（SelectMAP/BPI）下，D0是数据的最低位，在Bit-serial模式下，DIN是信号数据的输入；在SPI模式下，MISO是主输入或者从输出；在SPI*2或者SPI*4模式下，MISO1是SPI总线的第二位。 D1_MISO2，D2_MISO3：I，在并口模式下，D1和D2是数据总线的低位；在SPI*4模式下，MISO2和MISO3是SPI总线的MSBs。 An：O，A[25:0]为BPI模式的地址位。配置完成后，变为用户I/O口。 AWAKE：O，电源保存挂起模式的状态输出引脚。SUSPEND是一个专用引脚，AWAKE是一个多功能引脚。除非SUSPEND模式被使能，AWAKE被用作用户I/O。 MOSI_CSI_B_MISO0：I/O，在SPI模式下，主输出或者从输入；在SelectMAP模式下，CSI_B是一个低电平有效的片选信号；在SPI*2或者SPI*4的模式下，MISO0是SPI总线的第一位数据。 FCS_B：O，BPI flash 的片选信号。 FOE_B：O，BPI flash的输出使能信号 FWE_B：O，BPI flash 的写使用信号 LDC：O，BPI模式配置期间为低电平 HDC：O，BPI模式配置期间为高电平 CSO_B：O，在并口模式下，工具链片选信号。在SPI模式下，为SPI flsah片选信号。 IRDY1/2,TRDY1/2：O，在PCI设计中，以LogiCORE IP方式使用。

FPGA器件管脚说明

FPGA器件管脚说明 用户I/O：不用解释了。 配置管脚： MSEL[1:0] 用于选择配置模式，比如AS、PS等。 DA TA0 FPGA串行数据输入，连接到配置器件的串行数据输出管脚。 DCLK FPGA串行时钟输出，为配置器件提供串行时钟。 nCSO（I/O）FPGA片选信号输出，连接到配置器件的nCS管脚。 ASDO（I/O）FPGA串行数据输出，连接到配置器件的ASDI管脚。 nCEO 下载链期间使能输出。在一条下载链中，当第一个器件配置完成后，此信号将使能下一个器件开始进行配置。下载链上最后一个器件的nCEO悬空。 nCE 下载链器件使能输入，连接到上一个器件的nCEO，下载链的最后一个器件nCE接地。nCNFIG 用户模式配置起始信号。 nSTATUS 配置状态信号。 CONF_DONE 配置结束信号。 电源管脚： VCCINT 内核电压。130nm为1.5V，90nm为1.2V。 VCCIO 端口电压。一般为3.3V，还可以支持多种电压，5V、1.8V、1.5V。 VREF 参考电压。 GND 信号地。 时钟管脚： VCC_PLL PLL管脚电压，直接连VCCIO。 VCCA_PLL PLL模拟电压，截止通过滤波器接到VCCINT上。 GNDA_PLL PLL模拟地。 GNDD_PLL PLL数字地。 CLK[n] PLL时钟输入。 PLL[n]_OUT PLL时钟输出。 特殊管脚： VCCPD 用于寻则驱动。 VCCSEL 用于控制配置管脚和PLL相关的输入缓冲电压。 PROSEL 上电复位选项。 NIOPULLUP 用于控制配置时所使用的用户I/O的内部上拉电阻是否工作。 TEMPDIODEN 用于关联温度敏感二极管。 ************************************************************************************ 1/1、I/O, ASDO 在AS模式下是专用输出脚，在PS和JTAG模式下可以当I/O脚来用。在AS模式下，这个脚是CII向串行配置芯片发送控制信号的脚。也是用来从配置芯片中读配置数据的脚。在AS模式下，ASDO有一个内部的上拉电阻，一直有效，配置完成后，该脚就变成三态输入脚。ASDO脚直接接到配置芯片的ASDI脚（第5脚）。 2/2、I/O,nCSO 在AS模式下是专用输出脚，在PS和JTAG模式下可以当I/O 脚来用.在AS模式下，这个脚是CII用来给外面的串行配置芯片发送的使能脚。在AS模式下,ASDO有一个内部的上拉电阻，一直有效。这个脚是低电平有效的。

FPGA管脚

1/1.I/O, ASDO: 在AS 模式下是专用输出脚，在PS 和JTAG 模式下可以当I/O 脚来用。在AS 模式下，这个脚是CII 向串行配置芯片发送控制信号的脚。也是用来从配置芯片中读配置数据的脚。在AS 模式下,ASDO 有一个内部的上拉电阻，一直有效，配置完成后，该脚就变成三态输入脚。ASDO 脚直接接到配置芯片的ASDI 脚 （第5 脚）。 2/2.I/O,nCSO 在AS 模式下是专用输出脚，在PS 和JTAG 模式下可以当I/O 脚来用.在AS 模式下，这个脚是CII 用来给外面的串行配置芯片发送的使能脚。在AS 模式下,ASDO 有一个内部的上拉电阻，一直有效。这个脚是低电平有效的。直接接 到配置芯片的/CS 脚（第1 脚）。 3/3.I/O,CRC_ERROR 当错误检测CRC 电路被选用时，这个脚就被作为CRC_ERROR 脚，如果不用默认就用来做I/O。但要注意，这个脚是不支持漏极开路和反向的。当它作为CRC_ERROR 时，高电平输出则表示出现了CRC 校验错误（在配置SRAM 各个比特时出现了错误）。CRC 电路的支持可以在setting 中加上。这个脚一般与nCONFIG 脚配合起来用。即如果配置过程出错，重新配置. 4/4.I/O,CLKUSR 当在软件中打开Enable User-supplled start-up clock(CLKUSR)选项后，这个脚就只可以作为用户提供的初始化时钟输入脚。在所有配置数据都已经被接收后，CONF_DONE 脚会变成高电平，CII 器件还需要299 个时钟周期来初始化寄存器，I/O 等等状态，FPGA 有两种方式，一种是用内部的晶振（10MHz），另一种就是从CLKUSR 接进来的时钟（最大不能超过100MHz）。有这个功能，可以延缓FPGA 开始工作的时间，可以在需要和其它器件进行同步的特殊应用 中用到 7/13.I/O,VREF 用来给某些差分标准提供一个参考电平。没有用到的话，可以当成I/O 来用。 14/20. DATA0 专用输入脚。在AS 模式下，配置的过程是：CII 将nCSO 置低电平，配置芯片被使能。CII然后通过DCLK 和ASDO 配合操作，发送操作的命令，以及读的地址给配置芯片。配置芯片然后通过DATA 脚给CII 发送数据。DATA 脚就接到CII 的DATA0 脚上。CII 接收完所有的配置数据后，就会释放CONF_DONE 脚（即不强制使CONF_DONE 脚为低电平），CONF_DONE 脚是漏极开路（Open-Drain）的。这时候，因为CONF_DONE 在外部会接一个

Altera FPGA引脚定义

Altera FPGA引脚定义2011-02-28 15:20:33 1.用户I/O：通用输入输出引脚。 2.配置管脚： MSEL[1:0] 用于选择配置模式，比如AS、PS等。 DATA0 FPGA串行数据输入，连接到配置器件的串行数据输出管脚。 DCLK FPGA串行时钟输出，为配置器件提供串行时钟。 nCSO（I/O）FPGA片选信号输出，连接到配置器件的nCS管脚。 ASDO（I/O）FPGA串行数据输出，连接到配置器件的ASDI管脚。 nCEO 下载链期间始能输出。在一条下载链中，当第一个器件配置完成后，此信号将始能下一个器件开始进行配置。下载链上最后一个器件的nCEO悬空。 nCE 下载链器件始能输入，连接到上一个器件的nCEO，下载链的最后一个器件nCE接地。 nCNFIG 用户模式配置起始信号。 nSTATUS 配置状态信号。 CONF_DONE 配置结束信号。 3.电源管脚：

VCCINT 内核电压。130nm为1.5V，90nm为1.2V VCCIO 端口电压。一般为3.3V，还可以支持多种电压，5V、1.8V、1.5V VREF 参考电压 GND 信号地 4.时钟管脚： VCC_PLL PLL管脚电压，直接连VCCIO VCCA_PLL PLL模拟电压，截止通过滤波器接到VCCINT上 GNDA_PLL PLL模拟地 GNDD_PLL PLL数字地 CLK[n] PLL时钟输入 PLL[n]_OUT PLL时钟输出 5.特殊管脚： VCCPD 用于寻则驱动 VCCSEL 用于控制配置管脚和PLL相关的输入缓冲电压 PROSEL 上电复位选项 NIOPULLUP 用于控制配置时所使用的用户I/O的内部上拉电阻是否工作 TEMPDIODEN 用于关联温度敏感二极管

Xilinx FPGA 引脚功能详细介绍

ＸｉlinｘFＰＧＡ引脚功能详细介绍 注：技术交流用,希望对大家有所帮助。 ＩO_LXXＹ_＃用户IO引脚 ＸＸ代表某个Bank内唯一得一对引脚，Y=[P|N］代表对上升沿还就是下降沿敏感，＃代表banｋ号 2.IO_LXXY＿ZＺZ_＃多功能引脚 ＺZZ代表在用户IO得基本上添加一个或多个以下功能。 Dn:I/Ｏ（在ｒeadbａck期间)，在selectMAP或者BPI模式下,D［1５:0]配置为数据口。在从SelecｔMAP读反馈期间，如果RDWR_B=１，则这些引脚变成输出口。配置完成后,这些引脚又作为普通用户引脚. Ｄ0_DIN_ＭISO_MＩSO1:Ｉ，在并口模式（SelｅｃtMAP/ＢPI)下，D0就是数据得最低位,在Bit—seｒial模式下，DIＮ就是信号数据得输入;在SPI模式下,MISO就是主输入或者从输出；在SPI*2或者ＳPI＊4模式下,MＩSO１就是ＳPＩ总线得第二位。 D1_MISO２,D2_MISＯ3:Ｉ，在并口模式下，D1与D2就是数据总线得低位;在ＳPI＊4模式下，MISO2与MISO3就是SPI总线得MSBs. Aｎ:O，A［2５:0]为BＰＩ模式得地址位。配置完成后,变为用户I/Ｏ口。 ＡWAKE:Ｏ,电源保存挂起模式得状态输出引脚。SUＳPＥND就是一个专用引脚,ＡW A ＫE就是一个多功能引脚。除非SUSPEND模式被使能，AW AKＥ被用作用户I／O。 ＭOＳＩ_CSI_B_MIＳO0:I/O,在SPI模式下,主输出或者从输入;在SeｌectMAP模式下，ＣＳI_B就是一个低电平有效得片选信号；在SPI＊2或者ＳPＩ*4得模式下,MＩSO０就是SＰＩ总线得第一位数据。 FCS_B:O,BPI flash 得片选信号. FOＥ_B：O,ＢPI flash得输出使能信号 FWＥ＿B：O，BPＩｆlａsh 得写使用信号 LDC：O,BPＩ模式配置期间为低电平 HDC:Ｏ,ＢPI模式配置期间为高电平 CSO_Ｂ:O,在并口模式下，工具链片选信号。在SPＩ模式下，为SPI ｆlsａｈ片选信号。 IＲDY１／2，TＲDY1／2:Ｏ，在PCI设计中,以LｏｇiＣORE IP方式使用。 DOＵT＿ＢUSY:O，在SｅlｅｃtMＡP模式下,BＵSY表示设备状态;在位串口模式下,DOＵＴ提供配置数据流。 ＲDＷR_B_VREF:I,在ＳelecｔMＡＰ模式下，这就是一个低电平有效得写使能信号;配置完成后,如果需要,RＤＷR＿Ｂ可以在BANK２中做为Vref. HSW AＰEN:Ｉ,在配置之后与配置过程中,低电平使用上拉。 INIT＿B:双向,开漏，低电平表示配置内存已经被清理;保持低电平，配置被延迟；在配置过程中,低电平表示配置数据错误已经发生；配置完成后，可以用来指示POST＿ＣRC状态。 ＳCPn：I,挂起控制引脚SCP[7：０］,用于挂起多引脚唤醒特性. ＣMPMOSI,CMPMＩSＯ，CMPCＬK：N/A,保留。 Ｍ0，M1：I,配置模式选择。M０=并口(0）或者串口(１),M1=主机（0)或者从机(１)。 CCＬＫ:I/O,配置时钟,主模式下输出,从模式下输入。 USＥRCCLＫ:I,主模式下，可行用户配置时钟。 GCLK:I，这些引脚连接到全局时钟缓存器,在不需要时钟得时候，这些引脚可以作为常规用户引脚。 VＲEF＿＃:N/A,这些就是输入临界电压引脚。当外部得临界电压不必要时,她可以作为

XilinxFPGA引脚功能详细介绍

Xilinx FPGA 引脚功能详细介绍注：技术交流用，希望对大家有所帮助。 IO_LXXY_# 用户IO 引脚 XX 代表某个Bank 内唯一的一对引脚，Y=[P|N] 代表对上升沿还是下降沿敏感，#代表bank 号2. IO_LXXY_ZZZ_# 多功能引脚 ZZZ 代表在用户IO 的基本上添加一个或多个以下功能。 Dn：I/O （在readback期间），在selectMAP或者BPI模式下，D[15:0]配置为数据口。在从SelectMAP 读反馈期间，如果RDWR_B=1 ，则这些引脚变成输出口。配置完成后，这些引脚又作为普通用户引脚。 DO_DIN_MISO_MISO1 : I，在并口模式（SelectMAP/BPI ）下，D0 是数据的最低位，在Bit-serial 模式下，DIN 是信号数据的输入；在SPI 模式下，MISO 是主输入或者从输出；在SPI*2 或者SPI*4 模式下，MISO1 是SPI 总线的第二位。 D1_MISO2，D2_MISO3 : I，在并口模式下，D1和D2是数据总线的低位；在SPI*4模式下，MISO2 和MISO3 是SPI 总线的MSBs。 An：O，A[25:0] 为BPI 模式的地址位。配置完成后，变为用户I/O 口。 AWAKE : O,电源保存挂起模式的状态输出引脚。SUSPEND是一个专用引脚，AWAKE 是一个多功能引脚。除非SUSPEND 模式被使能，AWAKE 被用作用户I/O。 MOSI_CSI_B_MISOO : I/O，在SPI模式下，主输出或者从输入；在SelectMAP模式下， CSI_B 是一个低电平有效的片选信号；在SPI*2 或者SPI*4 的模式下，MISO0 是SPI 总线 的第一位数据。 FCS_B：O，BPI flash 的片选信号。 FOE_B：O，BPI flash 的输出使能信号 FWE_B ：O，BPI flash 的写使用信号 LDC ：O，BPI 模式配置期间为低电平 HDC：O，BPI 模式配置期间为高电平 CSO_B: O,在并口模式下，工具链片选信号。在SPI模式下，为SPI flsah片选信号。 IRDY1/2,TRDY1/2 : O,在PCI 设计中，以LogiCORE IP 方式使用。 DOUT_BUSY :O,在SelectMAP模式下，BUSY表示设备状态；在位串口模式下，DOUT 提供配置数据流。 RDWR_B_VREF : I，在SelectMAP模式下，这是一个低电平有效的写使能信号；配置完成后，如果需要，RDWR_E可以在BANK2中做为Vref。 HSWAPEN : I，在配置之后和配置过程中，低电平使用上拉。 INIT_B ：双向，开漏，低电平表示配置内存已经被清理；保持低电平，配置被延迟；在配置过程中，低电平表示配置数据错误已经发生；配置完成后，可以用来指示POST_CRC 状态。 SCPn：I，挂起控制引脚SCP[7:0]，用于挂起多引脚唤醒特性。 CMPMOSI , CMPMISO , CMPCLK : N/A，保留。 M0 , M1 : I,配置模式选择。M0=并口（0）或者串口（1）, M仁主机（0）或者从机（1 ）。 CCLK : I/O，配置时钟，主模式下输出，从模式下输入。 USERCCLK : I，主模式下，可行用户配置时钟。 GCLK : I，这些引脚连接到全局时钟缓存器，在不需要时钟的时候，这些引脚可以作为常规用户引脚。 VREF_# : N/A，这些是输入临界电压引脚。当外部的临界电压不必要时，他可以作为 普通引脚。当做作bank 内参考电压时，所有的VRef 都必须被接上。 3. 多功能内存控制引脚 M#DQn ：I/O , bank#内存控制数据线D[15:0] M#LDQS : I/O , bank#内存控制器低数据选通脚

FPGA各管脚简介

用户I/O：不用解释了。 配置管脚： MSEL[1:0] 用于选择配置模式，比如AS、PS等。 DATA0 FPGA串行数据输入，连接到配置器件的串行数据输出管脚。 DCLK FPGA串行时钟输出，为配置器件提供串行时钟。 nCSO（I/O）FPGA片选信号输出，连接到配置器件的nCS管脚。 ASDO（I/O）FPGA串行数据输出，连接到配置器件的ASDI管脚。 nCEO 下载链期间始能输出。在一条下载链中，当第一个器件配置完成后，此信号将始能下一个器件开始进行配置。下载链上最后一个器件的nCEO悬空。 nCE 下载链器件始能输入，连接到上一个器件的nCEO，下载链的最后一个器件nCE接地。 nCNFIG 用户模式配置起始信号。 nSTATUS 配置状态信号。 CONF_DONE 配置结束信号。 电源管脚： VCCINT 内核电压。130nm为1.5V，90nm为1.2V VCCIO 端口电压。一般为3.3V，还可以支持多种电压，5V、1.8V、1.5V VREF 参考电压 GND 信号地 时钟管脚： VCC_PLL PLL管脚电压，直接连VCCIO

VCCA_PLL PLL模拟电压，截止通过滤波器接到VCCINT上 GNDA_PLL PLL模拟地 GNDD_PLL PLL数字地 CLK[n] PLL时钟输入 PLL[n]_OUT PLL时钟输出 特殊管脚： VCCPD 用于寻则驱动 VCCSEL 用于控制配置管脚和PLL相关的输入缓冲电压 PROSEL 上电复位选项 NIOPULLUP 用于控制配置时所使用的用户I/O的内部上拉电阻是否工作 TEMPDIODEN 用于关联温度敏感二极管 ******************************************************************************** ****************************************************1/1.I/O, ASDO 在AS 模式下是专用输出脚，在PS 和JTAG 模式下可以当I/O 脚来用。在AS 模式下，这个脚是CII 向串行配置芯片发送控制信号的脚。也是用来从配置芯片中读配置数据的脚。在AS 模式下,ASDO 有一个内部的上拉电阻，一直有效，配置完成后，该脚就变成三态输入脚。ASDO 脚直接接到配置芯片的ASDI 脚（第5 脚）。 2/2.I/O,nCSO 在AS 模式下是专用输出脚，在PS 和JTAG 模式下可以当I/O 脚来用.在AS 模式下，这个脚是CII 用来给外面的串行配置芯片发送的使能脚。在AS 模式下,ASDO 有一个内部的上拉电阻，一直有效。这个脚是低电平有效的。直接接到配置芯片的/CS 脚（第1 脚）。 3/3.I/O,CRC_ERROR 当错误检测CRC 电路被选用时，这个脚就被作为CRC_ERROR 脚，如果不用默认就用来做I/O。但要注意，这个脚是不支持漏极开路和反向的。当它作为CRC_ERROR 时，高电平输出则表示出现了CRC 校验错误（在配置SRAM 各个比特时出现了错误）。CRC 电路的支持可以在setting 中加上。这个脚一般与nCONFIG 脚配合起来用。即如果配置过程出错，重新配置. 4/4.I/O,CLKUSR

XilinxFPGA引脚功能详细介绍

X i l i n x F P G A引脚功能 详细介绍 IMB standardization office【IMB 5AB- IMBK 08- IMB 2C】

ＸｉｌｉｎｘＦＰＧＡ引脚功能详细介绍注：技术交流用，希望对大家有所帮助。 IO_LXXY_#用户IO引脚 XX代表某个Bank内唯一的一对引脚，Y=[P|N]代表对上升沿还是下降沿敏感，#代表bank号 2.IO_LXXY_ZZZ_#多功能引脚 ZZZ代表在用户IO的基本上添加一个或多个以下功能。 Dn：I/O（在readback期间），在selectMAP或者BPI模式下，D[15:0]配置为数据口。在从SelectMAP读反馈期间，如果RDWR_B=1，则这些引脚变成输出口。配置完成后，这些引脚又作为普通用户引脚。 D0_DIN_MISO_MISO1：I，在并口模式（SelectMAP/BPI）下，D0是数据的最低位，在Bit-serial模式下，DIN是信号数据的输入；在SPI模式下，MISO是主输入或者从输出；在SPI*2或者SPI*4模式下，MISO1是SPI总线的第二位。 D1_MISO2，D2_MISO3：I，在并口模式下，D1和D2是数据总线的低位；在SPI*4模式下，MISO2和MISO3是SPI总线的MSBs。 An：O，A[25:0]为BPI模式的地址位。配置完成后，变为用户I/O口。 AWAKE：O，电源保存挂起模式的状态输出引脚。SUSPEND是一个专用引脚，AWAKE是一个多功能引脚。除非SUSPEND模式被使能，AWAKE被用作用户I/O。 MOSI_CSI_B_MISO0：I/O，在SPI模式下，主输出或者从输入；在SelectMAP模式下，CSI_B是一个低电平有效的片选信号；在SPI*2或者SPI*4的模式下，MISO0是SPI总线的第一位数据。 FCS_B：O，BPIflash的片选信号。

FPGA配特殊引脚的含义

FPGA配特殊引脚的含义 FPGA配特殊引脚的含义 1.I/O, ASDO 在AS 模式下是专用输出脚，在PS 和JTAG 模式下可以当I/O 脚来用。在AS 模式下，这个脚是CII 向串行配置芯片发送控制信号的脚。也是用来从配置芯片中读配置数据的脚。在AS 模式下,ASDO 有一个内部的上拉电阻，一直有效，配置完成后，该脚就变成三态输入脚。ASDO 脚直接接到配置芯片的ASDI 脚（第5 脚）。 2.I/O,nCSO 在AS 模式下是专用输出脚，在PS 和JTAG 模式下可以当I/O 脚来用.在AS 模式下，这个脚是CII 用来给外面的串行配置芯片发送的使能脚。在AS 模式下,ASDO 有一个内部的上拉电阻，一直有效。这个脚是低电平有效的。直接接到配置芯片的/CS 脚（第1 脚）。 3.I/O,CRC_ERROR 当错误检测CRC 电路被选用时，这个脚就被作为CRC_ERROR 脚，如果不用默认就用来做I/O。但要注意，这个脚是不支持漏极开路和反向的。当它作为CRC_ERROR 时，高电平输出则表示出现了CRC 校验错误（在配置SRAM 各个比特时出现了错误）。CRC 电路的支持可以在setting 中加上。这个脚一般与nCONFIG 脚配合起来用。即如果配

置过程出错，重新配置. 4.I/O,CLKUSR 当在软件中打开Enable User-supplled start-up clock(CLKUSR)选项后，这个脚就只可以作为用户提供的初始化时钟输入脚。在所有配置数据都已经被接收后，CONF_DONE 脚会变成高电平，CII 器件还需要299 个时钟周期来初始化寄存器，I/O 等等状态，FPGA 有两种方式，一种是用内部的晶振（10MHz），另一种就是从CLKUSR 接进来的时钟（最大不能超过100MHz）。有这个功能，可以延缓FPGA 开始工作的时间，可以在需要和其它器件进行同步的特殊应用中用到。 5.I/O,VREF 用来给某些差分标准提供一个参考电平。没有用到的话，可以当成I/O 来用。 6. DATA0 专用输入脚。在AS 模式下，配置的过程是：CII 将nCSO 置低电平，配置芯片被使能。CII然后通过DCLK 和ASDO 配合操作，发送操作的命令，以及读的地址给配置芯片。配置芯片然后通过DATA 脚给CII 发送数据。DATA 脚就接到CII 的DATA0 脚上。CII 接收完所有的配置数据后，就会释放CONF_DONE 脚（即不强制使CONF_DONE 脚为低电平），CONF_DONE 脚是漏极开路（Open-Drain）的。这时候，因为CONF_DONE 在外部会接一个10K 的电阻，所以它会变成高电平。同时，CII 就停止DCLK 信号。在CONF_DONE 变成高电平以后（这时它又相当于变成一个输入脚），初始化的过程就开始了。所以，