常用可综合Verilog HDL语法总结

常用可综合Verilog HDL语法总结

基本语法结构

module module_name(port1,port2,…);//Declarations 模块声明input,output,inout, //端口声明

reg,wire, //信号类型

parameter, //参数定义

function,task,…//任务函数声明

//Statements 以下功能描述语句部分

initial statement //初始化，用于仿真

always statement // always模块，敏感表可以为电平或边沿信号posedge/negedge，通常和@连用

Module instantiation

Gate instantiation

Continuous assignment

endmodule

运算操作符：各种逻辑操作符、移位操作符和算术操作符如下：按优先级排列

操作符类型符号

连接及复制操作符一元操作符

算术操作符

逻辑移位操作符关系操作符

相等操作符

按位操作符

逻辑操作符

条件操作符{} {{}}

！~ & | ^ * / %

+ -

<< >>

> < >= <=

= = = = = != != = &

^ ~^

|

&&

||

？:

连续赋值语句：assign ( ？: )

过程赋值语句：begin … end 阻塞= 非阻塞<= 比较判断：if else ; case default endcase

循环语句for