16-LED封装实验之手动固晶流程 李远兴和范东华
LED封装实验之手动固晶流程
LED封装是指安装LED芯片用的外壳，起着保护芯片正常工作、输出可见光和增强导热性能的作用，也是沟通芯片内部世界与外部电路的桥梁。
【实验目的】
1.了解LED封装技术中的固晶的原理和作用。
2.掌握手动固晶流程的扩晶、刷银胶、固晶、烘烤等工序。
【实验仪器】
扩晶机、4寸扩晶环、显微镜、红光芯片、0.5寸电路板、涂胶机、台灯、刷子、银胶、剪刀、搅拌玻璃棒、玻璃容器、固晶笔、固晶座、固晶拖板、翻晶膜、负离子风扇、装料钢盘、烤箱、点胶机
【实验原理与内容】
本实验流程为：扩晶—刷银胶—固晶—烘烤（以LED数码管为例）；对于单颗引脚式LED的实验流程为扩晶—点银胶—固晶—烘烤。
1.扩晶工序
通过热胀冷缩原理扩开芯片之间的距离并使晶片膜绷紧在扩晶环上，方便固晶。
扩晶工序流程：
(1)接入220v电源，打开气管电源，打开扩晶机电源开关和温控开关，将调温器调至70°C左右（冬天调至80°左右）。
(2)过10分钟待扩晶机升温到预设温度时，轻轻点动红色按钮将加热盘（下汽缸）缓慢升到合适的高度（调节下汽缸定位螺母调整发热盘最大升起的高度并保证高度一样，不同的高度扩开的芯片的距离不一样）将子环套在发热盘上。
(3)将晶片膜放在发热盘正中央，注意芯片朝上；将母环套于子环上。
(4)用压晶模（上汽缸）将母环压到加热盘底，将扩好的芯片取出，再按下绿色按钮使发热盘回复原位。
(5)用剪刀将露出子母环外胶纸割掉，再在膜上注明具体芯片规格及数量等。
扩晶注意事项：
(1)注意安全，扩晶时候一个人操作，谨防夹伤手指。
(2)检查芯片晶圆（WAFER）直径，若超过加热盘规定范围不能扩晶。
(3)扩晶前，应放在显微镜下检查芯片是否有异常，如芯片反向、电极方向排列错误、电极损坏等等。
(4)胶纸切免放反，以免将芯片压坏（芯片朝上、胶纸朝下）。
(5)套子环时须弧形光滑的一边朝上，以防刮破胶膜。
(6)注意胶带置于加热盘上时需超出压环。
(7)母环需均匀平行向下使其压到加热盘底。
(8)如生产蓝光、蓝绿光等高档芯片，扩晶机确实接地，且需吹负离子风。
(9)芯片扩张间距要适中，不能有过宽或过密现象，两芯片间间距约为1到2个芯片的距离。
2.银胶解冻、搅拌
银胶成分为树脂、银粉、硬化剂；其中银粉含量为65%~70%，其作用是导电、散热和固定芯片。
银胶解冻：使用前一天，由冷冻柜改放冷藏室保存。从冷冻冰箱内取出银胶，置于室温下进行解冻（常温25°C，湿度85%以下），小罐解冻时间在90分钟以上。
注意事项：
(1)如为大罐银胶，需回温3小时以上，回温完成后，需分装成小罐装后冷藏，冷藏条件-10°C以上保存三个月，-40°C以下保存一年。
(2)分装容器要洁净，每瓶分装之银胶建议3到5次用完。常温使用寿命不超过48小时。
(3)回温达到规定时间后，先用布擦干瓶罐表层，并查看瓶罐表层是否沾有水汽，如沾有水汽，必须继续回温，应由其自由挥发完全方可。
(4)因银胶内硬化剂及银粉，其厚度约为0.1~0.2mm，需充分搅拌与树脂混合。
(5)因银胶为悬浮物，如置久不使用会使银粉与树脂分离（银粉在底层，树脂在上层），故分装的银胶最好配合产量一天使用完毕为最佳。
银胶搅拌：银胶回温后开罐，再用玻璃棒或不锈钢棒进行搅拌；搅拌方式自下而上全方位搅拌，时间10分钟以上，搅拌速度不宜过快，以免空气混入。
注意事项：搅拌棒需用丙酮等溶液清洗干净方可使用；未使用完的银胶，需将残留在罐内侧或罐盖的银胶清理干净，以防久置而凝固，从而造成银胶出现较大颗粒。
3.涂银胶
将搅拌好的银胶均匀涂在涂胶机工作槽上；然后将扩晶膜（芯片朝下）小心置于刷胶机夹具上，轻轻提起工作槽并用刷子同一方向刷扩晶膜，使银胶涂于芯片上。注意银胶高度为芯片高度的1//4~1/3。
4.固晶
(1)将涂好银胶扩晶好的芯片膜放在固晶的框架上，并用手将其按到底且保持水平。
(2)将待固晶的电路板平整固定在拖板支架上。
(3)通过固晶座的四个螺钉调节好电路板与芯片间的距离。
(4)调节显微镜观察到清晰的芯片像和电路板。
(5)左手抓住拖板，右手持点晶笔，在显微镜下将芯片轻轻的固定在电路板相应的位置上。
5.烘烤
(1)开启烤箱电源总开关、加热开关、计时开关、风机开关。
(2)设定温度表至所需温度（LED标准设定温度为150°C）。
(3)当升温完成后再将烤箱超温保护调至所需温度（LED超温设定温度为152°C左右）。
(4)烤箱先进行空箱烘烤10分钟除湿。
(5)将固晶好的电路板整齐粘在装料钢盘（钢盘贴有双面胶），烘烤时间为90分钟（烤箱具有计时功能），其中前30分钟银胶基本硬化，后60分钟保证结合度。必须一次性烤干，若有软化、松动现象，为前一次未烤干，取出材料后空气进入银胶再次加温膨胀导致结合度变差。烘干硬化后不能立即从烤箱中取出，应待其自然冷却后再取出。
(6)材料进出烤箱时需正确填写生产型号、数量、进出烤箱时间等。
注意事项：
(1)需定时量测烤箱内（全方位）的温度是否在标准误差范围内。
(2)烤箱需定时清洁保养（每月需大保养一次）。
(3)严禁烘烤易燃、易爆、有剧毒化学物品。
(4)烘拷箱是高温作业设备，在使用时手及身体部分不要直接接触烘拷箱内任何物体，以免烫伤。
(5)烤箱设备配电箱内电源为380V，如电源控制出现故障需维修时，需切断电源再维修，不得随意打开控制箱，以免发生危险。
(6)注意接地线必须可靠接地，黑色为零线，黄色为地线。
【实验步骤】
1.扩晶练习：用翻晶膜替代芯片膜进行扩晶。
2.固晶练习：成功固晶10个八位数码管（80个芯片）。
3.烘烤练习：将固晶好的数码管放进烤箱进行烘烤，烘烤完毕用推力计对芯片进行推力测
试（推力应过100g以上）。
晶圆封装测试工序和半导体制造工艺流程
A.晶圆封装测试工序 一、 IC检测 1. 缺陷检查Defect Inspection 2. DR-SEM(Defect Review Scanning Electron Microscopy) 用来检测出晶圆上是否有瑕疵，主要是微尘粒子、刮痕、残留物等问题。此外，对已印有电路图案的图案晶圆成品而言，则需要进行深次微米范围之瑕疵检测。一般来说，图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线，并将该影像交由高功能软件进行底层图案消除，以辨识并发现瑕疵。 3. CD-SEM(Critical Dimensioin Measurement) 对蚀刻后的图案作精确的尺寸检测。 二、 IC封装 1. 构装（Packaging） IC构装依使用材料可分为陶瓷（ceramic）及塑胶（plastic）两种，而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例，其步骤依序为晶片切割（die saw）、黏晶（die mount / die bond）、焊线（wire bond）、封胶（mold）、剪切/成形（trim / form）、印字（mark）、电镀（plating）及检验（inspection）等。 (1) 晶片切割（die saw） 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒（die）切割分离。举例来说：以0.2微米制程技术生产，每片八寸晶圆上可制作近六百颗以上的64M微量。 欲进行晶片切割，首先必须进行晶圆黏片，而后再送至晶片切割机上进行切割。切割完后之晶粒井然有序排列于胶带上，而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2) 黏晶（die mount / die bond） 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶（epoxy）粘着固定。黏晶完成后之导线架则经由传输设备送至弹匣（magazine）内，以送至下一制程进行焊线。 (3) 焊线（wire bond） IC构装制程（Packaging）则是利用塑胶或陶瓷包装晶粒与配线以成集成电路（Integrated Circuit；简称IC），此制程的目的是为了制造出所生产的电路的保护层，避免电路受到机械性刮伤或是高温破坏。最后整个集成电路的周围会向外拉出脚架（Pin），称之为打线，作为与外界电路板连接之用。
半导体封装测试企业名单
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 申报企业名称 武汉新芯集成电路制造有限公司 上海集成电路研发中心有限公司 无锡华润微电子有限公司 中国电子科技集团公司第五十五研究所 华越微电子有限公司 中国电子科技集团公司第五十八研究所 珠海南科集成电子有限公司 江苏东光微电子股份有限公司 无锡中微晶园电子有限公司 无锡华普微电子有限公司 日银IMP微电子有限公司 中电华清微电子工程中心有限公司 中纬积体电路（宁波）有限公司 深圳方正微电子有限公司 北京华润上华半导体有限公司 福建福顺微电子有限公司 北京半导体器件五厂 贵州振华风光半导体有限公司 企业类别 芯片制造 芯片制造 芯片制造 芯片制造 芯片制造 芯片制造 芯片制造 芯片制造 芯片制造 芯片制造 芯片制造 芯片制造 芯片制造 芯片制造 芯片制造 芯片制造 芯片制造 芯片制造
21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 常州市华诚常半微电子有限公司 锦州七七七微电子有限责任公司 北京燕东微电子有限公司 河南新乡华丹电子有限责任公司 西安微电子技术研究所 长沙韶光微电子总公司 威讯联合半导体（北京）有限公司 英特尔产品（上海）有限公司 上海松下半导体有限公司 南通富士通微电子股份有限公司 瑞萨半导体（北京）有限公司 江苏长电科技股份有限公司 勤益电子（上海）有限公司 瑞萨半导体（苏州）有限公司 日月光半导体（上海）有限公司 星科金朋（上海）有限公司 威宇科技测试封装有限公司 安靠封装测试（上海）有限公司 上海凯虹电子有限公司 天水华天科技股份有限公司 飞索半导体（中国）有限公司 无锡华润安盛科技有限公司 芯片制造 芯片制造 芯片制造 芯片制造 芯片制造 芯片制造 封装 封装 封装 封装 封装 封装 封装 封装 封装 封装 封装 封装 封装 封装 封装 封装
晶圆封装测试工序和半导体制造工艺流程0001
盛年不重来，一日难再晨。及时宜自勉，岁月不待人 盛年不重来，一日难再晨。及时宜自勉，岁月不待人 A.晶圆封装测试工序 一、IC检测 1. 缺陷检查Defect Inspection 2. DR-SEM(Defect Review Scanning Electro n Microscopy) 用来检测出晶圆上是否有瑕疵，主要是微尘粒子、刮痕、残留物等问题。此外，对已印有电路图案的图案晶圆成品而言，则需要进行深次微米范围之瑕疵检测。一般来说，图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线，并将该影像交由高功能软件进行底层图案消除，以辨识并发现瑕疵。 3. CD-SEM(Critical Dime nsioi n Measureme nt) 对蚀刻后的图案作精确的尺寸检测。 二、IC封装 1. 构装(Packaging) IC构装依使用材料可分为陶瓷(ceramic )及塑胶(plastic )两种，而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例，其步骤依序为晶片切割( die saw)、黏晶(die mount / die bond)、焊线(wire bon d)、圭寸胶(mold )、剪切/ 成形(trim / form )、印字(mark )、电镀(plating )及检验(inspection )等。 (1) 晶片切割(die saw ) 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒(die )切割分离。举例来说：以 0.2微米制程技术生产，每片八寸晶圆上可制作近六百颗以上的64M微量。 欲进行晶片切割，首先必须进行晶圆黏片，而后再送至晶片切割机上进行切割。切割完后之 晶粒井然有序排列于胶带上，而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2) 黏晶(die mou nt / die bo nd ) 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶(epoxy)粘着固定。黏晶完成后之导线 架则经由传输设备送至弹匣( magazi ne )内，以送至下一制程进行焊线。 ⑶焊线(wire bond ) IC构装制程(Packaging )则是利用塑胶或陶瓷包装晶粒与配线以成集成电路( Integrated Circuit ;简称IC)，此制程的目的是为了制造出所生产的电路的保护层，避免电路受到机械
集成电路封装测试题 期末2017
1、引线键合技术的分类及结构特点？ 答： 1、热压焊：热压焊是利用加热和加压力，使焊区金属发生塑性形变，同时破坏压 焊界面上的氧化层，使压焊的金属丝与焊区金属接触面的原子间达到原子的引 力范围，从而使原子间产生吸引力，达到“键合”的目的。 2、超声焊：超声焊又称超声键合，它是利用超声波(60-120kHz)发生器产生的能量， 通过磁致伸缩换能器，在超高频磁场感应下，迅速伸缩而产生弹性振动经变幅 杆传给劈刀，使劈刀相应振动；同时，在劈刀上施加一定的压力。于是，劈刀 就在这两种力的共同作用下，带动Al丝在被焊区的金属化层(如Al膜）表面迅 速摩擦，使Al丝和Al膜表面产生塑性形变。这种形变也破坏了Al层界面的氧 化层，使两个纯净的金属面紧密接触，达到原子间的“键合”，从而形成牢固 的焊接。 3、金丝球焊：球焊在引线键合中是最具有代表性的焊接技术。这是由于它操作方 便、灵活，而且焊点牢固，压点面积大，又无方向性。现代的金丝球焊机往往 还带有超声功能，从而又具有超声焊的优点，有的也叫做热(压)(超)声焊。可实 现微机控制下的高速自动化焊接。因此，这种球焊广泛地运用于各类IC和中、 小功率晶体管的焊接。 2、载带自动焊的分类及结构特点？ 答：TAB按其结构和形状可分为 Cu箔单层带：Cu的厚度为35-70um， Cu-PI双层带 Cu-粘接剂-PI三层带 Cu-PI-Cu双金属 3、载带自动焊的关键技术有哪些？ 答：TAB的关键技术主要包括三个部分： 一是芯片凸点的制作技术； 二是TAB载带的制作技术； 三是载带引线与芯片凸点的内引线焊接和载带外引线的焊接术。制作芯片凸点除作为TAB内引线焊接外，还可以单独进行倒装焊（ＦＣＢ） 4.倒装焊芯片凸点的分类、结构特点及制作方法？ 答：蒸镀焊料凸点：蒸镀焊料凸点有两种方法，一种是C4 技术，整体形成焊料凸点； 电镀焊料凸点：电镀焊料是一个成熟的工艺。先整体形成UBM 层并用作电镀的导电层，然后再用光刻胶保护不需要电镀的地方。电镀形成了厚的凸点。 印刷焊料凸点：焊膏印刷凸点是一种广泛应用的凸点形成方法。印刷凸点是采用模板直接将焊膏印在要形成凸点的焊盘上，然后经过回流而形成凸点钉头焊料凸点：这是一种使用标准的球形导线键合技术在芯片上形成的凸点方法。可用Au 丝线或者Pb 基的丝线。 化学凸点：化学镀凸点是一种利用强还原剂在化学镀液中将需要镀的金属离子还原成该金属原子沉积在镀层表面形成凸点的方法。
半导体封装及测试技术
半导体芯片封装及测试技术 价值评估咨询报告书 深华（２００４）评字第０１８号 深圳大华天诚会计师事务所 中国?深圳
目录 评估咨询报告书摘要 (2) 资产评估咨询报告书 (3) 一、 委托方与资产占有方简介 (3) 二、 评估目的 (3) 三、 评估范围和对象 (3) 四、 评估基准日 (5) 五、 评估原则 (5) 六、 评估依据 (5) （一） 主要法律法规 (5) （二） 经济行为文件 (5) （三） 重大合同协议、产权证明文件 (6) （四） 采用的取价标准 (6) 七、 评估方法 (6) 八、 评估过程 (7) 九、 评估结论 (7) 十、 特别事项说明 (7) 十一、 评估报告评估基准日期后重大事项 (8) 十二、 评估报告法律效力 (8) 十三、 评估报告提出日期 (8) 十四、 备查文件 (8)
评估咨询报告书摘要 我所接受ＰＡＹＴＯＮ技术有限公司的委托，根据国家有关资产评估的规定，本着客观、独立、公正、科学的原则，按照公认的资产评估方法，对ＰＡＹＴＯＮ技术有限公司拥有的半导体芯片封装测试专用技术的价值进行了评估工作。本所评估人员按照必要的评估程序对委托评估的资产实施了实地勘测、市场调查与询证，对委估资产在评估基准日２００４年６月２４日所表现的市场价值作出了较为公允地反映。评估结果为２０，５００，０００．００美元，大写美元贰仟零伍拾万元整。 郑重声明： 以上内容摘自资产评估报告书，欲了解本评估项目的全面情况，应认真阅读资产评估报告书全文。 本评估结论系对评估基准日资产咨询价值的反映。评估结论系根据本报告书所述原则、依据、前提、方法、程序得出，评估结论只有在上述原则、依据、前提存在的条件下，以及委托方和资产占有方所提供的所有原始文件都是真实与合法的条件下成立。 评估报告中陈述的特别事项是指在已确定评估结果的前提下，评估人员揭示在评估过程中己发现可能影响评估结论，但非评估人员执业水平和能力所能评定估算的有关事项，请报告使用者关注。
晶圆封装测试工序和半导体制造工艺流程
A.晶圆封装测试工序 一、IC检测 1. 缺陷检查Defect Inspection 2. DR-SEM(Defect Review Scanning Electron Microscopy) 用来检测出晶圆上是否有瑕疵，主要是微尘粒子、刮痕、残留物等问题。此外，对已印有电路图案的图案晶圆成品而言，则需要进行深次微米范围之瑕疵检测。一般来说，图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线，并将该影像交由高功能软件进行底层图案消除，以辨识并发现瑕疵。 3. CD-SEM(Critical Dimensioin Measurement) 对蚀刻后的图案作精确的尺寸检测。 二、IC封装 1. 构装（Packaging） IC构装依使用材料可分为陶瓷（ceramic）及塑胶（plastic）两种，而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例，其步骤依序为晶片切割（die saw）、黏晶（die mount / die bond）、焊线（wire bond）、封胶（mold）、剪切/成形（trim / form）、印字（mark）、电镀（plating）及检验（inspection）等。 (1) 晶片切割（die saw） 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒（die）切割分离。举例来说：以
0.2微米制程技术生产，每片八寸晶圆上可制作近六百颗以上的64M微量。 欲进行晶片切割，首先必须进行晶圆黏片，而后再送至晶片切割机上进行切割。切割完后之晶粒井然有序排列于胶带上，而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2) 黏晶（die mount / die bond） 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶（epoxy）粘着固定。黏晶完成后之导线架则经由传输设备送至弹匣（magazine）内，以送至下一制程进行焊线。 (3) 焊线（wire bond） IC构装制程（Packaging）则是利用塑胶或陶瓷包装晶粒与配线以成集成电路（Integrated Circuit；简称IC），此制程的目的是为了制造出所生产的电路的保护层，避免电路受到机械性刮伤或是高温破坏。最后整个集成电路的周围会向外拉出脚架（Pin），称之为打线，作为与外界电路板连接之用。 (4) 封胶（mold） 封胶之主要目的为防止湿气由外部侵入、以机械方式支持导线、內部产生热量之去除及提供能够手持之形体。其过程为将导线架置于框架上并预热，再将框架置于压模机上的构装模上，再以树脂充填并待硬化。 (5) 剪切/成形（trim / form） 剪切之目的为将导线架上构装完成之晶粒独立分开，并把不需要的连接用材料及部份凸出之树脂切除（dejunk）。成形之目的则是将外引脚压成各种预先设计好之形状，以便于装置于
半导体封装方式
半导体封装简介: 半导体生产流程由晶圆制造、晶圆测试、芯片封装和封装后测试组成。塑封之后，还要进行一系列操作，如后固化（Post Mold Cure）、切筋和成型 （Trim&Form）、电镀（Plating）以及打印等工艺。典型的封装工艺流程为： 划片装片键合塑封去飞边电镀打印切筋和成型外观检查成品测试包装出货。 一、DIP双列直插式封装 1. 适合在PCB(印刷电路板)上穿孔焊接，操作方便。 2. 芯片面积与封装面积之间的比值较大，故体积也较大。 二、QFP塑料方型扁平式封装和PFP塑料扁平组件式封装 QFP封装的芯片引脚之间距离很小，管脚很细，一般大规模或超大型集 成电路都采用这种封装形式，其引脚数一般在100个以上。用这种形式 封装的芯片必须采用SMD（表面安装设备技术）将芯片与主板焊接起来。 采用SMD安装的芯片不必在主板上打孔，一般在主板表面上有设计好 的相应管脚的焊点。将芯片各脚对准相应的焊点，即可实现与主板的焊 接。用这种方法焊上去的芯片，如果不用专用工具是很难拆卸下来的。 PFP（Plastic Flat Package）方式封装的芯片与QFP方式基本相同。唯一的 区别是QFP一般为正方形，而PFP既可以是正方形，也可以是长方形。 QFP/PFP封装具有以下特点： 1.适用于SMD表面安装技术在PCB电路板上安装布线。 2.适合高频使用。 3.操作方便，可靠性高。 4.芯片面积与封装面积之间的比值较小。 三、PGA插针网格阵列封装 一种名为ZIF的CPU插座，专门用来满足PGA封装的CPU在安装和 拆卸上的要求。ZIF(Zero Insertion Force Socket)是指零插拔力的插座。 1. 插拔操作更方便，可靠性高。 2. 可适应更高的频率。
晶圆封装测试工序和半导体制造工艺流程
晶圆封装测试工序和半导体制造工艺流程 A.晶圆封装测试工序 一、 IC检测 1. 缺陷检查Defect Inspection 2. DR-SEM(Defect Review Scanning Electron Microscopy) 用来检测出晶圆上是否有瑕疵，主要是微尘粒子、刮痕、残留物等问题。此外，对已印有电路图案的图案晶圆成品而言，则需要进行深次微米范围之瑕疵检测。一般来说，图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线，并将该影像交由高功能软件进行底层图案消除，以辨识并发现瑕疵。 3. CD-SEM(Critical Dimensioin Measurement) 对蚀刻后的图案作精确的尺寸检测。 二、 IC封装 1. 构装(Packaging) IC构装依使用材料可分为陶瓷(ceramic)及塑胶(plastic)两种，而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例，其步骤依序为晶片切割(die saw)、黏晶(die mount / die bond)、焊线(wire bond)、封胶(mold)、剪切/成形(trim / form)、印字(mark)、电镀(plating)及检验(inspection)等。 (1) 晶片切割(die saw) 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒(die)切割分离。 举例来说:以0.2微米制程技术生产，每片八寸晶圆上可制作近六百颗以上的64M 微量。
欲进行晶片切割，首先必须进行晶圆黏片，而后再送至晶片切割机上进行切割。切割完后之晶粒井然有序排列于胶带上，而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2) 黏晶(die mount / die bond) 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶(epoxy)粘着固定。黏晶完成后之导线架则经由传输设备送至弹匣(magazine)内，以送至下一制程进行焊线。 (3) 焊线(wire bond) IC构装制程(Packaging)则是利用塑胶或陶瓷包装晶粒与配线以成集成电路(Integrated Circuit;简称IC)，此制程的目的是为了制造出所生产的电路的保护层，避免电路受到机械性刮伤或是高温破坏。最后整个集成电路的周围会向外拉出脚架(Pin)，称之为打线，作为与外界电路板连接之用。 (4) 封胶(mold) 封胶之主要目的为防止湿气由外部侵入、以机械方式支持导线、內部产生热量之去除及提供能够手持之形体。其过程为将导线架置于框架上并预热，再将框架置于压模机上的构装模上，再以树脂充填并待硬化。 (5) 剪切/成形(trim / form) 剪切之目的为将导线架上构装完成之晶粒独立分开，并把不需要的连接用材料及部份凸出之树脂切除(dejunk)。成形之目的则是将外引脚压成各种预先设计好之形状，以便于装置于电路板上使用。剪切与成形主要由一部冲压机配上多套不同制程之模具，加上进料及出料机构所組成。 (6) 印字(mark)及电镀(plating) 印字乃将字体印于构装完的胶体之上，其目的在于注明商品之规格及制造者等资讯。
半导体封装测试工厂-- -- 较详细
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IC半导体封装测试流程
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IC半导体封装测试流程 第1章前言 1.1 半导体芯片封装的目的 半导体芯片封装主要基于以下四个目的[10, 13]： ●防护 ●支撑 ●连接 ●可靠性 图1-1 TSOP封装的剖面结构图 Figure 1-1 TSOP Package Cross-section 第一，保护：半导体芯片的生产车间都有非常严格的生产条件控制，恒定的温度（230±3℃）、恒定的湿度（50±10%）、严格的空气尘埃颗粒度控制（一般介于1K到10K）及严格的静电保护措施，裸露的装芯片只有在这种严格的环境控制下才不会失效。但是，我们所生活的周围环境完全不可能具备这种条件，低温可能会有-40℃、高温可能会有60℃、湿度可能达到100%，如果是汽车产品，其工作温度可能高达120℃以上，为了要保护芯片，所以我们需要封装。 第二，支撑：支撑有两个作用，一是支撑芯片，将芯片固定好便于电路的连接，二是封装完成以后，形成一定的外形以支撑整个器件、使得整个器件不易损坏。 第三，连接：连接的作用是将芯片的电极和外界的电路连通。
引脚用于和外界电路连通，金线则将引脚和芯片的电路连接起来。载片台用于承载芯片，环氧树脂粘合剂用于将芯片粘贴在载片台上，引脚用于支撑整个器件，而塑封体则起到固定及保护作用。 第四，可靠性：任何封装都需要形成一定的可靠性，这是整个封装工艺中最重要的衡量指标。原始的芯片离开特定的生存环境后就会损毁，需要封装。芯片的工作寿命，主要决于对封装材料和封装工艺的选择。 1.2 半导体芯片封装技术的发展趋势 ● 封装尺寸变得越来越小、越来越薄 ● 引脚数变得越来越多 ● 芯片制造与封装工艺逐渐溶合 ● 焊盘大小、节距变得越来越小 ● 成本越来越低 ● 绿色、环保 以下半导体封装技术的发展趋势图[2,3,4,11,12,13]： 图1-2 半导体封装技术发展趋势 Figure 1-2 Assembly Technology Development Trend 小型化
封装测试题目
名词解释： 再流焊：集成电路芯片封装： 芯片贴装： 芯片互联： 可焊接性: 可润湿性 印制电路板： 气密性封装： 可靠性封装： T/C测试： T/S 测试： TH测试： PC测试： HTS测试： Precon测试 金线偏移：
简答： 1.芯片封装实现了那些功能 2．芯片封装的层次 3.简述封装技术的工艺流程 4.芯片互联技术有哪几种分别解释说明 5.常用的芯片贴装有哪三种请对这三种芯片 贴装方法做出简单说明。 6.请说明热压焊和超声焊的工艺原理，并指出优缺点。 7.厚膜技术的概念 8.薄膜制备的技术有哪几种请举例说明。 9.通过厚膜与薄膜技术的比较分析，简述它们各自的优缺点 10.助焊剂的主要成分是什么 11.焊接前为何要前处理： 12.无铅焊料选择的一般要求是什么 13.常见的印制电路板有哪几种14.印制电路板的检测项目包括哪些具体说明电性能试验的内容。 15.软式印制电路板的概念，并说明它的应用领域。 16.表面贴装技术的优点有哪些 17.简述回流焊的基本工艺流程 18.波焊为引脚插入式器件的常见焊接技术，基本工艺步骤是什么 19.涂封的材料主要有哪几种 20.什么是顺形涂封它的基本方法是什么 21.封胶技术有什么作用 22.什么是陶瓷封装优点与缺点 23.画出陶瓷封装的工艺流程框图 24.生胚片刮刀成型的工艺过程 25.什么是塑料封装简述优缺点 26.按塑料封装元器件的横截面结构类型，有哪三种形式 27.解释塑料封装中转移铸膜的工艺方法 28.气密性封装的作用和必要性有哪些
29.气密性封装的材料主要有哪些哪种最好 30.玻璃气密性封装的应用途径和使用范围有哪些 31.请解释产品的可靠性的浴盆曲线（画图） 32.可靠性测试项目有哪些 33.请解释T/C与T/S的区别 34.简述金线偏移的产生原因 35.波峰焊工艺与再流焊的工艺不同点 36.说明翘曲的产生机理和解决办法
中国半导体封装测试工厂
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半导体封装测试-百度文库(精)
半导体封装测试 半导体生产流程由晶圆制造、晶圆测试、芯片封装和封装后测试组成。半导体封装测试是指将通过测试的晶圆按照产品型号及功能需求加工得到独立芯片的过程。 目录 过程 形式 高级封装实现封装面积最小化 表面贴片封装降低PCB设计难度 插入式封装主要针对中小规模集成电路 相关链接 过程 形式 高级封装实现封装面积最小化 表面贴片封装降低PCB设计难度 插入式封装主要针对中小规模集成电路 相关链接 展开 过程
封装过程为:来自晶圆前道工艺的晶圆通过划片工艺后,被切割为小的晶片(Die,然后将切割好的晶片用胶水贴装到相应的基板(引线框架架的小岛上,再利用超细的金属(金、锡、铜、铝导线或者导电性树脂将晶片的接合焊盘(Bond Pad连接到基 板的相应引脚(Lead,并构成所要求的电路;然后再对独立的晶片用塑料外壳加以封装保护,塑封之后,还要进行一系列操作,如后固化(Post Mold Cure、切筋和成型 (Trim&Form、电镀(Plating以及打印等工艺。封装完成后进行成品测试,通常经过入检(Incoming、测试(Test和包装(Packing等工序,最后入库出货。典型的封装工艺流程为:划片装片键合塑封去飞边电镀打印切筋和成型外观检查成品测试包装出货。 编辑本段 形式 半导体器件有许多封装形式,按封装的外形、尺寸、结构分类可分为引脚插入型、表面贴装型和高级封装三类。从DIP、SOP、QFP、PGA、BGA 到CSP再到SIP,技术指标一代比一代先进。总体说来,半导体封装经历了三次重大革新:第一次是在上世纪80年代从引脚插入式封装到表面贴片封装,它极大地提高了印刷电路板上的组装密度;第二次是在上世纪90年代球型矩阵封装的出现,满足了市场对高引脚的需求,改善了半导体器件的性能;芯片级封装、系统封装等是现在第三次革新的产物,其目的就是将封装面积减到最小。 编辑本段 高级封装实现封装面积最小化 芯片级封装CSP 几年之前封装本体面积与芯片面积之比通常都是几倍到几十倍,但近几年来有些公司在BGA、TSOP的基础上加以改进而使得封装本体面积与芯片面积之比逐步减小到接近1的水平,所以就在原来的封装名称下冠以芯片级封装以用来区别以前的
晶圆封装测试工序和半导体制造工艺流程_百度文库(精)
晶圆封装测试工序和半导体制造工艺流程.txt-两个人同时犯了错，站出来承担的那一方叫宽容，另一方欠下的债，早晚都要还。-不爱就不爱,别他妈的说我们合不来。A.晶圆封装测试工序 一、 IC检测 1. 缺陷检查Defect Inspection 2. DR-SEM(Defect Review Scanning Electron Microscopy 用来检测出晶圆上是否有瑕疵，主要是微尘粒子、刮痕、残留物等问题。此外，对已印有电路图案的图案晶圆成品而言，则需要进行深次微米范围之瑕疵检测。一般来说，图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线，并将该影像交由高功能软件进行底层图案消除，以辨识并发现瑕疵。 3. CD-SEM(Critical Dimensioin Measurement 对蚀刻后的图案作精确的尺寸检测。 二、 IC封装 1. 构装（Packaging） IC构装依使用材料可分为陶瓷（ceramic）及塑胶（plastic）两种，而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例，其步骤依序为晶片切割（die saw）、黏晶（die mount / die bond）、焊线（wire bond）、封胶（mold）、剪切/成形（trim / form）、印字（mark）、电镀（plating）及检验（inspection）等。 (1 晶片切割（die saw） 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒（die）切割分离。举例来说：以0.2微米制程技术生产，每片八寸晶圆上可制作近六百颗以上的64M微量。 欲进行晶片切割，首先必须进行晶圆黏片，而后再送至晶片切割机上进行切割。切割完后之晶粒井然有序排列于胶带上，而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2 黏晶（die mount / die bond） 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶（epoxy）粘着固定。黏晶完成后之导线架则经由传输设备送至弹匣（magazine）内，以送至下一制程进行焊线。 (3 焊线（wire bond） IC构装制程（Packaging）则是利用塑胶或陶瓷包装晶粒与配线以成集成电路（Integrated Circuit；简称IC），此制程的目的是为了制造出所生产的电路的保护层，避免电路受到机械性刮伤或是高温破坏。最后整个集成电路的周围会向外拉出脚架（Pin），称之为打线，作为与外界电路板连接之用。 (4 封胶（mold）
半导体和测试设备介绍
第一章.认识半导体和测试设备(1) 本章节包括以下内容， 晶圆（Wafers）、晶片（Dice）和封装（Packages） 自动测试设备（ATE）的总体认识 模拟、数字和存储器测试等系统的介绍 负载板（Loadboards）、探测机（Probers）、机械手（Handlers）和温度控制单元（Temperature units） 一、晶圆、晶片和封装 1947年，第一只晶体管的诞生标志着半导体工业的开始，从那时起，半导体生产和制造技术变得越来越重要。以前许多单个的晶体管现在可以互联加工成一种复杂的集成的电路形式，这就是半导体工业目前正在制造的称之为"超大规模"（VLSI，Very Large Scale Integration）的集成电路，通常包含上百万甚至上千万门晶体管。 半导体电路最初是以晶圆形式制造出来的。晶圆是一个圆形的硅片，在这个半导体的基础之上，建立了许多独立的单个的电路；一片晶圆上这种单个的电路被称为die（我前面翻译成"晶片"，不一定准确，大家还是称之为die好了），它的复数形式是dice.每个die都是一个完整的电路，和其他的dice没有电路上的联系。
当制造过程完成，每个die都必须经过测试。测试一片晶圆称为"Circuit probing"（即我们常说的CP测试）、"Wafer porbing"或者"Die sort"。在这个过程中，每个die都被测试以确保它能基本满足器件的特征或设计规格书（Specification），通常包括电压、电流、时序和功能的验证。如果某个die不符合规格书，那么它会被测试过程判为失效（fail），通常会用墨点将其标示出来（当然现在也可以通过Maping图来区分）。 在所有的die都被探测（Probed）之后，晶圆被切割成独立的dice，这就是常说的晶圆锯解，所有被标示为失效的die都报废（扔掉）。图2显示的是一个从晶圆上锯解下来没有被标黑点的die，它即将被封装成我们通常看到的芯片形式。 注：本标题系列连载内容及图片均出自《The Fundamentals Of Digital Semiconductor Testing》
晶圆封装测试工序和半导体制造工艺流程(精)
A.晶圆封装测试工序 一、IC 检测 1.缺陷检查Defect Inspection 2.DR-SEM(Defect Review Scanning Electron Microscopy) 用来检测出晶圆上是否有瑕疵，主要是微尘粒子、刮痕、残留物等问题。此外，对已印有电 路图案的图案晶圆成品而言，则需要进行深次微米范围之瑕疵检测。一般来说，图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线，并将该影像交由高功能软件进行底层图案消除，以辨识并发现瑕疵。 3.CD-SEM(Critical Dimensioin Measurement) 对蚀刻后的图案作精确的尺寸检测。 二、IC 封装 1.构装( Packaging ) IC 构装依使用材料可分为陶瓷( ceramic )及塑胶( plastic )两种，而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例，其步骤依序为晶片切割( die saw)、黏晶(die mount / die bond)、焊线(wire bond)、圭寸胶(mold )、剪切/ 成形(trim / form )、印字(mark)、电镀( plating )及检验( inspection )等。 (1)晶片切割( die saw ) 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒( die )切割分离。举例来说： 以 0.2微米制程技术生产，每片八寸晶圆上可制作近六百颗以上的64M微量。 欲进行晶片切割，首先必须进行晶圆黏片，而后再送至晶片切割机上进行切割。切割完后之 晶粒井然有序排列于胶带上，而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2)黏晶( die mount / die bond ) 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶 ( epoxy )粘着固定。黏晶完成后之导线架则经由传输设备送至弹匣( magazine )内，以送至下一制程进行焊线。 (3)焊线( wire bond ) IC 构装制程( Packaging )则是利用塑胶或陶瓷包装晶粒与配线以成集成电路( Integrated Circuit ；简称IC )，此制程的目的是为了制造出所生产的电路的保护层，避免电路受到机械性刮伤或是高温破坏。最后整个集成电路的周围会向外拉出脚架( Pin )，称之为打线，作为与外界电路板连接之用。
芯片测试的几个术语及解释(CP、FT、WAT)
CP是把坏的Die挑出来，可以减少封装和测试的成本。可以更直接的知道Wafer的良率。FT是把坏的chip挑出来；检验封装的良率。 现在对于一般的wafer工艺，很多公司多吧CP给省了；减少成本。 ＣＰ对整片Ｗａｆｅｒ的每个Ｄｉｅ来测试 而ＦＴ则对封装好的Ｃｈｉｐ来测试。 ＣＰＰａｓｓ才会去封装。然后ＦＴ，确保封装后也Ｐａｓｓ。 WAT是Wafer Acceptance Test，对专门的测试图形（test key）的测试，通过电参数来监控各步工艺是否正常和稳定； CP是wafer level的chip probing，是整个wafer工艺，包括backgrinding和backmetal （if needed），对一些基本器件参数的测试，如vt,Rdson,BVdss,Igss,Idss等，一般测试机台的电压和功率不会很高； FT是packaged chip level的Final Test，主要是对于这个（CP passed）IC或Device芯片应用方面的测试，有些甚至是待机测试； Pass FT还不够，还需要作process qual和product qual CP测试对Memory来说还有一个非常重要的作用，那就是通过MRA计算出chip level的Repair address，通过Laser Repair将CP测试中的Repairable die修补回来，这样保证了yield和reliability两方面的提升。 CP是对wafer进行测试,检查fab厂制造的工艺水平 FT是对package进行测试,检查封装厂制造的工艺水平 对于测试项来说,有些测试项在CP时会进行测试,在FT时就不用再次进行测试了,节省了FT 测试时间;但是有些测试项必须在FT时才进行测试(不同的设计公司会有不同的要求) 一般来说，CP测试的项目比较多，比较全；FT测的项目比较少，但都是关键项目，条件严格。但也有很多公司只做FT不做CP(如果FT和封装yield高的话，CP就失去意义了)。 在测试方面，CP比较难的是探针卡的制作，并行测试的干扰问题。FT相对来说简单一点。还有一点，memory测试的CP会更难，因为要做redundancy analysis,写程序很麻烦。 CP在整个制程中算是半成品测试，目的有2个，1个是监控前道工艺良率，另1个是降低后道成本（避免封装过多的坏芯片），其能够测试的项比FT要少些。最简单的一个例子，碰到大电流测试项CP肯定是不测的（探针容许的电流有限），这项只能在封装后的FT测。不过许多项CP测试后FT的时候就可以免掉不测了（可以提高效率），所以有时会觉得FT 的测试项比CP少很多。 应该说WAT的测试项目和CP/FT是不同的。CP不是制造（FAB）测的! 而CP的项目是从属于FT的（也就是说CP测的只会比FT少），项目是完全一样的；不同的是卡的SPEC而已；因为封装都会导致参数漂移，所以CP测试SPEC收的要比FT更紧以确保
_半导体_大规模集成电路工艺流程(精)
引言 随着半导体器件封装的小型化、片状化、薄型化和焊球阵列化，对半导体封装技术要求越来越高。由于封装材料复杂性的不断增加，半导体封装技术也越来越复杂，封装和工艺流程也越来越复杂。 1. （半导体）大规模集成电路封装工艺简介 所谓封装就是指安装半导体集成电路芯片用的外壳，通过芯片上的接点用导线连接到封装外壳的引脚上，这些引脚又通过印刷电路板上的导线与其他器件连接，它起着安装、固定、密封，保护芯片及增强电热性能等方面的作用。 1.1 以焊接技术为基础的互连工艺以焊接技术为基础的互连工艺普遍采用叠层型三维封装结构，即把多个裸芯片 （半导体）大规模集成电路工艺流程 张琦1 韩团军2 １．陕西理工学院机械工程学院；２．陕西理工学院电信系 或多芯片模块(MCM沿Z 轴层层叠装、互连，组成三维封装结构。叠层型三维封装的优点是工艺相对简单，成本相对较低，关键是解决各层间的垂直互连问题。根据集成功率模块的特殊性，主要利用焊接工艺将焊料凸点、金属柱等焊接在芯片的电极引出端，并与任一基板或芯片互连。目前的技术方案包括焊料凸点互连(SolderBall Interconnect和金属柱互连平行板结构(Metal Posts Interconnected Parallel PlateStructures--MPIPPS 等。
1.2以沉积金属膜为基础的互连工艺多采用埋置型三维封装结构，即在各类基板或介质中埋置裸芯片，顶层再贴装表贴元件及芯片来实现三维封装结构。其特点是蒸镀或溅射的金属膜不仅与芯片的电极相连，而且可以构成电路图形，并连至其他电路。其最大优点是能大大减少焊点，缩短引线间距，进而减小寄生参数。另外，这种互连工艺采用的埋置型三维封装结构能够增大芯片的有效散热面积，热量耗散可以沿模块的各个方向流动，有利于进一步提高集成模块的功率密度，以沉积金属膜为基础的互连工艺有薄膜覆盖技术和嵌入式封装等。 2. （半导体）大规模集成电路封装工艺流程 2.1 (半导体大规模集成电路封装前道工程 TAPE MOUNT →SAWING →DIE ATTACH →WIRE BOND T A P E M O U N T 工程是半导体ASSEMBLY 工程中的第一道工序，其目的在于将要加工的WAFER 固定，便于自动化加工。过程实质是用T AP E 从背面将WAFER 固定在RING 上。 现在所用的TAPE 成卷筒状，一面有黏性，通常使用的TAPE 为蓝色，具有弹性，呈半透明状。通常使用的TAPE 缺点 是随时间的增加黏性逐渐增大，一般在2～3天内加工完毕对产品没有影响。TAPE MOUNT 完成后要求在TAPE 与WAFER 间粘贴平整，如果背面存在气泡，在SAWING 时切割好的DIE 会脱离TAPE 翘起，将切割好的BLADE 损坏，同时也损坏了DIE 。因此T/M后应检查背面的粘合情况，如有少数气泡，可用指甲背面轻轻将气泡压平，若压不平，可用刀片将TAPE 划破一点，放出气泡中的空气，然后压平。气泡面积不能大于DIE 面积的1/4。 S A W I N G 工程是将W A F E R 上的CHIP 分离的过程，T/M完毕的WAFER 送至SAWING 工程，按照FAB 时形成的SCRIBE LINE 进行切割，将连在一起的CHIP 分开，形成每片IC 的核心。