DDR3处理要求

DDR要求规范

A. PCB的叠层（stackup）和阻抗

对于一块受PCB层数约束的基板（如4层板）来说，其所有的信号线只能走在TOP和BOTTOM层，中间的两层，其中一层为GND平面层，而另一层为VCC 平面层，Vtt和Vref在VCC平面层布线。而当使用6层来走线时，设计一种专用拓扑结构变得更加容易，同时由于Power层和GND层的间距变小

互联通道的另一参数阻抗，在DDR2的设计时必须是恒定连续的，单端走线的阻抗匹配电阻50 Ohms 必须被用到所有的单端信号上，且做到阻抗匹配，而对于差分信号，100 Ohms的终端阻抗匹配电阻必须被用到所有的差分信号终端，比如CLOCK和DQS信号。另外，所有的匹配电阻必须上拉到

在 DDR3的设计时，单端信号的终端匹配电阻在40和60 Ohms之间可选择的被设计到

ADDR/CMD/CNTRL信号线上，这已经被证明有很多的优点。而且，上拉到VTT的终端匹配电阻根据SI仿真的结果的走线阻抗，电阻值可能需要做出不同的选择，通常其电阻值在30-70 Ohms之间。

B. 互联通路拓扑

对于DDR2和DDR3，其中信号DQ、DM和DQS都是点对点的互联方式，所以不需要任何的拓扑结构，然而列外的是，在multi-rank DIMMs（Dual In Line Memory Modules）的设计中并不是这样的。在点对点的方式时，可以很容易的通过ODT的阻抗设置来做到阻抗匹配，从而实现其波形完整性。而对于 ADDR/CMD/CNTRL和一些时钟信号，它们都是需要多点互联的，所以需要选择一个合适对于DDR3，这些所有的拓扑结构都是适用的，然而前提条件是走线要尽可能的短。Fly-By拓扑结构在处理噪声方面，具有很好的波形完整性，然而在一个4 层板上很难实现，需要6层板以上，而菊花链式拓扑结构在一个4层板上是容易实现的。另外，树形拓扑结构要求AB的长度和AC的长度非常接近。考虑到波形的完整性，以及尽可能的提高分支的走线长度，同事又要满足板层的约束要求，在对于DDR2-800，这所有的拓扑结构都适用，只是有少许的差别。然而，菊花链式拓扑结构被证明在SI方面是具有优势的。

对于超过两片的SDRAM，通常，是根据器件的摆放方式不同而选择相应的拓扑结构。图3显示了不同摆放方式而特殊设计的拓扑结构，在这些拓扑结构中，只有A和 D是最适合4层板的PCB设计。然而，对于DDR2-800，所列的这些拓扑结构都能满足其波形的完整性，而在DDR3的设计中，特别是

C. 时延的匹配

在做到时延的匹配时，往往会在布线时采用trombone方式走线，另外，在布线时难免会有切换板层的时候，此时就会添加一些过孔。不幸的是，但所有这些弯曲的走线和带过孔的走线，将它们拉直变为等长度理想走线时，此时它们的时延是不等的。

显然，上面讲到的trombone方式在时延方面同直走线的不对等是很好理解的，而带过孔的走线就更加明显了。在中心线长度对等的情况下，trombone 走线的时延比直走线的实际延时是要来的小的，而对于带有过孔的走线，时延是要来的大的。这种时延的产生，这里有两种方法去解决它。一种方法是，只需要在 EDA工具里进行精确的时延匹配计算，然后控制走线的长度就可以了。而另一种方对于trombone线，时延的不对等可以通过增大L3的长度而降低，因为并行线间会存在耦合，其详细的结果，可以通过SigXP仿真清楚的看出，L3长度的不同，其结果会有不同的时延，尽可能的加长S 的长度，则可以更好的降低时延的不对等。对于微带线来说，L3大于7倍的走线到地的距离是必须的trombone线的时延是受到其并行走线之间的耦合而影响，一种在不需要提高其间距的情况下，并且能降低耦合的程度的方法是采用saw tooth线。显然，saw tooth线比trombone线具有更好的效果，但是，它需要更多的空间。由于各种可能造成时延不同的原因，所以，在实际的设计时，要借助于

考虑到在图2中6层板上的过孔的因素，当一个地过孔靠近信号过孔放置时，则在时延方面的影响是必须要考虑的。先举个例子，在TOP层的微带线长度是150 mils，BOTTOM层的微带线也是150 mils，线宽都为4 mils，且过孔的参数为：barrel diameter=8mils,pad diameter=18mils,anti-pad

这里有三种方案进行对比考虑，一种是，通过过孔互联的这个过孔附近没有任何地过孔，那么，其返回路径只能通过离此过孔250 mils的PCB边缘来提供；第二种是，一根长达362 mils的微带线；第三种是，在一个信号线的四周有四个地过孔环绕着。图6显示了带有60 Ohm的常规线的S-Parameters，从图中可以看出，带有四个地过孔环绕的信号过孔的S-Parameters就像一根连续的微带线，从而提高了 S21特性。由此可知，在信号过孔附近缺少返回路径的情况下，则此信号过孔会

现做一个测试电路，类似于图5，驱动源是一个线性的60 Ohms阻抗输出的梯形信号，信号的上升沿和下降沿均为100 ps，幅值为1V。此信号源按照图6的三种方式，且其端接一60 Ohms的负载，其激励为一800 MHz的周期信号。在0.5V这一点，我们观察从信号源到接收端之间的时间延迟，显示出来它们之间的时延差异。其结果如图7所示，在图中只显示了信号的上升沿，从这图中可以很明显的看出，带有四个地过孔环绕的过孔时延同直线相比只有3 ps，而在没有地过孔环绕的情况下，其时延是8 ps。由此可知，在信号过孔的周围增加地过孔的密度是有帮助的。然而，在4层板的PCB

对于DDR2和DDR3，时钟信号是以差分的形式传输的，而在DDR2里，DQS信号是以单端或差分方式通讯取决于其工作的速率，当以高度速率工作时则采用差分的方式。显然，在同样的长度下，差分线的切换时延是小于单端线的。根据时序仿真的结果，时钟信号和DQS也许需要比相应的

ADDR/CMD /CNTRL和DATA线长一点。另外，必须确保时钟线和DQS布在其相关的

ADDR/CMD/CNTRL和DQ线的当中。由于DQ和DM在很高的速度下传输，所以，需要在每一个字节

D. 串扰

在设计微带线时，串扰是产生时延的一个相当重要的因素。通常，可以通过加大并行微带线之间的间距来降低串扰的相互影响，然而，在合理利用走线空间上这是一个很大的弊端，所以，应该控制在一个合理的范围里面。典型的一个规则是，并行走线的间距大于走线到地平面的距离的两倍。另外，地过孔也起到一个相当重要的作用，图8显示了有地过孔和没地过孔的耦合程度，在有多个地过孔的情况下，其耦合程度降低了7 dB。考虑到互联通路的成本预算，对于两边进行适当的仿真是必

E. 电源完整性

这里的电源完整性指的是在最大的信号切换情况下，其电源的容差性。当未符合此容差要求时，将会导致很多的问题，比如加大时钟抖动、数据抖动和串扰。

这里，可以很好的理解与去偶相关的理论，现在从”目标阻抗”的公式定义开始讨论。

Ztarget=Voltage tolerance/Transient Current

在这里，关键是要去理解在最差的切换情况下瞬间电流（Transient Current）的影响，另一个重要因素是切换的频率。在所有的频率范围里，去耦网络必须确保它的阻抗等于或小于目标阻抗（Ztarget）。在一块PCB上，由电源和地层所构成的电容，以及所有的去耦电容，必须能够确保在100KHz左右到100-200MH左右之间的去耦作用。频率在 100KHz以下，在电压调节模块里的大电容可以很好的进行去耦。而频率在200MHz以上的，则应该由片上电容或专用的封装好的电容进行去耦在 DDR的设计上有三类电源，它们是VDD、VTT和Vref。VDD的容差要求是5%，而其瞬间电流从Idd2到Idd7大小不同，详细在JEDEC里有叙述。通过电源层的平面电容和专用的一定数量的去耦电容，可以做到电源完整性，其中去耦电容从10nF到10uF大小不同，共有10个左右。另外，表贴电容Vref要求更加严格的容差性，但是它承载着比较小的电流。显然，它只需要很窄的走线，且通过一两个去耦电容就可以达到目标阻抗的要求。由于Vref相当重要，所以去耦电容的摆放尽量靠近器件的管脚。

然而，对VTT的布线是具有相当大的挑战性，因为它不只要有严格的容差性，而且还有很大的瞬间电流，不过此电流的大小可以很容易的就计算出来。最终，可以通过增加去耦电容来实现它的目标阻抗匹配。

在4层板的PCB里，层之间的间距比较大，从而失去其电源层间的电容优势，所以，去耦电容的数量将大大增加，尤其是小于10 nF的高频电容。详细的计算和仿真可以通过EDA工具来实现。

F. 时序分析

对于时序的计算和分析在一些相关文献里有详细的介绍，下面列出需要设置和分析的8个方面：

1. 写建立分析： DQ vs. DQS

2. 写保持分析： DQ vs. DQS

3. 读建立分析： DQ vs. DQS

4. 读保持分析： DQ vs. DQS

5. 写建立分析： DQS vs. CLK

6. 写保持分析： DQS vs. CLK

7. 写建立分析： ADDR/CMD/CNTRL vs. CLK

8. 写保持分析： ADDR/CMD/CNTRL vs. CLK

举了一个针对写建立（Write Setup）分析的例子。表中的一些数据需要从控制器和存储器厂家获

取，段”Interconnect”的数据是取之于SI仿真工具。对于DDR2上面所有的8 项都是需要分析的，而对

于DDR3，5项和6项不需要考虑。在PCB设计时，长度方面的容差必须要保证total margin是正的。G. PCB Layout

在实际的PCB设计时，考虑到SI的要求，往往有很多的折中方案。通常，需要优先考虑对于那些对

信号的完整性要求比较高的。画PCB时，当考虑一下的一些相关因素，那么对于设计PCB来说可靠

性就会更高。

1. 首先，要在相关的EDA工具里要设置好里设置好拓扑结构和相关约束。

2. 将BGA引脚突围，将ADDR/CMD/CNTRL引脚布置在DQ/DQS/DM字节组的中间，由于所有这些

分组操作，为了尽可能少的信号交叉，一些独立的管脚也许会被交换到其它区域布线。

3. 由串扰仿真的结果可知，尽量减少短线（stubs）长度。通常，短线（stubs)是可以被削减的，但

不是所有的管脚都做得到的。在BGA焊盘和存储器焊盘之间也许只需要两段的走线就可以实现了，

但是此走线必须要很细，那么就提高了PCB的制作成本，而且，不是所有的走线都只需要两段的，

除非使用微小的过孔和盘中孔的技术。最终，考虑到信号完整性的容差和成本，可能选择折中的方

4. 将Vref的去耦电容靠近Vref管脚摆放；Vtt的去耦电容摆放在最远的一个SDRAM外端；VDD的去耦

电容需要靠近器件摆放。小电容值的去耦电容需要更靠近器件摆放。正确的去耦设计中，并不是所

有的去耦电容都是靠近器件摆放的。所有的去耦电容的管脚都需要扇出后走线，这样可以减少阻

5. 当切换平面层时，尽量做到长度匹配和加入一些地过孔，这些事先应该在EDA工具里进行很好的

仿真。通常，在时域分析来看，差分线里的两根线的要做到延时匹配，保证其误差在+/- 2ps，而其

它的信号要做到+/- 10 ps。

4、 从上所知，当频率越来越高，则对DDR信号处理要求越来越严格，所以我们统一按最严格的

现阶段所面对的DDR目前大都属于DDR2类型，也有少许DDR3类型的，将来会面对更多

我们目前比较常见的是 UDIMM 和 SODIMM ，因市场定位不一样，所以会有形状大小的

区别。而有些板卡则直接将 DDR2 或 DDR3 颗粒lay在PCB主板板上，就是我们常说的DDR 颗

如图：

5、 BGA拉线注意整齐美观，DDR信号分组走，同组走同层，过孔数及过孔位置保持一致 除注意DDR信号外，还需处理周边信号及相关电源和GND

注意根据LAYOUT GUIDE处理DATA/ADDR/CMD/CNTRL 等信号的参考层面 确认DDR信号的RULE设置正确，和shape、PIN、为安全间距，和VIA 不低于10mil间距

6、 绕线前检查修正并确认留有VCC GND通道：

7、 根据LAYOUT GUIDE 或客户提供的表格，分析DDR信号等长要求，在等长要求未彻底了解清楚前不适

8、 了解等长要求后，进行修线工作：

进行间距的调整：

DATA组与组之间的间距要求为1.5倍安全间距，DATA 与 ADDR/CMD/CNTRL 之间的间距要求为1.5倍安

DDR和周边的信号间距要求1.5倍安全间距，最好是能包GND

BGA和DIMM槽中的区域移出板外，修正DRC间距，最后剩余的DRC必须是确认无法修复的，禁止可修复 并清除多余线段

进行BGA和DIMM槽内的间距调整工作：

PIN与PIN中间走线需匀称分配间距，不管是一根还是两根还是三根信号，禁止随意靠向单边

区域内，空间必须平均分配利用，禁止随意一边紧一边松的状况

在有空间的情况下，线宽宽度必须尽可能做到最里面，禁止不加思考只跟随区域变动

8、BY-PASS电容必须均匀散摆在DIMM槽周边，靠近电源PIN，并尽量以直接接电源PIN为主

9、 绕线部分禁止偷间距，一律用弧形绕线

10、 禁止下列绕法：

11、面对自己弧度的绕线，尽量空出2倍于安全间距的空间，间距过小会增加EMI的干扰

12、 禁止出现走线线宽随意的变动（BGA处出线除外）

禁止出现绕线在中途偷间距的现象（指未达到安全间距）

13、 处理DDR时请思考以下几点问题：

禁止出现的问题点一律禁止出现；

能做更好的部分一定要做到更好；

试问：当你设计出来的DDR频率要求过高时，因细节处理不当导致该产品DDR部分无法运作，这时， 不同的产品，空间会有所差异，并非每一个案子都能按要求严格处理妥当，当空间不足以满足上述 当某些要求做不到，请先自我分析是确实做不到？还是没时间做？还是自己不想做到？请提出来通 处理过程中是否会和其他部分的空间起冲突？是否需要及时和其他同事沟通确认？

14、 处理完DDR，自我核对一次数据，并确认数据无误

DDR信号中含有CLK DQS等差分信号，具体要求详见差分信号处理规则.

严格的要求规则处理DDR信号：

解清楚前不适合展开绕线工作

要求为1.5倍安全间距

的，禁止可修复的DRC存在

止随意靠向单边