Cadence 约束管理器的基本介绍
Cadence原理图约束管理器的基本使用
1.1 约束管理器简介
约束管理器是一个交叉的平台，以工作薄（workbook）和工作表（worksheet）的形式通过用户定义约束管理来管理设计中的各个网络和管脚对。例如控制某条网络的阻抗值和布线长度等等。约束管理器具有以下功能：
1)它以数据表格的形式与用户接口，使用户能够快速的获取，修改和删除
用户定义的约束值。
2)它能够所有的定义的约束进行语法检查。
3)它提供约束的继承，在高等级对象中定义的约束能够被低等级对象所集
成。而且低等级对象可以重新定义约束覆盖从高等级对象继承下来的所
有约束。
能够产生原理图和pcb板关于约束捕捉的报告。
2.1 原理图和pcb板间约束捕捉的同步
原理图和pcb的约束同步是指在原理图或pcb中定义或修改的约束在原理图和pcb之间可以相互传递的（原理图到pcb或pcb到原理图）。如下图1所示：
图1 原理图与pcb板约束的同步
3.1 带约束管理的设计流程
带约束管理的设计流程与传统的设计流程相比，其主要包含了约束文件，该约束文件以设计板的名字命名，文件扩展名为.dcf，该文件放在设计板目录下的constraints目录下。例如在E:\KS8695P_DEMO_V100.1目录下创建了KS8695P_DEMO_V100.1工程，设计板的名称为NETCAMERA，那么在E:\KS8695P_DEMO_V100.1\WORKLIB\NETCAMERA\CONSTRAINTS目下会产生netcamera.dcf约束文件。带约束管理的设计流程如下图2所示：
图2 约束使能的设计流程
3.1.1 从原理图导出约束管理到pcb
在使能约束管理器的设计流程中，candence会产生5个必须发送pcb板上的文件：pstchip.dat，pstrxprt.datt，pstxnet.dat，pstcmdb.dat，pstcmbc.dat，其中前3个在传统的设计中也会产生，后2个是在使能约束管理器后产生的文件。其中：
●pstcmdb.dat：包含了在当前设计中关于约束管理的相关信息。在传统的
设计流程中，约束管理的信息存储在pstxnet.dat文件中，当使能约束管理器切换到带约束管理的设计流程时，约束管理的信息才转存到pstcmdb.dat文件中。
●pstcmbc.dat：包含了用在PCB中的约束管理信息。该文件是当从PCB到
约束信息到原理图时产生的。
注：一旦设计流程切换到带约束管理的设计流程时，设计无法返回到传统的设计流程。
从原理图导出约束管理到PCB的步骤如下：
在原理图中选择【File】>【Export Physical】，则出现如下界面：
图3 约束管理原理图导出界面
选中【Package Design】，【Update Allegro Board (Netrev)】和【Electrical constrains】（如果有定义约束管理，系统会自动选中变成灰色不能修改）复选筐，在【Electrical constrains】中如果选择【overwrites current constraints】选项，意思是用原理图的约束覆盖pcb板中约束。如果选择【export changes only】表示仅传递原理图中变更的约束到pcb。
1)点击【OK】导出。
3.1.2 从PCB导出约束管理到原理图
在原理图中选择【file】>【Import Physical】，出现如下界面：
图4约束管理原理图导入界面
选择【generate feedback files】【package design】，在【feedback】一栏中选择allegro pcb edit，在【electrical constraints】一栏中如果选择【import change only】表示设计同步仅仅导入allegro中电子约束改变的部分，如果选择【overwrite current constraints】表示覆盖原理图中的电子约束。
1)点击OK进行导入。
4.1 启动约束管理器
在原理图中选择【Tools】> 【Constraints】 > 【Edit】，然后出现以下图5所示的消息对话筐：
注意：必须选择Allegro Design Entry HDL 610
或者Allegro Design Entry HDL SI 610才能够获得约束管理器使用授权。
点击【OK 】进入约束管理，如果原理图没有展开，则还会弹出要求展开原理
图的消息对话筐，点击【是】进入约束管理器。
4.2 约束管理器的界面
进入约束管理器的界面后，可以看到界面包含了两个工作区，左边是工作簿/工作表选择区，用来选择进行约束的类型；右边是工作表区，是对应左边类型的具体约束设置值。例如点击左边的impedance 类型，左边就是与impedance 相关的内容，如下图6所示：
图 5 【constraint manager 】对话筐
图6 约束管理器界面
在工作簿/工作表区有两个顶层约束类型，分别为【electrical constraint set】和【net】。在【electrical constraint set】文件夹中可以定义通用的设计约束，可以创建通用的对象分组，然后将这些设计约束集指定给相应的对象；在【net】文件夹中可以创建针对指定网络对象分组，可以定义基于网络相关属性的约束集。
4.3 对象(object)
对象是约束所要设置的目标，是具有优先级的，顶层指定的约束会被底层的对象继承，底层对象指定的同样约束优先级高于从顶层继承下来的约束，一般尽量在顶层指定约束。
最顶层的对象是系统system，最底层的对象是管脚对pin–pair。对象的层次关系依次为：
4.3.1 系统
系统是最高等级的对象，除了包括设计（比如单板）之外，还包括连接器这些设计的扩展网络、互连电缆和连接器。
4.3.2 设计
设计代表一个单板或者系统中的一块单板，在多板结构中，每块板都是系统的一个单独的设计。
4.3.3 总线
总线是管脚对、网络或者扩展网络的集合。在总线上获取的约束被所有总线的成员继承。在与原理图相关联时，约束管理器不能创建总线，而且总线是设计层次的，并不属于系统层次。
4.3.4 差分对
用户可以对具有差分性质的两对网络建立差分对。
4.3.5 扩展网络/网络
网络就是从一个管脚到其他管脚的电子连接。如果网络的中间串接了被动的、分立的器件比如电阻、电容或者电感，那么跨接在这些器件的两个网络可以看成一个扩展网络。如下图7所示，网络ClkoutA和ClkoutB组成一个扩展网络。
4.3.6 相对或匹配群组
匹配群组也是网络、扩展网络和管脚对的集合，但集合内的每个成员都要匹配或者相对于匹配于组内的一个明确目标，且只能在【relative propagation delay】工作表定义匹配群组，共涉及了三个参数，目标，相对值和偏差。如果相对值没有定义，匹配群组内的所有成员将是绝对的，并允许一定的偏差。如果定义了相对值，那么组内的所有成员将相对于明确的目标网络。
●目标：组内其他管脚对都要参考的管脚对就是目标，目标可以是默认的
也可以是明确指定的管教对，其他的管脚对都要与这个目标比较。
●相对值：每个成员与目标的相对差值，如果没有指定差值，那么所有成
员就需要匹配，如果此值不为0，群组就是一个相对匹配的群组。
●偏差：允许匹配的偏差值。
4.3.7 管脚对
管脚对代表一对逻辑连接的管脚，一般是驱动和接收。Pin-pair可能不是直接连接的，但是肯定存在于同一个网络或者扩展网络中
5.1 约束对象的建立
打开约束管理器后，在【electrical constraint set】工作簿栏对应的
右边工作表中会产生两种对象：system和设计（netcamera），如下图所示：
图 8 【electrical constraint set】对象示意图
在【net】工作薄对应的右边工作表区会自动产生四种类型的对象：system，设计（netcamera），总线（如ARM_ADDR）和网络( 如ADC_RESET*)。
1.建立差分对
图9 【net】对象示意图
如果在设计中有差分网络，需要对差分网络做些约束的话，必须首先建立差分对这个对象。
a) 首先选择左边工作簿的任何一栏，然后在右键点击右边的工作区
object 栏目下设计或网络（总线需要展开）。例如选择工作薄中【net 】中的【impadence 】栏，然后右键点击右边工作区的设计netcamera 。
b) 在弹出的对话筐中选择create ，在扇出的菜单中左键点击
differential pair 。如下图所示：
c) 左键点击
differential pair 后弹出的对话对话筐如下图所示
d) 在左上脚的下拉菜单中选择net ，然后在网络选择筐中选择要创建差分对
的两个网络，例如USB1P+，USB1P －。
e) 点击>键，USB1P+，USB1P －两个网络添加到左边的【selection 】筐
中，并在diff pair 的空白栏中自动添加差分对的名称，用户也可以修
图 10 创建差分对示意图
图11 差分网络选择图
改差分对的名字。如本例中产生USB1P 的差分对，如下图所示：
f) 点击【create
】按扭进行创建。
g) 另外，可以点击【delete 】按钮对差分对进行删除，点击【modify
】
进行修改。
h) 如果继续创建差分对，先清空selection 里的内容，再按照步骤d ）～
f ）创建差分对USB2P ，USB3P ；
i) 点击左上脚的下拉菜单，选择diff pair 可以浏览所有创建的差分对，
如下图13所示。
j) 点击【close 】推出
图12 创建差分对
图 13 浏览差分对示意图
2.创建总线
在原理图中打开的约束管理器不能创建新的总线对象，是由系统自动创建。
3.匹配群组和管脚对的创建
匹配群组和管脚对这两个对象主要应用于仿真，这里不再叙述。
5.2通用约束的建立
5.2.1 建立约束名
通用约束就是能够被所有对象参考的约束，它的约束优先级最低，能够被更低层的约束所覆盖。下面首先见绍约束名的建立过程：
1)点击左边工作区的【electrical constraints set】并展开，
选择【all constraints】下的【signal
integrity/timing/routing】，展开右边的工作表，右键点击工
作表的【netcamera】。
2)选择【create】—>【electrical CSet…】。如下图14所示：
图 14 创建通用约束
3)点击【electrical CSet…】，弹出命名通用约束属性对话筐，输
入general为该属性命名，如下图15所示：
4)
点击【OK 】完成，返回到工作区中，展开可以看到在netcamera 下有个general 的约束名，如下图16所示：
5) 重复步骤1）～4）建立通用约束名General_Diff ，如下图16所示。
5.2.2 设置通用约束值
在命名了通用约束属性后，就可以设置约束名的约束值了，下面举例见绍一些常用约束值的设置，general 约束针对一般网络，genera_diff 约束是针对差分线的约束，接图16。
1) 设置短桩分支线的最大长度
在右边的工作区找到【wiring 】列，在与【general 】行对应的【stub length 】子列中输入所需的长度值，如200mill ，如下图17所示：
图15 属性命名对话筐
图 16 约束属性设置工作区
图 17 【wiring 约束设置筐】
2) 设置最大过孔数量
在右边的工作区找到【wiring 】列，在与【general 】行对应的【Max Via Count 】子列中输入所需的值，如5个，如上图17所示。
3) 设置表层最大走线长度
在右边工作区找到【wiring 】列，在与【general 】行对应的【Max Exposed Length 】子列中输入所需的值1000mil ，如上图17所示。
4) 设置走线的阻抗值和误差
在右边的工作区找到【impedance 】列，在与【general 】和【general_diff 】行对应的【target 】子列中输入阻抗值如50Ω，在【tolerance 】输入误差值15％，如下图18所示：
5)
设置差分对的约束特性
在右边的工作区找到【differential pair 】列，然后在与【general_diff 】行对应的各个子列中输入相应的约束值。 a) 差分对非耦合带的计算
在【gather control 】的下拉菜单中有三个选项：【include 】表示非耦合带长度包括刚从芯片出来的走线，这些线段通常是非耦合的；【ignore 】表示非耦合带的长度不包括这个线段的长度；【clear 】表示清楚设置值。如选择【include 】，如下图19所示，
图18 通用阻抗设置
图19 差分属性设置1
b)非耦合带的最大长度
在【Max Uncouple】列设置差分对的非耦合带的最大长度，该例中设置为50mil，如上图19所示。
c)差分对转换的相位误差
【phase tolerance】用来设置差分对的相位转化误差，也就是差分对成员在电平转换时的时间同步性，其值可以用长度mil为单位表示同步性，也可以用时间ns来表示转换误差。通过点击【phase tolerance】下小横条按钮，显示mil或ns，如下图20所示，点击该横条按钮弹出选择mil和ns的对话筐，该列中选择ns为单位，转换同步误差为50ns。
图 20 选择差分对【phase tolerance】属性图
d)差分对成员的最小线间距
在【Min Line】子列中设置差分对的最小线间距，输入6mil。该间距一定要小于等于【Primary Gap】的值减去【(-)Tolerance】的值，也一定要小于等于【Neck Gap】的值减去【(-)Tolerance】的值，如下图21所示：
图21 差分属性设置2
e)差分成员对的边到边的理想间距
在【Primary Gap】设置差分成员对的边到边的理想间距，（＋/
－）值是允许的偏差值，如果间距在偏差范围内，差分对表示是
耦合，该列中设置为7mil，如上图21所示。
f)差分对成员的线宽
【Primary Width】中设置差分对的线宽，如7mil，如上图21
所示。
g)最小可允许的边到边的间距
【Neck Gap】下设置差分对成员最小可允许的边到边的间距，当
在比较密集的区域走线时，可能需要切换到Neck模式。如下图
22所示，设置7mil。
图22 差分属性设置3
h)最小可允许的差分线宽
【Neck Width】设置最小的差分对线宽，当在比较密集的区域走
线时，可能切换到Neck模式。如上图22所示，设置7mil。
i)边到边理想间距的误差
【(+)Tolerance】和【(-)Tolerance】分别表示边到边理想间距
的正负误差。如上图22所示，设置1mil。
5.2.3通用约束值的分配
在建立通用约束general，general_diff之后，就可以把该约束值分配给不的对象。
1)【Wiring】和【impedance】相关约束属性的分配
选择左边工作薄【Net】－>【Routing】下任何一个要约束表，右边工作区显示对象和约束属性。
例如要给总线ARM_ADDR分配的相关约束值，包括短桩分支线的最大长
度，最大过孔数量，表层走线的最大长度，阻抗值等等。点击与【ARM_ADDR】行相对应的【Reference Electrical CSet】列，就会弹出【Reference Electrical CSet】对话框，在该对话筐的下拉Current Reference下拉菜单中选择general，如下图23所示。
图23【Reference Electrical CSet】对话筐
点击【OK】完成设置，返回到先前的工作区，如下图24所示。由于总线是网络的集合，它的约束值可以继承到其各个低等级的网络中去。图24也显示其继承性。
图24 【wiring】的约束值设定
另外，可以针对某个网络或总线直接修改约束，只要在对应对象的某个约束属性中直接输入约束值即可。例如把ARM_ADDR<0>的过孔数量修改为2。可以在ARM_ADDR<0>行对应的【Via Count】列的子列【Max】中输
入2即可完成修改。
2)差分约束属性的分配
1)选择左边工作薄【Net】－> 【Routing】－>【Differetial Pair】，
右边的工作区显示其可以设定的约束值。
2)点击右边的工作区object列差分线USB1P的【Reference Electrical
CSet】，在弹出的对话筐的下拉菜单选择general_diff。
5.2.4低等级对象约束值的设定
对象除了通过调用事先设定的约束外，还可以直接在网络对象上设定约束值。例如给差分线USB2P设置阻抗差分阻抗为90ohm，单线的阻抗为45ohm。
1)在左边的工作簿选择【Net】－>【Routing】－>【Impedance】。
2)展开右边【object】列中的USB2P差分网络，在与该行对应的【Target】
列中输入90，【Tolerance】中输入15％。
3)修改USB2P＋和USB2－网络的【Target】值为45，如下图25所示：
图25 差分阻抗设置
其他针对网络的约束值（如最大过孔等）设定步骤类似，这里不在见绍。
5.2.3 线间距和线宽的设置
1)选择左边工作簿的【net】文件夹，在这文件下选择【general
property】，则在左边可以只能看到三个对象：system，design（在
次例子为设计名称为netcamera）和网络。如果某个对象前面有个【＋】
号，点击可以展开它的下一级的对象。如下图26所示：
图 26 【general property】界面
2)在右边的工作区中，【physical】列定义某个网络的线宽度，单位为mil，
【spacing】列定义某个网络的线间距，可以直接输入数据进行定义。
例如在ARM_ADDR<0>网络定义了线宽8mil，线间距为9mil。
5.2.3 包地的设置
在设计中通常对某些敏感的信号线进行屏蔽处理（也称为包地），下面以对VIDEO1NP网络进行屏蔽处理为例进行说明，屏蔽地网络为AGND_VIDEO。
1)设置屏蔽网络。选择左边工作簿的【net】文件夹，在这文件下选择
【general property】。在右边的工作区中找到【VOLTAGE】列，
在对应的网络AGND_VIDEO行中填入0。如下图27所示：
图 27 屏蔽地网络的设置
2)在右边的工作区中找到【shield】列，其下面有对应的两个子列
3)【shield】和【type】。【shield】子列用来选择屏蔽地网络，
【type】选择屏蔽的方式。如下图16所示：
图16 屏蔽网络示意图
4)点击VIDEO1N网络对应的shield列，弹出【set shield_net】
对话筐，选择AGND_VIDEO如下图17所示：
图 17 选择屏蔽地网络对话筐
点击【ok】完成屏蔽地的选择。
5)点击VIDEO1N网络对应的type列，在下拉的菜单中选择屏蔽类型，
如下图18所示：
Para
图 18 屏蔽类型选择
●Parallel表示屏蔽地与被屏蔽的网络在同一层并行走线。
●Tandem表示在被屏蔽的网络对应的上下层走屏蔽线。
●Coax表示Parallel和Tandem走线的集合。
Not：在使用约束管理器时，为了安全请定时保存约束文件。
Allegro_约束管理器-_Constraint_Manager
Allegro? Constraint Manager User Guide 1 Welcome to Constraint Manager Topics in this chapter include The Allegro? Constraint Manager Information Set on page 12 What is Allegro? Constraint Manager?on page 13 Accessing Constraint Manager on page 17 Domains, Workbooks, Worksheets, and Cells on page 21 Constraint Manager’s User Interface Controls on page 33 Enhancements Done in 16.3 The Allegro? Constraint Manager Information Set The Allegro? Constraint Manager information set consists of online books accessible from Cadence Help in both HTML and PDF formats. All documentation is accessible from Constraint Manager’s help menu. Refer to . . .for this level of information Allegro?Constraint Manager User Guide (this book) This book is for users who want to know how to use Constraint Manager in the design flow. This book complements the information in the Allegro? Constraint Manager Reference.
cadence入门教程_修改版
Introduction to Cadence Customer IC Design Environment 熊三星徐太龙编写 安徽大学电子信息工程学院微电子学系
目录 1. Linux 常用命令 (3) 2. 软件的启动 (5) 3. 建立工程 (7) 4. 画原理图 (9) 5. 原理图仿真 (17) 6. 生成symbol (25) 7. 版图 (30) 8. DRC检查 (50) 9. LVS检查 (54) 10. PEX参数提取 (58) 11. 后仿真 (61)
1.Linux 常用命令 目前，电子设计自动化（Electronic Design Automation, EDA）工具多数都基于Linux操作系统，因此在学习使用EDA之前，有必要掌握一些Linux操作系统的基本命令。 1.mkdir mkdir命令让用户在有写权限的文件夹（目录）下建立一个或多个文件夹（目录）。其基本格式如下： mkdir dirname1 dirname2 ... （dirname 为文件夹或者目录的名字） 2.cd cd命令让用户进入一个有权限的文件夹（目录）。其基本格式如下： cd Filename （Filename为文件夹或者目录的名字） cd .. （.. 表示上一层文件夹或者目录） 3.ls ls命令用以显示一个文件夹（目录）中包含的文件夹（目录）或者文件。其基本格式如下： ls Filename （Filename为文件夹或者目录的名字） 如果ls命令后没有跟文件夹（目录）名字，显示当前文件夹（目录）的内容。 ls 命令可以带一些参数，给予用户更多相关的信息： -a : 在UNIX/Linux中若一个文件夹（目录）或文件名字的第一个字元为"." ，该文件为隐藏文件，使用ls 将不会显示出这个文件夹（目录）或文件的名字。如cshell 的初始化文件.cshrc，如果我们要察看这类文件，则必须加上参数-a。格式如下：ls –a Filename -l : 这个参数代表使用ls 的长(long)格式，可以显示更多的信息，如文件存取权，文件拥有者(owner)，文件大小，文件更新日期，或者文件链接到的文件、文件夹。 4.cp cp命令用于文件夹（目录）或文件的复制。其基本格式如下： cp source target 将名为source的文件复制一份为名为target的文件。如果target 文件不存在，则产生文件名为target 的文件，如果target 文件存在，缺省时自动覆盖该文件。 cp file1 file2…dir 将文件file1 file2 ... 都以相同的文件名复制一份放到目录dir 里面。
OrCAD Capture CIS Cadence原理图绘制
OrCADCaptureCIS(Cadence原理图绘制) 1,打开软件........................................ 2，设置标题栏..................................... 3，创建工程文件................................... 4,设置颜色........................................ 2.制作原理库.......................................... 1,创建元件库...................................... 2，修改元件库位置，新建原理图封库................. 3，原理封装库的操作............................... 3.绘制原理图.......................................... 1.加入元件库，放置元件............................ 2.原理图的操作.................................... 3.browse命令的使用技巧 ........................... 4.元件的替换与更新................................ 4.导出网表............................................ 1.原理图器件序号修改.............................. 2.原理图规则检查.................................. 3.显示DRC错误信息................................ 4.创建网表........................................ 5.生成元件清单(.BOM)..................................
Cadence原理图绘制流程
第一章设计流程 传统的硬件系统设计流程如图1－1所示，由于系统速率较低，整个系统基本工作在集中参数模型下，因此各个设计阶段之间的影响很小。设计人员只需要了解本阶段的基本知识及设计方法即可。但是随着工艺水平的不断提高，系统速率快速的提升，系统的实际行为和理想模型之间的差距越来越大，各设计阶段之间的影响也越来越显著。为了保证设计的正确性，设计流程也因此有所变动，如图1－2所示，主要体现在增加了系统的前仿真和后仿真。通过两次仿真的结果来预测系统在分布参数的情况下是否能够工作正常，减少失败的可能性。 细化并调整以上原理图设计阶段的流 程，并结合我们的实际情况，原理图设计 阶段应该包括如下几个过程： 1、 阅读相关资料和器件手册 在这个阶段应该阅读的资料包括，系统的详细设计、数据流分析、各器件手册、器件成本等。 2、 选择器件并开始建库 在这个阶段应该基本完成从主器件到各种辅助器件的选择工作，并根据选择结果申请建库。 3、 确认器件资料并完成详细设计框图 为保证器件的选择符合系统的要求，在这一阶段需要完成各部分电路具体连接方式的设计框图，同时再次确认器件的相关参数符合系统的要求，并能够和其他器件正确配合。 4、 编写相关文档 这些文档可以包括：器件选择原因、可替换器件列表、器件间的连接框图、相关设计的来源（参考设计、曾验证过的设计等），参数选择说明，高速连接线及其它信息说明。 5、 完成EPLD 内部逻辑设计，并充分考虑可扩展性。
在编写相关文档的的同时需要完成EPLD内部逻辑的设计，确定器件容量及连接方式可行。 6、使用Concept-HDL绘制原理图 7、检查原理图及相关文档确保其一致性。 以上流程中并未包括前仿真的相关内容，在设计中可以根据实际情况，有选择的对部分重要连线作相关仿真，也可以根据I/O的阻抗，上升下降沿变化规律等信息简单分析判断。此流程中的各部分具体要求、注意事项、相关经验和技巧有待进一步完善。
cadence入门教程
本文介绍cadence软件的入门学习，原理图的创建、仿真，画版图和后仿真等一全套过程，本教程适合与初学着，讲到尽量的详细和简单，按照给出的步骤可以完全的从头到尾走一遍，本教程一最简单的反相器为例。 打开终端，进入文件夹目录，输入icfb&启动软件，主要中间有个空格。 启动后出现下图： 点击Tools的Library Manager，出现如下： 上面显示的是文件管理窗口，可以看到文件存放的结构，其中Library就是文件夹，Cell就是一个单元，View就是Cell的不同表现形式，比如一个mos管是一个Cell，但是mos管有原理图模型，有版图模型，有hspice参数模型，有spectre参数模型等，这就列举了Cell的4个View。他们之间是树状的关系，即，Library里面有多个Cell，一个Cell里面有多个View。应该保持一个好习惯就是每个工程都应该建立一个Library，Cell和View之间的管理将在后面介绍。
现在建立工程，新建一个Library，如下左图，出现的对话框如下有图： 在上右图中选择合适的目录，并敲入名字，这里取的是inv，这就是新建的文件夹的名字，以后的各种文件都在这个文件夹下。OK后出现下面对话框 这个对话框是选择是否链接techfile，如果只是原理图仿真而不用画版图，就选择Dont need a techfile，这里我们要画版图，而且有工艺库，选择Attach to an existing techfile，OK 后出现下面对话框：
在technology Library选择tsmc18rf，我们使用的是这个工艺库。Inv的文件夹就建好了，在Library Manager就有它了，如下图： 文件夹建好了后，我们要建立原理图，在inv的Library里面新建Cell如下：
Cadence 16.2 学习笔记(一)
D:\Cadence\SPB_16.3\share\pcb\pcb_lib\symbols 原理图操作 Friday, September 07, 2012 12:47 PM
为什么我的cadence16。3绘制原理图DRC 检测没问题之后，生成网表出现错误呢error initializing COM property pages: 无效指针 ? ? I'm using 16.2 demo version on the 64bit version of Windows 7. When I try to create a netlist, it generates generates an error message saying: "Error initializing COM property pages: Invalid pointer" The netlist creation window has a blank PCB Editor tab, in which I can't generate a netlist for PCB Editor.Anyone knows the solution? Thanks. I found the (partial) solution as following: Error while creating a netlist in Capture My operating system is Vista. I get the error -“Error initializing COM property pages: Invalid pointer ”while trying to generate the Allegro net list. PROBLEM: While creating a netlist in OrCAD Capture 9.2.3, the following error message appears “Error initializing COM property pages: Invalid pointer ”. Why? SOLUTION: This error message appears because of an improper entry in the registry of the pxllite.OCX file. You can solve this problem in the following tree ways: Solution 1: Manually register the Dynamic Link Libraries (.DLL). To manually register the pxllite.ocx file: 1. Choose Start > Run to open the Run window. 2. Type cmd to open the command line window (CTRL+right click, run as admin) 3. Go to
约束理论的管理方法与作用
---------------------------------------------------------------范文最新推荐------------------------------------------------------ 约束理论的管理方法与作用 约束理论(TOC)是由以色列物理学家埃利?格特拉特(EliGoldratt)博士于20世纪80年代中期在他的最优生产技术(OPT)基础上创立和发展起来的。TOC在OPT的基础上已发展为:(1)使瓶颈产能最大化,从而使系统有效产出最大化的生产管理技术;(2)系统地解决问题的一套思维流程;(3)辨识系统核心问题并持续提升系统限制的管理哲学。TOC认为任何系统至少存在着一个约束,如果这个约束决定一个企业或组织达成目标的速率,则必须从克服该约束着手,才能以更快速的步伐在短时间内显著地提高系统的产出。TOC给出了管理改善的起点和路径,使得企业避免了不必要的弯路。因此,TOC对企业优化管理具有方法论上的意义。一、约束理论(TOC)(一)约束理论的基本原则(1)平衡物流,而不是平衡能力。所谓物流平衡就是使各个工序都与瓶颈机床同步,以求生产周期最短、在制品最少。(2)非瓶颈资源的利用程度不是由它们自己的潜力决定的,而是由系统的约束决定的。约束资源制约着系统的产出能力,而非约束资源的充分利用不仅不能提高有效产出,而且会使库存和运行费增加。(3)资源的“利用”和“活力”不是同义词。“利用”是指资源应该利用的程度,“活力”是指资源能够利用的程度。(4)瓶颈上一小时的损失,则是整个系统一个小时的损失。(5)非瓶颈获得的一个小时是毫无意义的。非瓶颈资源利用率的提高,可能会造成系统物流的不平衡或库存的增加,并不能提高系统的整体效率。(6)瓶颈控制了库存和产销率。(7)转运批量可以不等 1 / 9
R.E管理器的新手使用教程
R.E管理器的新手使用教程 R.E管理器全称为Root Explorer，顾名思义是最高权限管理器。 使用本软件需要ROOT，相关ROOT教程请在各手机的板块置顶区寻找。R.E管理器高清美化版下载很多机友不懂为何要刷机，为何要root。在这里看完R.E管理器的大致功能后，相信你们能了解root能起到哪些作用了。 （请再次确保您的机器已经ROOT） 请看： “R.E.管理器是由Speed Software开发的一款高权限文件管理器，获取ROOT 权限后可对系统文件进行操作。 主要功能： - 常用文件管理功能 - 三种列表视图方式 - 自定义文件排序方式 - 显示隐藏文件 - 快速搜索文件 - 书签功能，可将某一文件路径设为书签或首页，方便快速打开目录 - 可删除系统自带程序 - 获取ROOT权限后可对系统文件进行操作 - 获取ROOT权限后通过该软件打开安装的程序可以ROOT权限运行 - 查看、解压、创建Zip/Tar/Gzip文件 - 显示图像缩略图 - 显示APK文件的图标 - 更改文件和文件夹的所有者/用户组 - 设置文件和文件夹的读/写/执行权限和特殊权限（SUID/SGID/SBIT）” 以上是R.E管理器的基本功能，首先先进入R.E管理器的主界面这便是R.E管理器首页，包含了各个系统文件夹，配合详细信息，非常简洁。程序上部分的“挂载读写”类似于USB的解锁功能，挂载读写后就能对目前的手机系统进行APK替换，删除等一系列操作修改点击功能键，跳出菜单 新建文件夹——设置主系统文件夹
设置——进入R.E管理器设置界面 书签——跳转进入标记的书签界面 搜索——直接搜索手机内部文件 多选——批量操作 主页——回到R.E管理器主界面 刷新——刷新当前界面 新建文件——创建新文件再点击设置，就能对R.E管理器进行初级设置和修改显示界面了。这里需要额外提到“显示隐藏文件” 相信大多数机友的手机都或多或少的保存着一些私人文件和照片，如何防止在公共场合社交的时候，别人提出看看你的手机翻到你的隐藏内容呢？ 在安卓设备里面，你可以通过在TF卡或者内置SD储存内设置“.”开头的文件夹，例如“.ABC”。 然后把想要隐藏的文件或者照片放进去，手机内置文件查看器和ES文件管理器等均无法查看到“.ABC”这个文件夹， 这样就达到了隐藏文件的目的。 在R.E管理器勾选“显示隐藏文件”后你就能找到这些文件了，然后等到没人干扰的时候。。。嘿嘿嘿嘿。。。按住文件还能有其它操作方式： 打开方式——指定通过手机内部的某一应用程序打开 全部提取——显示安装路径 删除——删除文件/文件夹 重命名——重命名文件/文件夹 复制——复制文件/文件夹 剪切——剪切复制文件/文件夹 权限——修改文件权限（下面会具体提到） 属性——查看文件，文件夹属性
cadence基础学习
教程实例： DSP最小系统 教程内容： 1、利用Capture CIS[原理图设计]进行原理图设计 2、利用Cadence PCB Editor[PCB编辑器]布局布线 3、光绘文件（Artwork）制作，生成Gerber 文件 1mil=0.0254mm
一原理图 放大I 缩小O 图纸右下角标注：Design Template[设计模板] 1、创建新工程文件库文件 2、参考datasheet在库文件中添加新元件： Place pin（画管脚编辑属性，power型visible）、Place pin array（管脚阵列）全部元件在Spreadsheet表中编辑（全选右键单击edit properties）可以在新建元件时选New Part Creation Spreadsheet 通过表格创建多引脚元件 常用选项：Option-part properties / package properties[属性] 画不规则元件：Preference[优先权]中取消Pointer snap to Grid[指针对齐网格]，随意划线，画完再改回去
3、分裂原件：homogeneous（完全相同）、heterogeneous（多个功能模块不同）以NE5532 为例 Tools-Annotate：给元件编号原理图中多个heterogeneous分裂原件的分组问题：库文件中选中分裂原件，在part properties 中新建new property（name如package不可为group，value为组号123等），分裂原件的多个部分都要执行上一操作；打开原理图，双击分裂原件在property editor 中将package属性设置为相同则为同一组分裂原件；要给之编号还需在annotate[注释]菜单physical packaging栏中将最后一项改为上文中name名 大型元件的分割：参考《cadence电路设计案例精析》P18 4、在工程中添加元件库（自建库、系统库）电容电阻电感变压在discrete库中不知道元件在哪个库可以搜索 “放置元件”的意思是：place part 5、元件的连接：直接连、用网络别名
Cadence 原理图库设计
Cadence原理图库设计 一.工具及库文件目录结构 Cadence提供Part Developer库开发工具供大家建原理图库使用。 Cadence 的元件库必具备如下文件目录结构为： Library----------cell----------view(包括Sym_1,Entity,Chips,Part-table) Sym_1:存放元件符号 Entity:存放元件端口的高层语言描述 Chips:存放元件的物理封装说明和属性 Part-table:存放元件的附加属性，用于构造企业特定部件 我们可以通过定义或修改上述几个文件的内容来创建和修改一个元件库，但通过以下几个步骤来创建元件库则更直观可靠一些。 二.定义逻辑管脚 在打开或新建的Project Manager中，如图示，打开Part Developer。 然后出现如下画面， 点击Create New,下图新菜单中提示大家选择库路径，新建库元件名称及器件类型。
点击ok后，Part Developer首先让大家输入元件的逻辑管脚。一个原理图符号可以有标量管脚和矢量管脚。 标量管脚在符号中有确定位置，便于检查信号与管脚的对应，但矢量管脚却可使原理图更简洁，适用于多位 总线管脚。 点击上图中的Edit,编辑器会让我们对首或尾带有数字的字符串的多种输入方式（A1; 1A; 1A1）进行选择,一但选定，编辑器即可对同时具有数字和字母的管脚输入进行矢量或标量界定。 管脚名首尾均不带数字的字符串如A; A1A则自动被识别为标量管脚。 按照元件手册决定管脚名称及逻辑方向,选择是否为低电平有效，点击ADD即可加入新的管脚。 (注：不论是标量或矢量管脚，均可采用集体输入，如在Pin Names栏可输入A1-A8, 1C-16C)
Allegro PCB设计中的约束管理
Allegro PCB设计中的约束管理 本章主要介绍一下约束管理器的使用，约束管理器贯穿于原理图设计、PCB 设计、仿真分析设计，这里主要讲述在PCB Editor中如何使用约束管理器来对信号进行约束设置。 一、约束管理器概述 约束管理器是贯穿于整个PCB设计平台的一个对信号约束的工具，在整个项目的开发过程中，起着桥梁的作用。我们可以在原理图设计阶段在约束管理器中设定约束来指导PCB设计；也可以在使用仿真分析工具仿真后，将仿真分析的拓扑添加到约束管理器中从而来驱动布局、布线。 约束管理器是以表格形式为基础的工作表形式，所以其操作简单、运用灵活。它将印制电路板所有的网名以表格形式显示，不仅使设计者对网名一目了然且更加方便地对信号设定不同的规则。对不同的规则如相对长度规则、总长度规则、曼哈顿长度规则等分了不同的栏显示以方便大家的规则设定。 二、约束管理器 1、约束管理器的启动 在Allegro PCB Design中，选择菜单命令Setup/Electrical Constraint Speadsheet或者单击Setup工具栏中的按钮，打开约束管理器，如图10_1所示。 10_1 2、约束管理器界面概述
1）菜单栏 约束管理器的菜单栏包括：File、Edit、Objects、Column、View、Analyze、Audit、Tools、Window及Help。 2）Electrical Constraint Set栏 此栏主要是对电气规则来设定约束，包括：Signal Intergrity（信号完整性设置规则）、Timing（时序规则设置）、Routing（布线设置）、All Constraint（所有的约束管理）。 3）Net栏 Net栏主要对指定的网络来设置不同的约束规则，包括Signal Intergrity（信号完整性设置规则）、Timing（时序规则设置）、Routing（布线设置）、Custom Measeurement（用户添加规则管理）、General Properties（通用属性设置）。 4）设计规则约束设置 包括：Electrical（电气规则）、Spacing（间距规则设置）、Physical（物理规则设置）、Design（设计规则设置）。 三、线的约束设置 约束管理器可以设定的规则很多，但是真正常用的是Net栏中Routing中的各项对布线的约束设置。包括：Wiring（线路设置）、Impedance（阻抗设置）、Min/Max Propagation Delays（最大或最小传输延时设置）、Total Etch Length（总长度设置）、Differential Pair（差分对的设置）和Relative Propagation Delay（相对传输延时设置）。 1、创建Bus 在设定约束的时候，可以对单独的网络进行设置，也可以对一个Bus进行设置。对于在原理图设计的时候没有设计总线形式的网络，也可以在约束管理器中创建一个Bus。方法如下：1、在约束管理器Net栏中选择Routing/Wiring，展开所有的网络列表；2、选中要创建Bus的网络名，单击鼠标右键，在弹出的菜单中选择Create/Bus，如图10_2所示；3、在弹出的对话框中输入创建的Bus名，如图10_3所示；4、点击“Ok”完成Bus的创建，此Bus会在约束管理器中即时显示。 注意：对一个Bus内的信号线，其布线拓扑应基本一致，否则，在设定约束后，布线的时候会引起匹配不当。
于博士Cadence视频教程原理图设计pdf
Cadence SPB 15.7 快速入门视频教程 的SPB 16.2版本 第01讲 - 第15讲：OrCAD Capture CIS原理图创建 第16讲 - 第26讲：Cadence Allegro PCB创建封装 第27讲 - 第36讲：Cadence Allegro PCB创建电路板和元器件布局 第37讲 - 第46讲：Cadence Allegro PCB设置布线规则 第47讲 - 第56讲：Cadence Allegro PCB布线 第57讲 - 第60讲：Cadence Allegro PCB后处理、制作光绘文件 第1讲 课程介绍，学习方法，了解CADENCE软件 1．要开发的工程 本教程以下面的例子来开始原理图设计和PCB布线 2．教程内容
3．软件介绍 Design Entry CIS：板级原理图工具 Design Entry HDL：设计芯片的原理图工具，板级设计不用 Layout Plus：OrCAD自带的PCB布线工具，功能不如PCB Editor强大 Layout Plus SmartRoute Calibrate：OrCAD自带的PCB布线工具，功能不如PCB Editor强大PCB Editor：Cadence 的PCB布线工具 PCB Librarian：Cadence 的PCB封装制作工具 PCB Router：Cadence 的自动布线器 PCB SI：Cadence 的PCB信号完整性信号仿真的工具 SigXplorer：Cadence 的PCB信号完整性信号仿真的工具 4．软件列表
5．开始学习Design Entry CIS 启动：Start/Cadence SPB 16.2/Design Entry CIS 启动后，显示下图： 里面有很多选项，应该是对应不同的License 本教程使用：OrCAD Capture CIS 我个人认为：Allegro PCB Design CIS XL是所有可选程序中，功能最强大的，但不知道，强在哪里；而且本教程的原理图文件可以使用上表中不同的程序打开 6．选择OrCAD Capture CIS，启动后显示下图
Candence约束管理器分册
约束管理器分册 第一章约束管理器介绍 约束管理器是一个交叉的平台，以工作簿和工作表的形式在Cadence PCB设计流程中用于管理所有工具的高速电子约束。约束管理器让你定义、查看和校验从原理图到分析到PCB设计实现的设计流程中每一步的约束。可以使用约束管理器和SigXplorer Expert开发电路的拓扑并得出电子约束，可以包含定制约束、定制测量和定制激励。 本培训教材描述的主要是怎样在约束管理器中提取约束，并且约束如何与原理图和PCB的属性同步。本教材的内容是约束管理器、Concept HDL和PCB Design的紧密集成的集锦。 所谓约束就是用户定义的限制条件，当在板上走线和放置元件时会遵守这些约束。电子约束（ECSets）就是限制PCB上与电行为有关的对象，比如可以设置某个网络最大传输延迟为2ns。 教材主要内容如下： ?第1章～第7章主要关于原理图约束管理器使用： 在约束管理器中提取ECs（电子约束）； 在原理图和约束管理器中执行ECO； 在Concept和PCB Design中传递ECs。 这部分面向Concept HDL的约束管理器的初学者，但是要熟悉Concept HDL 和PCB Design。此教材不讨论Concept HDL和PCB Design不同模式和属性的细节，但是会详细地讨论约束管理器过程。为了快速理解约束管理器的主要
特点，可以看看Concept HDL的多媒体教材。请见Help –Learning Concept HDL–Demos in Concept HDL。将练习文件project.zip解压缩到一个空的路径\design。确认设置环境变量CONCEPT_INST_DIR到Cadence 安装路径（一般安装时设置好了）。 第8章～第12章主要关于PCB约束管理器使用，但是省略了与原理图相同的部分。 本培训教材附两个练习文件：project.zip和golderboard.rar。 1.1 约束管理器简介 约束即用户定义的附加到网络或者管脚对上的要求，电子约束管理着网络和管脚对的行为。可以使用约束管理器来提取和管理电子约束。Cadence推荐使用约束管理器来提取约束，因为约束管理器有下列特性： 提供工作表为基础的用户接口，允许快速的提取、修改、删除约束。 支持语法检查 支持约束继承，高层的约束可以被继承，低层的约束可以覆盖高层约束。 可以定义电子约束集。 创建约束报告。 约束管理器在流程中的位置和作用请见下图：
cadence入门教程
Cadence 系列软件从schematic到layout入门 一．客户端软件使用及icfb启动 要使用工作站上的软件，我们必须在PC中使用xwinpro等工具连接到工作站上。从开始菜单中，运行xwinpro的xSettings,按照下图设置： 点击上图的Settings在出现的窗口中按如下设置（connect host选择为192.168.1.137）：
设置完后，从开始菜单中运行xwinpro的xsessions,应该就可以进入登陆界面，用户名为user1,密码为root。 二、Schematic Cadence系列软件包含了电路图工具Schematic，晶体管级电路仿真工具Spectre，以及版图工具Virtuoso等。一般来说，我们先用Schematic画好电路原理图然后进行仿真，最后用Virtuoso手动画版图或者直接进行版图综合，最后对版图进行L VS,DRC等验证。 在登陆进工作站后，点击鼠标右键，选择tools——>terminal，在弹出的terminal窗口中敲入命令icfb&就可以启动cadence了。 图1 icfb的主界面 我们以建立一个反相器电路为例子： 在icfb中，任何一个电路，不论是已经存在的可以引用的库，还是用户新建立的一个电路，都是一个library. 一个library一般有若干个Cell(单元电路)，每个cell有若干个
schematic(电路原理)和若干个layout（版图）。所以，我们要做的第一步，就是先创建一个自己的“库”，File菜单->new->library 图2 新建一个库的界面 从这个新建一个library的界面，我们必须输入新建立的库的名称，并且选择好这个库应该存放的目录，然后注意看右边的三个选项，关于新建立的库是否需要链接到Technology File 的问题。首先，这个Technology File一般是指工艺库，由Foundry提供。如果最终做的电路是需要画出Layout(版图)的，就必须要有工艺库，如果不需要画Layout，那就可以不需要工艺库。由于我们需要演示这一步，所以就选择Attach to an existing techfile。(也可以在建立之后，再Attach to an existing techfile)。 输入name: testinv, （大家在做的时候自己起一个名字）。 现在，我们就已经建立好了一个新的“库”，为了给这个库增加schematic(电路图)和Layout(版图)我们就必须对这个库进行“管理”，从icfb的主菜单(图1)中的Tools菜单->Library Manager.
教学EN_cadence+spectre+使用手册
CS/EE 5720/6720 – Analog IC Design Tutorial for Schematic Design and Analysis using Spectre Introduction to Cadence EDA: The Cadence toolset is a complete microchip EDA (Electronic Design Automation) system, which is intended to develop professional, full-scale, mixed-signal microchips. The modules included in the toolset are for schematic entry, design simulation, data analysis, physical layout, and final verification. The Cadence tools at our university are the same as those at most every professional mixed-signal microelectronics company in the United States. The strength of the Cadence tools is in its analog design/simulation/layout and mixed-signal verification and is often used in tandem with other tools for digital design/simulation/layout, where complete top-level verification is done in the Cadence tools. An important concept is that the Cadence tools only provide a framework for doing design. Without a foundry-provided design kit, no design can be done. The design rules used by Cadence set up in this class is based for AMI’s C5N process (0.5 micron 3 metal 2 poly process). So, how is Cadence set up? Broadly, there are three sets of files that need to be in place in order to use Cadence. 1)The Cadence tools These are the design tools provided by the Cadence company. These tools are located in the /home/cadence directory. They are capable of VLSI integration, project management, circuit simulation, design rule verification, and many other things (most of which we won't use). 2)The foundry-based design kit As mentioned before, the Cadence tools have to be supported by a foundry-based design kit. In this class, we use Cadence design kit developed by the North Carolina State University (NCSU CDK). NCSU CDK provides an environment that has been customized with several technology files and a fair amount of custom SKILL code. These files contain information useful for analog/full- custom digital CMOS IC design via the MOSIS IC fabrication service (https://www.sodocs.net/doc/cd4348546.html,). This information includes layer definitions (e.g. colors, patterns, etc.), parasitic capacitances, layout cells, SPICE simulation parameters, Diva rules for Design Rule Check (DRC), extraction, and Layout Versus Schematic (LVS) verification, with various GUI enhancements. For more information on the capability of the NCSU CDK, go to https://www.sodocs.net/doc/cd4348546.html,/CDKoverview.html
Cadence 快速入门教程
Cadence SPB15.7 快速入门视频教程目录 第1讲课程介绍，学习方法，了解CADENCE软件 第2讲创建工程，创建元件库 第3讲分裂元件的制作方法 区别（Ctrl+B、Ctrl+N切换Part） 点击View，点击Package可以显示所有的元件Part 1、homogeneous 和heterogeneous 2、创建homogeneous类型元件 3、创建heterogeneous类型元件 第4讲正确使用heterogeneous类型的元件 增加packeg属性。点击Option，选择Part Properties，选择new，增加属性。用于在原理图中确定同一块的元件。 1、可能出现的错误 2、出现错误的原因 3、正确的处理方法 第5讲加入元件库，放置元件 1、如何在原理图中加入元件库 2、如何删除元件库 3、如何在元件库中搜索元件 4、放置元件 5、放置电源和地 第6讲同一个页面内建立电气互连（设置索引编号，Tools里面，Annotate来设置） 1、放置wire，90度转角，任意转角(画线时按住Shift) 2、wire的连接方式 3、十字交叉wire加入连接点方法，删除连接点方法（快捷键J） 4、放置net alias方法（快捷键n） 5、没有任何电气连接管脚处理方法（工具栏Place no Conection） 6、建立电气连接的注意事项 第7讲总线的使用方法 1、放置总线（快捷键B） 2、放置任意转角的总线（按住Shift键） 3、总线命名规则（LED[0:31]，不能数字结尾） 4、把信号连接到总线（工具栏Place Bus entry 或者E） 5、重复放置与总线连接的信号线（按住Ctrl向下拖） 6、总线使用中的注意事项 7、在不同页面之间建立电气连接(工具栏Place off-page connector) 第8讲browse命令的使用技巧(选中dsn文件，选择Edit中的browse) 1、浏览所有parts，使用技巧（浏览元件<编号，值，库中的名字，库的来源>，双击元件可在原理图上找到元件） 2、浏览所有nets，使用技巧（浏览网络） 3、浏览所有offpage connector，使用技巧（页面间的连接网络，一般一个网络至少会在两个页面中出现） 4、浏览所有DRC makers，使用技巧（DRC检测）
约束管理器_allegro
allegro 目录 第一章约束管理器介绍 (4) 1.1 约束管理器简介 (4) 1.2 约束管理器界面简介 (8) 1.2.1worksheet selector (8) 1.2.2用户接口 (9) 1.2.3View选项 (9) 1.3 启动约束管理器 (11) 第2章OBJECTS介绍 (12) 2.1 P IN-P AIRS (13) 2.1.1Pin-Pair规则 (14) 2.2 N ETS和X NETS (14) 2.3 B USES (15) 2.4 M ATCH G ROUPS (15) 2.4.1如何确定target pin pair (16) 2.4.2相对/匹配的群组规则 (16) 2.5 D IFF P AIRS (16) 2.5.1差分对工作表 (17) 2.5.2差分计算器（Differential Calculator）的使用方法 (19) 2.5.3差分对规则 (19) 2.6 D ESIGNS AND S YSTEMS (20) 第3章设置网络的走线约束 (21) 3.1.1设置网络的最大最小传输延迟 (21) 3.1.2设置网络相对传输延迟 (24) 3.1.3设置差分对约束 (26) 3.1.4查看网络规范格式和物理格式 (28) 第4章设置网络的时序和信号完整性约束 (30) 4.1 设置时序约束 (30) 4.2 设置信号完整性约束 (32) 4.2.1设置电气属性约束 (32)
0 第一章约束管理器介绍 2 4.2.2设置反射属性约束 (33) 第5章电子约束创建和应用 (35) 5.1 创建ECS ET (35) 5.2 指定ECS ET给网络 (40) 5.3 不考虑ECS ET的缺省约束值 (41) 5.4 在原理图中查看ECS ET (41) 第6章ECOS实现 (43) 6.1 在原理图中增加网络 (43) 6.2 在原理图中修改约束 (45) 6.3 在约束管理器中修改约束 (46) 6.4 在约束管理器中删除约束 (46) 6.5 在原理图中重新命名网络 (47) 第7章在原理图和PCB之间同步约束 (50) 7.1 从原理图中输出约束 (50) 7.2 在PCB D ESIGN中查看和添加约束 (50) 7.3 在原理图中导入并查看约束 (51) 7.4 在PCB和原理图之间同步约束的两种模式 (52) 7.4.1用原理图中的约束重写PCB中的约束 (53) 7.4.2在原理图中导入PCB中变更的约束 (56) 第8章约束分析 (58) 8.1 查看工作表单元格和对象 (58) 8.2 定制约束、定制测量和定制激励 (59) 8.2.1定制约束 (59) 8.2.1.1 用户定义的属性 (59) 8.2.1.2 约束的定制测量 (59) 第9章SCHEDULING NETS (61) 9.1 S CHEDULING N ETS (61) 9.2 S CHEDULING N ETS-R EVISITED (65) 第10章相对传输延迟 (68)