实验七 4选1和8选1数据选择器的设计

浙江大学城市学院实验报告纸

一.实验目的

（1）通过用VHDL语言设计4选1数据选择器和8选1数据选择器；（2）掌握4选1数据选择器的设计方案；

（3）掌握软件工具的使用方法。

二．实验原理

当S=0时工作，S=1时禁止工作。A0和A1为4选1数据选择器的控制信号。

三．实验内容

用VHDL言设计4选1数据选择器，进行编译、波形仿真及器件编程，并自行用VHDL语言设计8选1数据选择器。

四．源程序清单

（1）4选1数据选择器

library ieee;

use ieee.std_logic_1164.all;

entity gaoqianyi is

port (d0,d1,d2,d3,a0,a1,s:in std_logic;

y:out std_logic);

end gaoqianyi;

architecture zhang of gaoqianyi is signal a:std_logic_vector(1 downto 0); begin

process (a0,a1)

begin

a<=a1&a0;

if (s='0') then

case a is

when"00"=>y<=d0;

when"01"=>y<=d1;

when"10"=>y<=d2;

when others=>y<=d3; end case;

end if;

end process;

end zhang;

（2）8选1数据选择器

library ieee;

use ieee.std_logic_1164.all;

entity sxy is

port(d0,d1,d2,d3,d4,d5,d6,d7,a0,a1,a2,s:in std_logic;

y:out std_logic);

end sxy;

architecture zhang of sxy is

signal sel:integer range 0 to 8;

begin

sel<=0 when a0='0' and a1='0' and a2='0' and s='0' else

1 when a0='1' and a1='0' and a2='0' and s='0' else

2 when a0='0' and a1='1' and a2='0' and s='0' else

3 when a0='1' and a1='1' and a2='0' and s='0' else

4 when a0='0' and a1='0' and a2='1' and s='0' else

5 when a0='1' and a1='0' and a2='1' and s='0' else

6 when a0='0' and a1='1' and a2='1' and s='0' else

7 when a0='1' and a1='1' and a2='1' and s='0' else

8;

with sel select

y <= d0 when 0,

d1 when 1,

d2 when 2,

d3 when 3,

d4 when 4,

d5 when 5,

d6 when 6,

d7 when 7,

'0' when others;

end zhang;

五．实验总结

这个实验通过用VHDL语言设计了4选1数据选择器和8选1数据选择器，在编译时遇到一些语法问题，在老师的指导下都轻松的编译成功。

四选一数据选择器源程序

四选一数据选择器源程序 Library ieee; Use ieee.std_logic_1164.all; Entity mux4_2 is Port (din: in std_logic_vector(3 downto 0); a,b : in std_logic; S: out std_logic); End; Architecture with_when of mux4_2 is Signal sel : std_logic_vector(1 downto 0); Begin Sel<=a&b; S<=din(0) when sel=“00”else din(1)when sel= “01” else din(2)when sel= “10” else din(3);---见程序说明。 Architecture with_select of mux4 is Signal sel :std_logic_vector（1 downto 0）; begin sel<=a&b; with sel select s<=din(0) when “00”, s<=din(1) when “01”,

s<=din(2) when “10”, s<=din(3) when “11”, …Z?when others; End; 程序说明： 1.本程序中含有两个结构体，with_when和with_select,max+plus软 件系统自动执行几何位置处于最后的机构体with_select. 2.结构体with_when是用并行条件信号赋值语句描述四选一数据选 择器。注意，最后一个输出din(3)不含有when子句；在s表达式中只有一个分号（；）。 3.结构体with_select.是用并行选择信号赋值语句描述四选一数据选 择器。注意，选择信号赋值语句中选择条件与case语句相似，不允许条件重叠和涵盖不全。由于a,b的值除了‘1’‘0’外，还有其他7个值，所以要用when others代表其他值，以穷尽所有可能值。 4.同一个设计任务，可以用不同的语句进行描述， 5.本程序中din为输入4位矢量信号。 实例2 3线----8线译码器 一、设计任务 描述一个3线-8线译码器，使能端为g1、g2a、g3b，地址选择端为a、 b、c，输出端为总线y。 二、算法设计

数字电路实验报告——数据选择器

第八次实验报告 实验六 数据选择器 一、实验目的要求 1、 熟悉中规模集成电路数据选择器的工作原理与逻辑功能 2、 掌握数据选择器的应用 二、实验仪器、设备 直流稳压电源、电子电路调试器、T4153、CC4011 三、实验线路、原理框图 (一)数据选择器的基本原理 数据选择器是常用的组合逻辑部件之一，它有若干个输入端，若干个控制输入端及一个输出端。 数据选择器的地址变量一般的选择方式是： （1） 选用逻辑表达式各乘积项中出现次数最多的变量（包括原变量与反变量），以简 化数据输入端的附加电路。 （2） 选择一组具有一定物理意义的量。 （二）T4153的逻辑符号、逻辑功能及管脚排列图 （1）T4153是一个双4选1数据选择器，其逻辑符号如图1： 图1 （2） T4153的功能表如下表 其中D0、D1、D2、D3为4个数据输入端；Y 为输出端；S 是使能端，在S 是使能端，在 原SJ 符号

S =0时使能，在S =1时Y=0；A1、A0是器件中两个选择器公用的地址输入端。该器件的 逻辑表达式为： Y=S （1A 0A 0D +101D A A +201D A A +301A A A ） （3） T4153的管脚排列图如图2 图2 （三）利用T4153四选一数据选择器设计一个一位二进制全减器的实验原理和实验线路 （1）一位二进制全减器的逻辑功能表见下表： n D =n A n B 1-n C +n A n B 1-n C +n A n B 1-n C +n A n B 1-n C n C =n A n B 1-n C +n A n B 1-n C +n A n B 1-n C +n A n B 1-n C =n A n B 1-n C +n A n B +n A n B 1-n C （3）根据全减器的逻辑功能表设计出的实验线路图为图3： S 11D 3 1D 2 1D 1 1D 0 1Y

实验3-组合逻辑电路数据选择器实验

南通大学计算机科学与技术学院计算机数字逻辑设计 实验报告书 实验名组合逻辑电路数据选择器实验 班级_____计嵌151_______________ 姓名_____张耀_____________________ 指导教师顾晖 日期 2016-11-03

目录 实验一组合逻辑电路数据选择器实验 (1) 1.实验目的 (1) 2.实验用器件和仪表 (1) 3.实验内容 (1) 4.电路原理图 (1) 5.实验过程及数据记录 (2) 6.实验数据分析与小结 (9) 7.实验心得体会 (9)

实验三组合逻辑电路数据选择器实验 1 实验目的 1. 熟悉集成数据选择器的逻辑功能及测试方法。 2. 学会用集成数据选择器进行逻辑设计。 2 实验用器件和仪表 1、8 选 1 数据选择器 74HC251 1 片 3 实验内容 1、基本组合逻辑电路的搭建与测量 2、数据选择器的使用 3、利用两个 74HC251 芯片（或 74HC151 芯片）和其他辅助元件，设计搭建 16 路选 1 的电路。 4 电路原理图 1、基本组合逻辑电路的搭建与测量 2、数据选择器的使用

3、利用两个 74HC251 芯片（或 74HC151 芯片）和其他辅助元件，设计搭建 16 路选 1 的 电路。 5 实验过程及数据记录 1、基本组合逻辑电路的搭建与测量 用 2 片 74LS00 组成图 3.1 所示逻辑电路。为便于接线和检查，在图中要注明芯片编号及各引脚对应的编号。

图 3.1 组合逻辑电路 （2）先按图 3.1 写出 Y1、Y2 的逻辑表达式并化简。 Y1==A·B ·A =A + A·B=A + B Y2=B·C ·B·A = A · B+ B ·C （3）图中 A、B、C 接逻辑开关，Y1，Y2 接发光管或逻辑终端电平显示。（4）改变 A、B、C 输入的状态，观测并填表写出 Y1，Y2 的输出状态。 表 3.1 组合电路记录

电子线路基础数字电路实验4 数据选择器

实验四数据选择器 一、实验目的 1. 熟悉中规模集成数据选择器的逻辑功能及测试方法。 2. 学习用集成数据选择器进行逻辑设计。 二、实验原理 数据选择器是常用的组合逻辑部件之一。它由组合逻辑电路对数字信号进行控制来完成较复杂的逻辑功能。它有若干个数据输入端D0、D1、…，若干个控制输入端A0、A1、…和一个输出端Y0。在控制输入端加上适当的信号，即可从多个输入数据源中将所需的数据信号选择出来，送到输出端。使用时也可以在控制输入端上加上一组二进制编码程序的信号，使电路按要求输出一串信号，所以它也是一种可编程序的逻辑部件。 中规模集成芯片74LS153为双四选一数据选择器，引脚排列如图7—1所示，其中D0，D1，D2，D3为四个数据输入端，Y为输出端，A1，A2为控制输入端(或称地址端)同时控制两个四选一数据选择器的工作，G为工作状态选择端(或称使能端)。74LS153的逻辑功能如表7—1所示，当1 =G G时电路不工作，此 1= 2 ) ( 时无论A1、A0处于什么状态，输出Y总为零，即禁止所有数据输出，当( =G G时，电路正常工作，被选择的数据送到输出端，如A1A0=01，则选1= ) 2 中数据D1输出。 图7—1 图7—2 表7—1

当G =0时，74LS153的逻辑表达式为 中规模集成芯片74LS151为八选一数据选择器，引脚排列如图7—2所示。其中D 0—D 7为数据输入端，)(Y Y 为输出端，A 2、A 1、A 0为地址端，74LS151的逻辑功能如表7—2所示。逻辑表达式为 数据选择器是一种通用性很强的中规模集成电路，除了能传递数据外，还可用它设计成数码比较器，变并行码为串行及组成函数发生器。本实验内容为用数据选择器设计函数发生器。 用数据选择器可以产生任意组合的逻辑函数，因而用数据选择器构成函数发生器方法简便，线路简单。对于任何给定的三输入变量逻辑函数均可用四选一数据选择器来实现，同时对于四输入变量逻辑函数可以用八选一数据选择器来实现。应当指出，数据选择器实现逻辑函数时，要求逻辑函数式变换成最小项表达式，因此，对函数化简是没有意义的。 表7—2 例：用八选一数据选择器实现逻辑函数 CA BC AB F +== D A A D A A D A A D A A Y 3 1 2 1 1 1 1 +++= D A A D A A A D A A A D A A A D A A A D A A A D A A A D A A A Y 7 2 6 1 2 5 1 2 4 1 2 3 1 2 2 1 2 1 1 2 1 2 +++ ++++=

选多路选择器

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EDA实验二4选1多路选择器设计实验 一、实验目的 进一步熟悉 QuartusII 的 VHDL 文本设计流程、组合电路的设计仿真和测试。 二、实验内容 实验内容一：根据4.1流程，利用 QuartusII 完成四选一多路选择器的文本编辑输入和仿真测试等步骤，给出仿真波 形。 b5E2RGbCAP 实验内容二：对 VHDL 不同描述方式的四选一多路选择器进行硬件实验，比较他们的特性。 三、实验记录 1.when-else语句设计的4选1多路选择器 a>.利用when-else语句的vhdl程序 library ieee。 use ieee.std_logic_1164.all。 entity mux41a is port( a,b,c,d,s0,s1:in std_logic。 y:out std_logic>。 end entity mux41a。 architecture one of mux41a is begin

y<= a when s0='0' and s1='0' else b when s0='1' and s1='0' else c when s0='0' an d s1='1' else d。 end architecture one。 备注 以上是when-else语句设计的4选1多路选择器的vhdl描述。程序中应该注意的有以下几点 A.一：实体的命名要和工程名相同，并且不能是中文的或者以数字 开头； B.二：when-else语句具有最高赋值优先级； b>.when-else语句设计的4选1多路选择器的RTL图 图<1）when-else语句设计的4选1多路选择器的RTL图 c>.when-else语句设计的4选1多路选择器的时序仿真波形图

实验四 数据选择器及应用

实验四数据选择器及应用 一、实验目的 （1）掌握采用中规模集成器件设计组合逻辑电路的方法。 （2）掌握数据选择器的工作原理。 （3）测定数据选择器的逻辑功能。 （4）设计并验证用数据选择器实现逻辑函数。 二、预习要求 （1）掌握数据选择器的工作原理。 （2）掌握用数据选择器实现逻辑函数的设计原则。 （3）片选端E'起什么作用？E'为何值时，选择器正常工作。 （4）如何用卡诺图分离出多余的变量？ 三、实验器材 （1）实验仪器：数字电路实验箱、万用表； （2）实验器件：74LS00、74LS32、74LS153、74LS151； 四、实验原理 以前所讨论的组合电路设计方法常称“四步法”，即列真值表，写出逻辑函数，简化逻辑函数和画逻辑图。一般只在使用小规模集成器件时使用。在中、大规模集成电路出现之后，逻辑设计方法有很大的改变。即可用中规模集成器件设计组合逻辑网络。 1. 数据选择器的工作原理 在数字信息的传输过程中，有时按要求从多路并行传送的数据中选通一路送到唯一的输出线上，形成总线传输。这时要用到数据选择器（多路转换器，可简称为MUX），逻辑符号如图4-1（a）所示。其功能类似于单刀多掷开关，如图4-1（b）所示。 由图4-1（a）看出，数据选择器有n条地址线，2n个输入线，一条输出线。其功能是根据地址线编码从2n个输入信号中选用一个信号输出。即可以把它看成二进制编码的可控开关，由编码控制选通信息，如图4-1（b）所示。

（a ）数据选择逻辑符号 （b ）单刀多掷开关 图4-1 数据选择器 图4-2是4选1数据选择器。图中1A 、0A 是地址变量，由地址代码来选择 数据通道；0123D D D D 是输入信号；F 是输出信号；E '是使能端或片选端，低电平有效。当E '为低电平时，数据选择器正常工作；E '为高电平时，数据选择器禁止工作。数据选择器的功能如表4-1所示。 （a ）电路 （b ）逻辑符号 图4-2 4选1数据选择器 表4-1 4选1 MUX 功能表

数字电路实验二

实验2 数据选择器功能测试及设计应用 王玉通信工程 2012117266 一、实验目的 1.掌握中规模集成数据选择器的逻辑功能及测试方法。 2.掌握数据选择器的工作原理及使用方法。 二、实验仪器设备与主要器件 试验箱一个；双踪示波器一台；稳压电源一台。 双4选1数据选择器74LS153；8选1数据选择器74LS151和75LS251. 三、实验原理 能够实现从多路数据中选择一路进行传输的电路叫做数据选择器。数据选择器又称多路选择器，是中规模集成电路中应用非常广泛的组合逻辑部件之一。它是一种与分配器过程相反的器件。它有若干个数据输入端，D0，D1，D2，……，若干个控制输入端A0，A1……和一个或两个输出端Q（或Q非）。当控制输入码A0，A1……具有不同数据组合时，将选择组合码所对应的二进制数Dx输出。由于控制输入端的作用是选择数据输入端的地址，故又称为地址码输入端。 目前常用的数据选择器有2选1、4选1、8选1等多种类型。本实验主要熟悉4选1和8选1数据选择器。 四、实验内容与结果 1.测试74LS153的逻辑功能。 电路如下图： 测试结果为： A0 A1 s1s2Q1 Q2 * * 1 1 0 0 0 0 0 0 1D0 2D0 0 1 0 0 1D1 2D1 1 0 0 0 1D 2 2D2 1 1 0 0 1D3 2D3 2.用多路选择器设计实现一个8421-CD非法码检测电路。使得当输入端为非法码组合时输出1，否则为0.二进制数与BCD码的对应关系如下。写出函数Y的表达式，并进行化简，然后画出电路图，接线调试电路，用发光二极管显示输出结果，观察是否与表2-2-5相符。设

实验二4选1数据选择器的设计

实验二 4选1数据选择器的设计 实验学时：2学时 实验类型：设计 实验要求：必做 一、实验目的 通过实验让学生掌握组合逻辑电路的EDA原理图输入设计法，通过电路的仿真和硬件验证，让学生进一步了解4选1数据选择器的功能。 二、实验原理 数据选择器又叫“多路开关”。数据选择器在地址码（或叫选择控制）电位的控制下，从几个数据输入中选择一个并将其送到一个公共的输出端。数据选择器的功能类似一个多掷开关。数据选择器为目前逻辑设计中应用十分广泛的逻辑部件，它有2选1、4选1、8选1、16选1等类别。数据选择器的电路结构一般由于活门阵列而成，也有用传输门开关和门电路混合而成的。 图1 4选1数据选择器原理图 图1是一个4选1数据选择器，d3—d0是数据输入端，s1和s0是控制输入端，y是4选1数据输出端。 三、实验内容 设计并实现一个4选1数据选择器，要求根据原理图写出它的逻辑关系，并利用开发工具软件对其进行编译和仿真，最后通过实验开发系统对其进行硬件验证。

四、实验步骤 1）在Maxplus2的图形编辑方式下，从prim元件库中调出4选1数据选择器电路所需要的元件。并按照图1所示的原理电路，完成4选1数据选择器原理图的输入设计。 2）保存好原理图文件，以为文件名保存在工程目录中。执行Compiler命令对设计文件进行编译。执行Create Default Symbol命令，可为4选1数据选择器生成一个元件符号。 3）在波形编辑方式下，编辑的波形文件，并完成输入信号d3,d2,d1和d0，控制信号s1和s0电平的设置。波形文件编辑结束后以为波形文件名存盘。执行仿真器Simulator命令，仿真开始，观察仿真波形进行设计电路的功能验证。 五、实验结果 1. 4选1数据选择器的逻辑功能及真值表 2.仿真波形

实验二 数据选择器及其应用

实验二数据选择器及其应用 一、实验原理 数据选择器又叫“多路开关”。数据选择器在地址码（或叫选择控制）电位控制下，从几个数据输入中选择一个并将其送到一个公共的输出端。数据选择器又叫“多路开关”。数据选择器在地址码（或叫选择控制）电位的控制下，从几个数据输入中选择一个并将其送到一个公共的输出端。数据选择器的功能类似一个多掷开关，如图4－1所示，图中有四路数据D0～D3，通过选择控制信号A1、A0（地址码）从四路数据中选中某一路数据送至输出端Q。 图4－1 4选1数据选择器示意图图4－2 74LS151引脚排列 数据选择器为目前逻辑设计中应用十分广泛的逻辑部件，它有2选1、4选1、8选1、16选1等类别。 数据选择器的电路结构一般由与或门阵列组成，也有用传输门开关和门电路混合而成的。

二、实验目的 1、掌握中规模集成数据选择器的逻辑功能及使用方法； 2、学习用数据选择器构成组合逻辑电路的方法。 三、实验设备与器件 1、+5V直流电源 2、逻辑电平开关 3、逻辑电平显示器 4、74LS151(或CC4512) 74LS153(或CC4539) 四、实验内容 1、测试数据选择器74LS151的逻辑功能。 接图4－7接线，地址端A2、A1、A0、数据端D0～D7、使能端S接逻辑开关，输出端Q接逻辑电平显示器，按74LS151功能表逐项进行测试，记录测试结果。 图4－7 74LS151逻辑功能测试

2、测试74LS153的逻辑功能。 测试方法及步骤同上，记录之。 逻辑功能见下表： 3、用8选1数据选择器74LS151设计三输入多数表决电路。 1）写出设计过程 有三个人进行表决，当其中任意两个人赞同时，输出为真，否则输出为假。真值表如下:

VHDL语言设计4选1多路选择器

4选1多路选择器的VHDL描述 要求：THEN语句和CASE语句实现4选1多路选择器，其中选择控制信号s1和s0的数据类型为STD_LOGIC_VECTOR;当s1=?0?,s0=?0?；s1=?0?,s0=?1?；s1=?1?,s0=?0?和s1=?1?,s0=?1?时,分别执行y<=a、y<=b、y<=c、y<=d。 一、解法1：用IF_THEN语句实现4选1多路选择器 （1）程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux41 IS PORT (a,b,c,d: IN STD_LOGIC; s0: IN STD_LOGIC; s1: IN STD_LOGIC; y: OUT STD_LOGIC); END ENTITY mux41; ARCHITECTURE if_mux41 OF mux41 IS SIGNAL s0s1 : STD_LOGIC_VECTOR(1 DOWNTO 0);--定义标准逻辑位矢量数据BEGIN s0s1<=s1&s0; --s1相并s0,即s1与s0并置操作 PROCESS(s0s1,a,b,c,d) BEGIN IF s0s1 = "00" THEN y <= a; ELSIF s0s1 = "01" THEN y <= b; ELSIF s0s1 = "10" THEN y <= c; ELSE y <= d; END IF; END PROCESS; END ARCHITECTURE if_mux41; (2)编译的结果如下：

编译报告： 二、解法2：用CASE语句实现4选1多路选择器（1）程序: LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux41 IS PORT (a,b,c,d: IN STD_LOGIC;

实验四 数据选择器及其应用

学生实验报告 系别电子工程学院课程名称数字电子技术实验 班级11通信1班实验名称数据选择器及其应用 姓名钟伟纯实验时间2012年11月15日 学号201141302114 指导教师张宗念 报告内容 一、实验目的和任务 1、掌握数据选择器的逻辑功能和使用方法。 2、学习用数据选择器构成组合逻辑电路的方法。 二、实验原理介绍 数据选择是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去。实现数据选择功能的逻辑电路称为数据选择器。它的功能相当于一个多个输入的单刀多掷开关，其示意图如下： 图中有四路数据D0~D3，通过选择控制信号A1、A0（地址码）从四路数据中选中一路数据送至输出端Q。 1、八选一数据选择器74LS151 74LS151是一种典型的集成电路数据选择器，它有3个地址输入端CBA，可选择D0~D7这8个数据源，具有两个互补输出端，同相输出端Y和反相输出端WN。其引脚图如下图11-2所示，功能表如下表11-1所示，功能表中‘H’表示逻辑高电平；‘L’表示逻辑低电平；‘×’表示逻辑高电平或低电平：

图11-2 74LS151的引脚图表表11-1 74LS151的功能表 2、双四选一数据选择器74LS153 74LS153数据选择器有两个完全独立的4选1数据选择器，每个数据选择器有4个数 据输入端I0~I3，2个地址输入端S0、S1，1个使能控制端E和一个输出端Z，它们的功能表如表11-2，引脚逻辑图如图11-3所示。其中，EA、EB使能控制端（1、15脚）分别为 A路和B路的选通信号，I0~I3为四个数据输入端，ZA（7脚）、ZB（9脚）分别为两路的输出端。S0、S1为地址信号，8脚为GND，16脚为V CC。 3、用74LS151组成16选1数据选择器 用低三位A2A1A0作每片74LS151的片内地址码, 用高位A3作两片74LS151的片选信号。当A3=0时，选中74LS151(1)工作, 74LS151(2)禁止；当A3=1时，选中74LS151(2)工作, 74LS151(1)禁止，如下图所示。

八选一数据选择器和四位数据比较器verilog实验报告)

Verilog HDV 数字设计与综合 实验报告 微电子0901班 姓名：袁东明 _ 学号：_04094026 一、实验课题： 1.八选一数据选择器 2.四位数据比较器 二、八选一数据选择器Verilog程序： 2.1主程序 module option(a,b,c,d,e,f,g,h,s0,s1,s2,out); input [2:0] a,b,c,d,e,f,g,h; input s0,s1,s2; output [2:0] out; reg [2:0] out; always@(a or b or c or d or e or f or g or h or s0 or s1 or s2) begin case({s0,s1,s2}) 3'd0 : out=a;

3'd1 : out=b; 3'd2 : out=c; 3'd3 : out=d; 3'd4 : out=e; 3'd5 : out=f; 3'd6 : out=g; 3'd7 : out=h; endcase end endmodule 2.2激励程序 module sti; reg [2:0] A,B,C,D,E,F,G,H; reg S0,S1,S2; wire [2:0] OUT; option dtg(A,B,C,D,E,F,G,H,S0,S1,S2,OUT); initial begin A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=0;S1=0;S2=0; #100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=0;S1=0;S2=1; #100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=0;S1=1;S2=0; #100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=0;S1=1;S2=1; #100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=1;S1=0;S2=0; #100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=1;S1=0;S2=1;

实验3 数据选择器及其应用

实验三数据选择器及其应用 一、实验目的 1、掌握中规模集成数据选择器的逻辑功能及使用方法 2、学习用数据选择器构成组合逻辑电路的方法 二、实验原理 数据选择器又叫“多路开关”。数据选择器在地址码（或叫选择控制）电位的控制下，从几个数据输入中选择一个并将其送到一个公共的输出端。数据选择器的功能类似一个多掷 开关，如图3－1所示，图中有四路数据D 0～D 3 ，通过选择控制信号 A 1 、A （地址码）从四路 数据中选中某一路数据送至输出端Q。 数据选择器为目前逻辑设计中应用十分广泛的逻辑部件，它有2选1、4选1、8选1、16选1等类别。 数据选择器的电路结构一般由与或门阵列组成，也有用传输门开关和门电路混合而成的。 1、八选一数据选择器74LS151 74LS151为互补输出的8选1数据选择器，引脚排列如图3－2，功能如表3－1。 选择控制端（地址端）为A 2～A ，按二进制译码，从8个输入数据D ～D 7 中，选择一个 需要的数据送到输出端Q，S为使能端，低电平有效。 图3－1 4选1数据选择器示意图图 3－2 74LS151引脚排列表3－1

使能端S＝1时，不论A 2～A 状态如何，均无输出（Q＝0，Q＝1），多 路开关被禁止。 1）使能端S＝0时，多路开关正常工作，根据地址码A 2、A 1 、A 的状态选 择D 0～D 7 中某一个通道的数据输送到输出端Q。 如：A 2 A 1 A ＝000，则选择D 数据到输出端，即Q＝D 。 如：A 2 A 1 A ＝001，则选择D 1 数据到输出端,即Q＝D 1 ，其余类推。 2、双四选一数据选择器 74LS153 所谓双4选1数据选择器就是在一块集成芯片上有两个4选1数据选择器。引脚排列如图3－3，功能如表3－2。 图3－3 74LS153引脚功能 S1、S2为两个独立的使能端；A 1、A 为公用的地址输入端；1D ～1D 3 和2D ～2D 3 分别为 两个4选1数据选择器的数据输入端；Q 1、Q 2 为两个输出端。 1）当使能端S1（2）＝1时，多路开关被禁止，无输出，Q＝0。 2）当使能端S1（S2）＝0时，多路开关正常工作，根据地址码A 1、A 的状态，将相应 的数据D 0～D 3 送到输出端Q。 如：A 1A ＝00 则选择D O 数据到输出端，即Q＝D 。 A 1A ＝01 则选择D 1 数据到输出端，即Q＝D 1 ，其余类推。 数据选择器的用途很多，例如多通道传输，数码比较，并行码变串行码，以及实现逻辑函数等。

数据选择器实验报告

实验三数据选择器 实验人员：班号：学号： 一、实验目的 (1) 熟悉并掌握数据选择器的功能。 (2) 用双4选1数据选择器74LS153设计出一个16选1的数据选择器。 (3) 用双4选1数据选择器74LS153 设计出一个全加法器。 二、实验设备 数字电路实验箱，74LS00，74LS153。 三、实验内容 (1) 测试双4选1数据选择器74LS153的逻辑功能。 74LS153含有两个4选1数据选择器，其中和为芯片的公共地址输入端，和分别为芯片的公共电源端和接地端。Figure1为其管脚图： Figure 1 按下图连接电路：

Figure 2 (2) 设某一导弹发射控制机构有两名司令员A 、B 和两名操作员C 、D ，只有当两名司令员均同意发射导弹攻击目标且有操作员操作，则发射导弹F 。利用所给的实验仪器设计出一个符合上述要求的16选1数据选择器，并用数字电路实验箱上的小灯和开关组合表达实验结果。 思路： 由于本实验需要有四个地址输入端来选中16个数据输入端的地址之中的一 个，进而实现选择该数据输入端中的数据的功能，即16选1。而公共的、两个地址输入端和使能端（用于片选，已达到分片工作的目的，进而扩展了一位输入）一共可以提供三个地址输入端，故需要采用降维的方法，将一个地址输入隐藏到一个数据输入端中。本实验可以降一维，也可以降两位。由于两位比较复杂，本实验选择使用降一维的方式。 做法： 画出如应用题中实现所需功能的卡诺图： 00 01 11 10 00 AB CD

01 0 0 1 0 11 0 0 1 0 10 0 1 将D 降到数据输入端中。对应的卡诺图如下： 00 01 11 10 0 1 0 0 D 0 0 1 按上述卡诺图连接电路，用开关控制送给各输入高低电平。其中，“1”表示高电平，“0”表低电平，均由开关上下拨动来控制；A 、B 、C 、D 分别为题中的两个司令员的同意情况和两个操作员的操作情况；F 为导弹发射情况，将F 接到小灯上即可。电路如Figure 3所示（图中即，后面的图均为如此）： Figure 3 (3) 用74LS00与74LS153设计一位全加器，并用数字电路实验箱上的小灯和开关组合表达实验结果。 C AB

4选1数据选择器

电子设计技术课程设计 四位加法器 姓名：黄政 学号：2011059605 班级：通信工程zb421101 指导教师：郑雪娇 2013年12月26日 1

一、设计目的 1. 熟练使用Verilog HDL语言在mux plusⅡ软件平台上编写程序，完成编译工作。 2.学习VHDL程序中数据对象、数据类型、顺序语句、并行语句的综合使用，了解VHDL程序的基本结构。 3.掌握使用EDA工具设计数字系统的设计思路和设计方法。学习VHDL基本逻辑电路的综合设计应用。 4.学习实验开发系统的使用方法。 二、设计内容 1、设计并调试好一个4选1数据选择器。 2、仿真、分析结果、绘制波形 三、设计过程 1、程序的设计 打开mux plusⅡ，单击file，选择new ，选择Editor file类型。进行文本编辑，编辑完成后并以“max4_1.vhd”(注意后缀是．Vhd)为文件名，存在自己建立的工程目录D:\（自己的文件夹）内。进行存盘操作时，系统在弹出的存盘操作对话框中，自动保留了上一次存盘时的文件名和文件目录，不要随意单击“OK”按钮结束存盘，一定要填入正确的文件名并选择正确的工程目录后，才能单击“OK”按钮存盘，这是上机实验时最容易忽略和出错的地方。程序设计内容如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX41A IS PORT(D3,D2,D1,D0,A1,A0,EN:IN STD_LOGIC; Y:OUT STD_LOGIC); END ENTITY MUX41A; ARCHITECTURE ONE OF MUX41A IS BEGIN Y<=D0 WHEN A1='0' AND A0='0' AND EN='1' ELSE D1 WHEN A1='0' AND A0='1' AND EN='1' ELSE D2 WHEN A1='1' AND A0='0' AND EN='1'

VHDL语言设计四选一选择器

课程: 数字逻辑与数字系统VHDL语言设计四选一选择器实验报告 系：电子信息与计算机科学系 专业：自动化 班级：文自112—2班 姓名：桑*超 学号： 2011905192** 指导教师：徐红霞 学年学期：2012-2013学年（第一学期） 2012年12月15日

姓名: 桑*超班级: 文自112-2班学号: 2011905192** 试验: VHDL语言设计日期:2012.12.15 指导老师: 徐洪霞 一、实验报告的名称: VHDL语言设计 二、本次实验的目的: 1.掌握VHDL 语言的设计技巧 2.用VHDL语言设计四选一选择器 三、设计过程: 1.工程编译源：用VHDL语言编程。 2.功能仿真：将功能编译后的结果进行仿真。 3.引脚锁定:将个信号按要求分配到相应引脚. 4.物理实现：将结果下载到所悬着的器件中 四、写出源程序,画出防真波形图. library ieee; use ieee.std_logic_1164.all; entity mux4_1 is port( a,b,c,d : in std_logic; s : in std_logic_vector(1 downto 0); z : out std_logic ); end mux4_1; architecture one of mux4_1 is begin process(s,a,b,c,d) begin case s is when "00"=>z<=a;

when "01"=>z<=b; when "10"=>z<=c; when "11"=>z<=d; when others =>z<=null; end case; end process; end one ; 波形仿真图： 五、实验总结,主要包括实验中所犯错误,怎样改正等 1.在文件名必须与VHDL文件中的设计实体名保持一致。 2.设计前要先弄清楚四选一选择器的原理，然后根据原理设计程序。 3.编写程序时认真仔细，避免出现一些低级错误。

实验四数据选择器及其应用

实验四数据选择器及其应用 以下是为大家整理的实验四数据选择器及其应用的相关范文，本文关键词为实验,数据,选择器,及其,应用,实验,数据,选择器,及其,应，您可以从右上方搜索框检索更多相关文章，如果您觉得有用，请继续关注我们并推荐给您的好友，您可以在教育文库中查看更多范文。 实验四数据选择器及其应用 一、实验目的 1、掌握中规模集成数据选择器的逻辑功能及使用方法 2、学习用数据选择器构成组合逻辑电路的方法

二、实验原理 数据选择器又叫“多路开关”。数据选择器在地址码（或叫选择控制）电位的控制下，从几个数据输入中选择一个并将其送到一个公共的输出端。数据选择器的功能类似一个多掷开关，如图4－1所示，图中有四路数据D0～D3，通过选择控制信号A1、A0（地址码）从四路数据中选中某一路数据送至输出端Q。 图4－14选1数据选择器示意图图4－274Ls151引脚排列 表4－1输入s输出A0×01010101Q0D0D1D2D3D4D5D6D7QA2×00001111A1×00110011100 0000001D0D1D2D3D4D5D6D7数据选择器为目前逻辑设计中应用十分广泛的逻辑部件，它有2选1、4选1、8选1、 16选1等类别。 数据选择器的电路结构一般由与或门阵列组成，也有用传输门开关和门电路混合而成的。 1、八选一数据选择器74Ls151 74Ls151为互补输出的8选1数据选择器，引脚排列如图4－2，功能如表4－1。 选择控制端（地址端）为A2～A0，按二进制译码，从8个输入数据D0～D7中，选择一个需要的数据送到输出端Q，s为使能端，低电平有效。 1）使能端s＝1时，不论A2～A0状态如何，均无输出（Q＝0，Q＝1），多路开关被禁止。

实验二 数据选择器

实验二数据选择器 院系：信息科学与技术学院 专业：电子信息工程 姓名：刘晓旭 学号：2011117147

一．实验目的 1.掌握中规模集成数据选择器的逻辑功能及测试方法。 2.学习数据选择器的使用方法。 二．实验仪器及器材 稳压电源，数字多用表，四选一数据选择器74LS153，八选一数据选择器74LS151。 三 .实验原理 数据选择器又称多路选择器，是中规模集成电路中应用非常广泛的组合逻辑部件之一。它有若干个数据输入端D0 ,D1......，若干个控制输入端A0 ,A1 ......和一个两个输出Q,Q’。当A0，A1......数据不同时，将选择与其相应的输入控制端D X输出，由于控制输入端的作用是选择数据输入端的地址，故又称为地址输入端。 四．实验内容 1．利用逻辑电平产生电路和逻辑电平指示电路测试74LS153的逻辑功能，验证是否和功能表一致。 实验目的：利用逻辑电平产生电路和逻辑电平指示电路测试74LS153的逻辑功能，验证是否和功能表一致。 实验器材：直流电压源，开关，74LS153，电灯，逻辑控制开关 实验内容：测试74LS153的逻辑功能 74LS153为两个四选一数据选择器，S1’,S2’是每一个选择器的选通输入端，低电平有效。 A0，A1为公共的控制输入信号。1D0，1D1....1D3，2D0，2D1...2D3分别是每一选择器的数据输入端。 电路如图1 图1

74LS153的逻辑功能表2.1 注：测试过程中1G,2G 始终接地。当A,B 为00.01,10,11不同情况时，分别对应于1C 0, 2C 0; 1C 1,, 2C 1; 1C 2, 2C 2; 1C 3, 2C 3;的开关接上高电平，灯泡会发光，从真值表所列的功能来看，74LS153符合其逻辑功能。 2．设计一位二进制数A 和B 的比较器。 实验目的：用74LS153设计出一位二进制数A 和B 的比较器。 实验器材：74LS153，单刀双掷开关，直流电源，灯泡。 实验内容：当接至高电平时代表1，接至低电平时代表0； A>B 时，x1亮；AB I ,则地址码为 01，根据电路图看出Y 1Y 2=10;若A I

数电-实验四-数据选择器及其应用-

数电-实验四-数据选择器及其应用-实验报告

实验四数据选择器及其应用 一、实验目的 1.掌握中规模集成数据选择器的逻辑功能及使用方法 2.学习用数据选择器构成组合逻辑电路的方法 二、实验设备与器件 1.+5V直流电源 2.逻辑电平开关 3.逻辑电平显示器 4.74LS151 三、实验原理 数据选择器又叫“多路开关”。数据选择器在地址码（或叫选择控制）电位的控制下，从几个

数据输入中选择一个并将其送到一个公共的输出端。数据选择器的功能类似一个多掷开关，如图7-1所示，图中有四路数据D0~D3，通过选择控制信号A1、A0（地址码）从四路数据中选中某一路数据送至输出端Q。 数据选择器为目前逻辑设计中应用十分广泛的逻辑部件，它有2选1、4选1、8选1、16选1等类别。 数据选择器的电路结构一般由与或门阵列组成，也有用传输们开关和门电路混合而成的。 八选一数据选择器74LS151 74LS151为互补输出的8选1数据选择器，

引脚排列如图4-2，功能如表4-1。 选择控制端（地址端）为A2~A0，按二进制姨妈，从8个输入数据D0~D7中，选择一个需要的数据送到输出端A,?S为使能端，低电平有效。 1）使能端?S=1时，无论A2~A0状态如何，均无输出（Q=0，?Q=1）,多路开关被禁止。2）使能端S=0时，多路开关正常工作。根据地址码A1、A2、A3的状态选择D0~D7中某一个通道的数据输送到输出端Q。 此处以A2A1A0=010为例，则选择D2数据到

输出端，即Q=D2。 D2为0， Q亮。D2为1，Q亮。

使能端为1，D2为1，?Q亮。使能端为1，D2变为0，?Q仍然亮。 74LS151功能测试结果表4-1 输入输出?S A2 A1 A0 Q ?Q 1 x x x 0 1 0 0 0 0 D0 ?D0 0 0 0 1 D1 ?D1

实验二数据选择器

实验二数据选择器功能测试及设计应用 实验目的 1、掌握中规模集成数据选择器的逻辑功能及测试方法。 2、掌握数据选择器的使用方法。 一、实验仪器及器材 稳压电源、实验箱一个、双四选数据选择器74LS153、八选一数据选择器74LS151。 二、实验原理 1、4选1数据选择器 中规模集成电路74LS153为双四选数据选择器，其逻辑符号如图2-2-1所示，其中，1S、S分别为两个数据选择器的选通输入端，低电平有效。A0,、A1为公告控制输入端地址端，2 1D0、1D1、1D2、1D3与2D0、2D1、2D2、2D3分别为两个数据选择器的数据输入端，其功能表如表2-2-1所示。 有功能表得逻辑表达式： () =+++ Q A A D A A D A A D A A D S 110101011101210131 () =+++ 210201021102210232 Q A A D A A D A A D A A D S 2、8选1数据选择器74LS151 74LS151是常用的8选1数据选择器，用于各种数字电路和单片机系统的显示电路中。其功能如表2-2-2所示。 表2-2-2 74LS151的功能表

其中，S 为数据选择器的选通端，低电平有效。A0、A1、A2为地址码，D0~D7为数据输入端。 3、数据选择器的应用 （1）多路信号共用一个通道（总线）传输。 （2）变并行码为串行码。 （3）转换4位二进制码为补码。 （4）组成数码比较电路。 （5）实现逻辑函数。 三、实验内容 1,利用逻辑电平产生电路和逻辑电平指示电路测试74LS153的逻辑功能，验证是否和逻辑功能表一致。 1、根据题目可画出电路图为：

四选一选择器

实验课程名称VHDL 四选一选择器 年级电技 111 专业电子科学与技术 学生姓名周伦稳 学号 1107010086 2013年12月

4选1数据选择器 1·设计背景和设计方案 1·1设计背景 该设计是以数字电子技术为基础，实现数据从四位数据中按照输入的信号选中一个数，来实现所期望的逻辑功能。 1·2设计方案 用拨码开关作四位数据及两位控制端的输入，LED 作输出，通过拨码开关组成控制输入端s1和s0不同组合，观察LED 与数据输入端a,b,c,d 的关系，验证四选一数据选择器设计的正确性。使用逻辑门电路与、或、非的组合来表达4选1数据选择器，通过控制输入的信号来控制输出的信号值。 其逻辑电路图如下： >11 1 3 & 2 1 1 D D D D A A Y 其示意框图如下： 其中输入数据端口为D0、D1、D2、D3，A 、A ’为控制信号，Y 为输出。 令AA ’=“00”时，输出Y=D0；

令AA ’=“01”时，输出Y=D1； 令AA ’=“10”时，输出Y=D2； 令AA ’=“11’ 时，输出Y=D3； D0 输入 D 1 Y 数据 D 2 D 3 A A ′ 真值表如下： 输入 输出 D A1 A0 Y D0 0 0 D0 D1 0 1 D1 D2 1 0 D2 D3 1 1 D3 2·方案实施 1）程序1 2·1·1 设计思路 4 选 1 数 据 选 择 器

四选一多路选择器设计时，定义输入S为标准以内漏记为STD_LOGIC,输出的信号Z的数据类型定义为2位标准逻辑矢量位STD_LOGIC_VECTOR( 1 DOWNTO 0 ).使用LIBRATY语句和USE语句，来打开IEEE库的程序包STD_LOGIC_1164.ALL。当输入信号时，程序按照输入的指令来选择输出，例如输入信号为“00”时，将a的值给z，进而输出z的值，输入信号为“11”是，将a的值给z，进而输出z的值。若输入信号是已经定义的四个信号之外的值时（即当IF条件语句不满足时），输出值为x，并将x的值给输出信号z。这样即可实现四选一数据选择的功能。 2·1·2 程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux41 is PORT (a,b,c,d :IN STD_LOGIC; s :IN STD_LOGIC_VECTOR(1 DOWNTO 0); z : OUT STD_LOGIC); END mux41; ARCHITECTURE one OF mux41 IS BEGIN PROCESS( s,a,b,c,d)