DDR_PCB_Design
EMI_DG_004-5.0
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外部储存器接口手册卷 2: 设计指南2012年11月
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ISO 9001:2008 Registered 4.DDR2和DDR3 SDRAM 电路板设计指南
本章节对如何改善系统的信号完整性，以及在系统中成功实现DDR2或者DDR3 SDRAM 接口提供了布局指南。
DDR3 SDRAM 是DDR SDRAM 系列的第三代，它提供了更低的功耗、更高的数据带宽以及通过多个片上匹配(ODT)选择增强了信号的质量，并且在和现有DDR2 SDRAM 标准保持部分向后兼容的基础上提供输出驱动阻抗控制。
本章重点对影响接收器信号质量的以下几个主要因素作了介绍：
■调平和动态ODT ■正常使用匹配
■输出驱动器驱动强度设置■在接收器上负载■
布局指南
由于存储器接口性能的增加,电路板设计人员必须更加注意接收器上观测到的信号质量，这是因为低质量的发送信号可能大幅度降低接收器上数据总的有效裕量。图4-1显示了在接收器上观测到的理想和真实信号之间的区别。图4-1.
接收器的理想和真实信号
调平和动态ODT
此外，本章节对各种类型的匹配方案，以及它们对接收器信号质量的影响作了比较。
还介绍了FPGA上适当的驱动强度设置以优化接收器上的信号完整性，以及不同负载类
型(例如：组件与DIMM配置)对信号质量的影响。本章的目的是理解不同类型的匹配
方案之间的权衡、输出驱动强度的影响以及不同的负载类型，这样可以通过多种组合
快速地浏览并且为设计选择最好的设置。
调平和动态ODT
DDR3 SDRAM DIMM，如JEDEC所指定的，始终将fly-by拓扑结构用于地址、命令和时
钟信号。这个标准DDR3 SDRAM拓扑结构要求基于UniPHY或ALTMEMPHY的Altera?
DDR3 SDRAM控制器与读写调平一起使用。
Altera建议对于全面的DDR3 SDRAM兼容性，当使用分立DDR3 SDRAM组件时，您应该
模拟定制印刷电路板(PCB)上的JEDEC DDR3 UDIMM fly-by拓扑结构。
1Arria? II、Arria V和Cyclone? V器件不支持读写调平的DDR3 SDRAM，因此这些器件不支持标准DDR3 SDRAM DIMM或DDR3 SDRAM组件使用标准DDR3 SDRAM fly-by地址、命
令和时钟布局拓扑结构。
外部储存器接口手册2012年11月 Altera 公司卷 2: 设计指南
调平和动态ODT
读写调平
DDR2和DDR3 SDRAM之间的主要区别在于调平的使用。为了改善信号完整性和支持更高
频率的操作，JEDEC委员会定义了fly-by匹配方案以对于和时钟、命令和地址总线信
号。由于时钟、地址和命令信号遍历DIMM，通过故意造成每个DRAM之间数据和选通信
号传输时间(flight-time)偏移，fly-by拓扑结构降低了同步切换噪声(SSN)(图4-
2)。
图4-2.DDR3 DIMM fly-by拓扑结构需要写调平
由fly-by拓扑结构造成的信号传输时间(flight-time)偏移将导致JEDEC委员会在
DDR3 SDRAM上引入写调平功能；因此需要控制器调整每个字节通道的时序来补偿这个
偏移。
在写入期间,DQS组在独立的时间发出，以符合时钟到达DIMM上组件的时间，并且必
须满足存储器时钟和DQS(定义为0.25 t CK的t DQSS)之间的时序参数。
在读取操作过程中，存储器控制器必须补偿fly-by拓扑结构造成的延迟。Stratix?
III、Stratix IV和Stratix V FPGA含有内置于I/O单元(IOE)里的对齐和同步寄存
器，来正确地采集数据。
在DDR2 SDRAM中，仅有两种驱动强度设置，全驱动强度或降低驱动强度，分别与18
Ω和40Ω的输出阻抗相对应。这些输出驱动强度设置为静态设置并且是未校准的；
结果，输出阻抗随着电压和温度漂移而变化。
2012年11月 Altera 公司外部储存器接口手册
卷 2: 设计指南
调平和动态ODT
DDR3 SDRAM使用一个可编程的阻抗输出缓冲。目前，有两种驱动强度设置，分别为
34Ω和40Ω。40-Ω驱动强度设置目前是JEDEC定义的保留规范，但可用在DDR3
SDRAM上，正如一些存储器供应商所提供。请参阅相关存储器供应商的数据手册来了解
关于输出阻抗设置的详细信息。通过编程模式寄存器1(MR1)定义的存储器模式寄存器
来选择驱动强度的设置。要校准输出驱动阻抗，一个外部精度电阻，RZQ，连接ZQ管
脚和VSSQ。该电阻器的电阻必须为240 Ω ± 1%。
如果您使用的是DDR3 SDRAM DIMM，那么RZQ在DIMM上焊接，这样您就不必布局电路
板来实现它。输出阻抗在初始化过程中被设置。要在上电后校准输出驱动阻抗，DDR3
SDRAM需要初始化和复位程序中的校准命令，并且在控制器发出校准命令时，进行定期
更新。
除了校准输出阻抗，DDR3 SDRAM通过相同的外部精确电阻RZQ也支持校准并行ODT，
有可能通过使用DDR3 SDRAM中的合并输出驱动器结构，也有助于提高DQ和DQS管脚
中的管脚电容。假设RZQ为240Ω，那么在DDR3 SDRAM中所支持的ODT值是20Ω、
30Ω、40Ω、60Ω和120Ω。
在DDR3 SDRAM中，有两个命令与输出驱动器阻抗和ODT的校准相关。该控制器经常在
初始上电或者当DDR3 SDRAM处在复位条件时，使用第一个校准命令，ZQ CALIBRATION
LONG (ZQCL)。这一命令将输出驱动阻抗和ODT校准到初始温度和电压条件,并且对生
产导致的任何工艺变化作出补偿。如果控制器在初始化或复位阶段发出ZQCL命令，那
么它需要512个存储器时钟周期来完成；否则，它需要256个存储器时钟周期来完成。
该控制器在常规操作时使用第二个校准命令，ZQ CALIBRATION SHORT (ZQCS)，来追踪
温度或电压的任何变化。ZQCS需要64个存储器时钟周期来完成。只要有比改正后的
ZQCS命令还多的阻抗误差，就可以使用ZQCL命令。
要了解更多关于使用DDR3 SDRAM中的ZQ校准的详细信息，请参考Micron的应用笔记
TN-41-02DDR3 ZQ Calibration。
外部储存器接口手册2012年11月 Altera 公司卷 2: 设计指南
调平和动态ODT
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卷 2: 设计指南
动态ODT
动态ODT 是DDR3 SDRAM 中的一种新功能，在DDR2 SDRAM 中不适用。动态ODT 无需发出模式寄存器设置(MRS)命令就可以修改ODT 设置。当使能动态ODT 并且在没有写操作时，DDR3 SDRAM 与RTT_NORM 的匹配设置相匹配；当有一个写操作时，DDR3 SDRAM 与RTT_WR 设置相匹配。您可以通过编程模式寄存器，MR1和MR2来预置RTT_NORM 和RTT_WR 的值。
图4-3显示了使能动态ODT 时，ODT 的行为。
在two -DIMM DDR3 SDRAM 配置中，动态ODT 有助于降低被访问模块上的抖动，以及最小化任何第二个模块中的反射。
f 要了解更多关于使用DDR3 SDRAM 上的动态ODT 的详细信息，请参考Micron 的应用笔记
TN-41-04 DDR3 Dynamic On-Die Termination 。
Stratix III 和Stratix IV 器件中的动态OCT
Stratix III 和Stratix IV 器件支持所有I/O bank 中双向I/O 的动态串联和并行匹配。动态OCT 是Stratix III 和Stratix IV FPGA 器件中的一种新功能。动态并行匹配仅在双向I/O 作为接收器使用时被使能，当作为驱动器使用时被禁用。类似的，动态串联匹配仅在双向I/O 作为驱动器使用时被使能，当作为接收器使用时被禁用。动态OCT 的默认设置是串联匹配，为了在接口处于空闲状态时节省功耗-无效读或写操作。
图4-3.动态ODT：在写入之前和之后ODT 置位的行为(1)
图4-3注释：
(1)资源：Micron 公司的TN-41-04 DDR3 Dynamic On-Die Termination
。
调平和动态ODT
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卷 2: 设计指南
1
此外，OCT 的动态控制操作对于缓冲器的输出使能信号是独立的。因此，UniPHY IP 只能在读周期过程中使能并行OCT，当接口处于空闲状态时节省了功耗。
这一特性对于匹配高性能双向路径是非常有用的，因为信号完整性是根据数据方向来被优化的。另外，与支持ODT 的存储器件(例如：DDR3 SDRAM)一起使用时，动态OCT 不再需要外部匹配电阻，从而降低了成本和简化了电路板布局。
不过，Stratix III 和Stratix IV FPGA 器件中的动态OCT 不同于前面章节提到的DDR3 SDRAM 中的动态ODT，并且这些功能不应该假设为相同。
f 要了解关于Stratix III FPGA 中动态OCT 功能的详细信息，请参考Stratix III 器件手
册 第1卷中的Stratix III Device I/O Features 章节。f 要了解关于Stratix IV FPGA 中动态OCT 功能的详细信息，请参考Stratix IV器件手册
第1卷中的 I/O Features in Stratix IV Devices 章节。
图4-4.Stratix III 和Stratix IV FPGA 器件之间的动态OCT
DDR2 SDRAM 电路板匹配
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卷 2: 设计指南
Stratix V 器件中的动态OCT
Stratix V 器件还支持动态OCT 功能并且提供更多的灵活性。Stratix V OCT 校准使用每个OCT 模块中的一个RZQ 管脚。您可以使用下面任何一个电阻器作为RZQ 管脚上的参考电阻来实现不同的OCT 值：
■
240-Ω参考电阻—实现34 Ω、40 Ω、48 Ω、60 Ω和80 Ω的R S OCT ；以及20Ω、30Ω、40 Ω和120 Ω的R T OCT 电阻。
■
100 Ω参考电阻—实现25 Ω和50 Ω的R S OCT ；以及50 Ω的R T OCT 阻抗。
f 要了解关于Stratix V FPGA 中的动态OCT 功能的详细信息，请参考Stratix V 器件手册
第1卷中的I/O Features in Stratix V Devices 章节。
DDR2 SDRAM 电路板匹配
DDR2遵循管理Stub-Series Terminated Logic (SSTL)，JESD8-15a 的JEDEC 标准，它包括四种不同的匹配方案。两个常用的SSTL 匹配方案是：
■带或者不带串联电阻的单并行匹配输出(如JESD8-15a 中说明的Class I)■
带或者不带串联电阻的双并行匹配输出(如JESD8-15a 中说明的Class II)
根据您所选择的信号类型，可以使用任何一种匹配方案。同样，根据您设计的FPGA 和SDRAM 存储器件，您可以选择外部或内部的匹配方案。
随着对降低系统成本，简化印刷电路板(PCB)布局设计不断增加的要求，您可以选择在传输线上不要有任何并行匹配，并且在存储器接口和存储器之间使用点到点连接。在这种情况下，您所选择的器件支持时，您利用内部匹配电阻方案，例如：FPGA 的片上匹配(OCT)和SDRAM 的片上匹配(ODT)。
DDR2 SDRAM 电路板匹配
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外部并行匹配
如果使用外部匹配电阻，那么必须研究匹配电阻的位置来确定哪个拓扑结构最适合您的设计。图4-5和图4-6分别说明了两个最常用的匹配拓扑结构：fly-by 拓扑结构和non-fly-by 拓扑结构。
通过fly-by 拓扑结构(图4-5)，您可以将并行匹配电阻布局在接收器之后。该匹配布局解决了非fly-by 拓扑结构中不理想的短截线。不过，使用该拓扑结构价格昂贵，并且布线复杂。Stratix II 存储器电路板2将fly-by 拓扑结构用于并行匹配电阻布局。Stratix II 存储器电路板2是Altera 用于测试和验证存储器接口目的唯一的一个存储器侧试电路板。
图4-5.并行电阻的fly-by 布局
图4-6.并行电阻的non-fly-by 布局
FPGA Driver
Board T race
DDR2 SDRAM
DIMM (Receiver)
Board T race
R T = 50 Ω
V TT
FPGA Driver
DDR2 SDRAM
DIMM (Receiver)
R T = 50 Ω
V TT
DDR2 SDRAM 电路板匹配
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通过non-fly-by 拓扑结构(图4-6)，并行匹配电阻被布局在驱动器和接收器(最接近的接收器)之间。该匹配布局更容易进行电路板布局，但造成一个短截线，导致匹配电阻和接收器之间的一条未匹配传输线。该条未匹配传输线导致接收器上的振铃和反射。
如果不使用外部匹配电阻，DDR2提供ODT，并且Altera FPGA 支持不同程度的OCT。您应该探究使用ODT 和OCT 来降低电路板功耗和减少所需要求的电路板基板面。
片上匹配
在Arria II GX、Arria II GZ、Arria V、Cyclone III、Cyclone IV、Cyclone V、Stratix III、Stratix IV 和Stratix V 器件中提供了OCT 技术。表4-1总结了对每种器件的OCT 支持扩展。此表提供了关于SSTL-18标准的信息，因为SSTL-18是Altera FPGA 所支持的DDR2存储器接口的标准。
片上串行(R S )匹配仅支持输出和双向缓存。根据连接到R UP 和R DN 管脚的Class II 的25 Ω和Class I 的50-Ω电阻，对带校准的R S 值进行校准，并调整到 ±1%，25Ω或者50 Ω。片上并行匹配(R T )仅支持输入和双向缓存。根据连接到R UP 和R DN 管脚的100Ω电阻，对R T 值进行校准。校准在器件配置阶段的最后出现。动态OCT 仅支持双向I/O 缓存。
表4-1.片上匹配方案
匹配方案SSTL-18
FPGA 器件
Arria II
GX
ArriaII GZ
Arria V Cyclone I II 和Cyclone I
V Cyclone V
Stratix III 和Stratix IV Stratix V (1)
列和行I/O
列和行I/O
列和行I/O
列和行I/O
列和行I/O 列和行I/O 列I/O 不带校准的片上串联匹配电阻Class I 50505050505050Class I
I 25252525252525带校准的片上串联匹配电阻Class I 50505050505050Class I
I 25
25
25
25
25
25
25
带校准的片上并行匹配电阻
Class I 和Class I
I
—5050—505050
表4-1注释：
(1)行I/O 不适用于Stratix V 器件中的外部存储器接口。
DDR2 SDRAM 电路板匹配
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动态OCT 方案仅在Stratix III、Stratix IV 和Stratix V FPGA 中可用。动态OCT 方案使能串联匹配(R S )和并行匹配(R T )在数据传送过程中被动态地打开和关闭。串联和并行匹配的开启或关闭取决于接口的读写周期。在写周期中，R S 被打开，R T 被关闭，以匹配线路阻抗。在读周期中，R S 被关闭，R T 被打开，这是因为Stratix III FPGA 实现总线的远端匹配(图4-7)。推荐的匹配方案
表4-2对主要DDR2存储器接口信号提供了推荐的匹配方案。信号包括数据(DQ)、数
据选通(DQS/DQSn)、数据掩码(DM)、时钟(mem_clk /mem_clk_n )和地址和命令信号。当与多个DDR2 SDRAM 组件连接时，其中地址、命令和存储器时钟管脚连接多个负载，请执行以下步骤:
1.仿真系统以获取这些信号新的摆率。
2.基于仿真结果，使用DDR2 SDRAM 数据表中降级的tIS 和tIH 规格。
3.如果时序降级导致接口的时序要求失败，那么请考虑复制这些信号以降低负载，从
而提高时序。
1Altera 使用这个表格中的Class I 和Class II 匹配，而不是物理匹配来参考驱动能力。1
必须对您的系统设计进行仿真以确保正确的功能性。
图4-7.存储器接口的动态OCT
Stratix III (TX)DDR2 DIMM Stratix III (RX)DDR2 DIMM
W r ite Cycle
Read Cycle
OE
OE V TT
V TT
V TT
Z 0 = 50 Ω
Z 0 = 50 Ω
22 Ω
22 ΩΩ
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表4-2.匹配建议
(1/3) (1)
器件系列信号类型
SSTL 18IO 信号类型
(2), (3), (4), (5),
(6)
FPGA 终端分立
匹配存储器终端匹配1(Rank/DIMM)存储器I/O 标准
Arria II GX
DDR2组件
DQ Class I R50 CAL 50 Ω5并行至V TT 分立ODT75 (7)HALF (8)DQS
DIFF (13)
DIFF Class R50 CAL 50 Ω并行至V TT 分立ODT75 (7)HALF (8)DQS SE (12) Class I R50 CAL 50 Ω并行至V TT 分立
ODT75 (7)HALF (8)DM
Class I R50 CAL N/A ODT75 (7)N/A 地址和命令Class I MAX N/A 56 Ω并行至V TT 分立N/A 时钟DIFF Class I R50 CAL N/A x1 = 100 Ω差分(10)x2 = 200 Ω差分(11)
N/A DDR2 DIMM
DQ Class I R50 CAL 50 Ω并行至 V TT 分立ODT75 (7)FULL (9)DQS
DIFF (13)
DIFF Class I R50 CAL 50 Ω并行至 V TT 分立ODT75 (7)FULL (9)DQS SE (12)Class I R50 CAL 50 Ω并行至 V TT 分立
ODT75 (7)FULL (9)DM
Class I R50 CAL N/A ODT75 (7)N/A 地址和命令Class I MAX N/A 56 Ω并行至V TT 分立N/A 时钟
DIFF Class I R50 CAL
N/A
N/A = on DIMM
N/A
Arria V 和Cyclone V
DDR2组件
DQ Class I R50/P50 DYN
CAL N/A ODT75(7)HALF (8)DQS
DIFF (13)
DIFF Class I R50/P50
DYN CAL N/A ODT75(7)HALF (8)DQS SE (12)Class I R50/P50 DYN
CAL N/A ODT75(7)HALF (8)DM
Class I R50 CAL N/A ODT75(7)N/A 地址和命令Class I MAX N/A 56 Ω并行至V TT 分立N/A 时钟
DIFF Class I R50 NO
CAL
N/A
x1 = 100 Ω差分(10)x2 = 200 Ω差分(11)
N/A
DDR2 SDRAM 电路板匹配
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DDR2 DIMM
DQ Class I R50/P50 DYN
CAL N/A ODT75(7)FULL (9)DQS
DIFF (13)
DIFF Class I R50/P50
DYN CAL N/A ODT75(7)FULL (9)DQS SE (12)Class I R50/P50 DYN
CAL N/A ODT75(7)FULL (9)DM
Class I R50 CAL N/A ODT75(7)N/A 地址和命令Class I MAX N/A 56 Ω并行至V TT 分立N/A 时钟
DIFF Class I R50 NO
CAL
N/A
N/A = on DIMM
N/A
Cyclone III 和Cyclone IV
DDR2组件
DQ/DQS Class I 12 mA 50 Ω并行至V TT 分立
ODT75 (7)HALF (8)DM
Class I 12 mA N/A 56 Ω并行至V TT 分立N/A 地址和命令Class I MAX N/A N/A 时钟Class I 12 mA N/A x1 = 100 Ω差分(10)x2 = 200 Ω差分(11)
N/A DDR2 DIMM
DQ/DQS
Class I 12 mA 50 Ω并行至V TT 分立
ODT75 (7)FULL (9)DM
Class I12 mA N/A 56 Ω并行至V TT 分立N/A 地址和命令Class I MAX N/A N/A 时钟
Class I 12 mA
N/A
N/A = on DIMM
N/A
Arria II GZ、Stratix III 、Stratix IV 和Stratix V
DDR2组件
DQ Class I R50/P50 DYN
CAL N/A ODT75 (7)HALF (8)DQS
DIFF (13)DIFF Class I R50/P50
DYN CAL N/A ODT75 (7)HALF (8)DQS SE (12)
DIFF Class I R50/P50
DYN CAL N/A ODT75 (7)HALF (8)DM
Class I R50 CAL N/A ODT75 (7)N/A 地址和命令Class I MAX N/A 56 Ω并行至V TT
分立N/A 时钟
DIFF Class I R50 NO
CAL
N/A
x1 = 100 Ω差分(10)x2 = 200 Ω差分(11)
N/A
表4-2.匹配建议
(2/3) (1)器件系列
信号类型
SSTL 18IO 信号类型
(2), (3), (4), (5),
(6)
FPGA 终端分立
匹配
存储器终端匹配1(Rank/DIMM)
存储器I/O 标准
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卷 2: 设计指南
动态片上匹配
匹配方案对JEDEC 标准JESD8-15a 中的SSTL 18 I/O 进行了介绍。动态OCT 在
Stratix III 和Stratix IV 中可用。当Stratix III FPGA (驱动器)写入到DDR2 SDRAM DIMM (接收器)时，串联OCT 被动态地使能，从而与传输线上的阻抗相匹配。因此，显著地降低了反射。同样的，当FPGA 从DDR2 SDRAM DIMM 读取时，并行OCT 被动态地使能。
f 要了解关于设置正确的匹配电阻值的信息，请参考Stratix III 器件手册 中的
Stratix III Device I/O Features 章节和Stratix IV 器件手册 中的 I/O Features in Stratix IV Devices 章节。
DDR2 DIMM
DQ Class I R50/P50 DYN
CAL N/A ODT75 (7)FULL (9)DQS
DIFF (13)
DIFF Class I R50/P50
DYN CAL N/A ODT75 (7)FULL (9)DQS SE (12)Class I R50/P50 DYN
CAL N/A ODT75 (7)FULL (9)DM
Class I R50 CAL N/A ODT75 (7)N/A 地址和命令Class I MAX N/A 56 Ω并行至V TT
分立N/A 时钟
DIFF Class I R50 NO
CAL
N/A
N/A = on DIMM
N/A
表4-2注释：
(1)N/A 表示不适用。(2)R 是串联电阻。(3)P 是并联电阻。(4)DYN 是动态OCT。
(5)NO CAL 是不带校准的OCT。(6)CAL 是带校准的OCT。
(7)利用有限增加过冲/下冲，在存储器上的ODT75比ODT50具有更大的眼开效果。(8)HALF 是降低的驱动强度。(9)FULL 是全驱动能力(10)x1是单一器件负载。
(11)x2是双器件负载。例如：您可以通过一对单时钟，在单列(single rank )DIMM 上驱动九个器件其中的两个器件。(12)DQS SE 是单端DQS。(13)DQS DIFF 是差分DQS。
表4-2.匹配建议
(3/3) (1)器件系列
信号类型
SSTL 18IO 信号类型
(2), (3), (4), (5),
(6)
FPGA 终端分立
匹配
存储器终端匹配1(Rank/DIMM)存储器I/O 标准
DDR2 SDRAM 电路板匹配
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卷 2: 设计指南
FPGA 写入到存储器
图4-8显示了FPGA 写入到存储器时的动态串联OCT 方案。使用动态串联OCT 的优势是当驱动器驱动传输线时，它"看到"一条已匹配的传输线却没有外部电阻匹配。图4-9和图4-10显示写入到DDR2 SDRAM DIMM 的仿真和测量结果。系统将FPGA 上测量的50-Ω串联OCT 的Class I 匹配和DIMM 上75 Ω ODT 的全驱动强度一起使用。仿真和测试台测量均在200 pS/div 和200 mV/div。图4-8.通过存储器上的ODT 的动态串联OCT 方案
图4-9.FPGA 写入到存储器的HyperLynx 仿真
FPGA
DDR2 DIMM
DDR2 Component
R S = 22 Ω
Driver
Driver
Receiver
50 Ω
3” T race Length
Receiver
50 Ω
150 Ω
150 Ω
100Ω
100Ω
DDR2 SDRAM 电路板匹配
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外部储存器接口手册
卷 2: 设计指南
表4-3列出了DDR2 SDRAM DIMM 上观测到的信号仿真和电路板测量之间的比较。表4-3、图4-9和图4-10中的数据显示，当FPGA 写入到存储器时，测试台测量与仿真测量紧密匹配。这表明将串联动态片上匹配方案用于双向I/O 保持了信号的完整性，同时无需外部匹配电阻。
根据I/O 标准，当设计存储器接口时，应该考虑表4-3中列出的四种参数。虽然仿真和电路板测量是相似的，但是当测量主要参数时，会有一些差异。虽然仿真不完全模拟I/O 占空比失真、串扰或电路板电源层下降的占空比，但它对于电路板的性能提供了一个很好的指示。
图4-10.FPGA 写入存储器的电路板测量
表4-3.FPGA
写入存储器时的信号比较(1)
眼宽(ns) (2)
眼高(V)过冲(V)下冲(V)仿真 1.1940.740N/A N/A 电路板测量
1.08
0.7
N/A
N/A
表4-3注释：
(1)N/A 表示不适用。
(2)眼宽从V IH /V IL (ac) = VREF ±250mV 到V IH /V IL (dc) = VREF ±125mV 测量，其中V IH 和V I L 为SSTL-18确定每个JEDEC 规范。
DDR2 SDRAM 电路板匹配
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卷 2: 设计指南
在存储器接口中，眼宽对于确定是否存在足够的窗口来正确地采集数据非常重要。至于眼高，即使大多数存储器接口使用电压参考I/O 标准(在这种情况下，SSTL-18)，只要在VIL 和VIH 的上方或者下方有足够的眼开，那么就应该有足够的裕量来正确地采集数据。不过，由于没有考虑到诸如串拢的影响，设计一个系统来实现最佳的眼高是至关重要的，因为它会影响存储器接口系统的整体裕量。
f 当确定过冲和下冲时，请参考存储器供应商。它们通常指定输入电压的最高范围以防
止可靠性问题。
FPGA 从存储器中读取
图4-11显示了FPGA 从存储器中读取时的动态并行匹配方案。当DDR2 SDRAM DIMM 驱动传输线时，振铃和反射最小，这是因为FPGA 侧匹配50-Ω上拉电阻与传输线相匹配。图4-12显示了从DDR2 SDRAM DIMM 中读取的仿真和测量结果。系统将FPGA 终端上测量的50-Ω校准并行OCT 的Class I 匹配和存储器上75-Ω OCT 的全驱动强度一起使用。仿真和测试台测量均在200 pS/div 和200 mV/div。图4-11.使用存储器侧串联电阻的动态并行OCT 方案
FPGA
DDR2 DIMM Full Strength
DDR2 Component
R S = 22 Ω
Driver Driver
Receiver
50 Ω
3” T race Length
Receiver
100 Ω
100 Ω
图4-12.FPGA 从存储器中读取的Hyperlynx 仿真和电路板测量
DDR2 SDRAM 电路板匹配
2012年11月 Altera 公司
外部储存器接口手册
卷 2: 设计指南
表4-4列出了FPGA 终端上观测到的信号仿真和电路板测量之间的比较。表4-4和图4-13中的数据建议，当FPGA 从存储器中读取时，测试台测量与仿真测量紧密匹配。这表明将并行动态片上匹配方案用于双向I/O 保持了信号的完整性，同时无需外部匹配电阻。
片上匹配(非动态)
当您在含有存储器侧串联电阻ODT 的Class I 匹配方案中使用50-Ω OCT 功能时，输出驱动器调为50-Ω，这与传输线上的特性阻抗相匹配。图4-13显示了FPGA 上的50-Ω OCT 打开时，使用ODT 的Class I 匹配方案。
表4-4.FPGA 从存储器中读取时的信号比较(1), (2)
眼宽(ns) (3)
眼高(V)过冲(V)下冲(V)仿真 1.2060.740N/A N/A 电路板测量
1.140
0.680
N/A
N/A
表4-4注释：
(1)在存储器DIMM 上的驱动强度设置为Full。(2)N/A 表示不适用。
(3)眼宽从V IH /V IL (ac) = VREF ±250mV 到V IH /V IL (dc) = VREF ±125mV 测量，其中V IH 和V I L 为SSTL-18确定每个JEDEC 规范。
图4-13.将ODT 和50-Ω OCT 一起使用的Class I 匹配
FPGA
DDR2 DIMM
DDR2 Component
R S = 22 Ω
V REF = 0.9 V
Driver
Driver
Receiver
50 Ω3” Trace Length
Receiver
V REF
50 Ω
DDR2 SDRAM 电路板匹配
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卷 2: 设计指南
由此产生的信号质量有一个类似8 mA 驱动强度设置的眼开（请参考第4-50页“驱动强度”)，而没有任何过冲或者下冲。图4-14显示了存储器侧(DDR2 SDRAM DIMM)的信号仿真和测量，其中FPGA 的驱动强度设置为50-Ω OCT。
表4-5列出了Class I 匹配方案(使用存储器侧串联电阻的ODT)的DDR2 SDRAM DIMM 上信号的数据。FPGA 写入到存储器时使用50-Ω OCT。
在FPGA 上使用50-Ω OCT 设置时，使用存储器侧串联ODT 电阻的Class I 匹配信号质量进一步改善了较低的过冲和下冲。
图4-14.FPGA 写入存储器的HyperLynx
仿真和测量
表4-5.50-Ω OCT 和8-mA 驱动强度设置的仿真和电路板测量结果(1)
眼宽(ns)
眼高(V)过冲(V)下冲(V)
50-Ω OCT 驱动强度设置仿真 1.680.82N/A N/A 电路板测量
1.30
0.70
N/A
N/A
表4-5注释：
(1)N/A 表示不适用。
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卷 2: 设计指南
除了50-Ω OCT 设置，Stratix II 器件有一个25-Ω OCT 设置，该设置可以用于改善Class II 匹配传输线中的信号质量。图4-15显示了打开FPGA 上的25-Ω OCT 时，使用ODT 的Class II 匹配方案。
图4-16显示了使用FPGA 中25-Ω OCT 驱动强度设置的DDR2 SDRAM DIMM (接收器)上的信号仿真和测量。
图4-15.将ODT 和25-Ω OCT 一起使用的Class II 匹配
DDR2 DIMM
DDR2 Component
R S = 22 Ω
V REF = 0.9 V
Driver
50 Ω3” Trace Length
Receiver
R T = 56 Ω
V TT = 0.9 V
FPGA
Driver
Receiver
V REF
25 Ω
图4-16.FPGA 写入存储器的HyperLynx 仿真和测量
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卷 2: 设计指南
表4-6列出了使用存储器侧串联电阻的Class II 匹配的DDR2 SDRAM DIMM 上的信号数据。FPGA 写入存储器时使用25-Ω OCT。
这种类型的匹配方案仅用于双向信号，例如：DRAM 中的数据(DQ )、数据选通(DQS )、数据掩码(DM )和存储器时钟(CK )。
Class II 外部并行匹配
双并行(Class II)匹配方案在HSTL I/O 的JEDEC 标准JESD8-6、SSTL -2 I/O 的
JESD8-9b 以及SSTL -18 I/O 的JESD8-15a 中有所介绍。当FPGA (驱动器)写入DDR2 SDRAM DIMM (接收器)时，传输线在DDR2 SDRAM DIMM 上匹配。类似的，当FPGA 从DDR2 SDRAM DIMM 读取时，DDR2 SDRAM DIMM 是驱动器，传输线在FPGA (接收器)上匹配。这种类型的匹配方案通常用于双向信号，例如DRAM 中的数据(DQ)和数据选通(DQS)信号。
FPGA 写入存储器
图4-17显示了FPGA 写入存储器时的Class II 匹配方案。使用Class II 匹配的优势在于任何一个驱动器驱动传输线时，由于接收端的匹配电阻，它将会出现匹配的传输线，从而降低了振铃和反射。
表4-6.25-Ω OCT 和16-mA 驱动强度设置的仿真和电路板测量结果(1)
眼宽(ns)
眼高(V)过冲(V)下冲(V)
25-Ω OCT 驱动强度设置仿真 1.700.81N/A N/A 电路板测量
1.47
0.51
N/A
N/A
表4-6注释：
(1)N/A 表示不适用。
图4-17.使用存储器侧串联电阻的Class-II 匹配方案
R T = 50 Ω
V TT = 0.9 V
R T = 50 Ω
V TT = 0.9 V
FPGA
DDR2 Component V REF = 0.9 V
V REF
Driver
Receiver
16 mA 50 Ω
3” T race Length
DDR2 DIMM
S = 22 R DDR2Component
Ω
Receiver
Driver