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Cadence 16.2使用之回注

Cadence  16.2使用之回注
Cadence  16.2使用之回注

cadence入门教程_修改版

Introduction to Cadence Customer IC Design Environment 熊三星徐太龙编写 安徽大学电子信息工程学院微电子学系

目录 1. Linux 常用命令 (3) 2. 软件的启动 (5) 3. 建立工程 (7) 4. 画原理图 (9) 5. 原理图仿真 (17) 6. 生成symbol (25) 7. 版图 (30) 8. DRC检查 (50) 9. LVS检查 (54) 10. PEX参数提取 (58) 11. 后仿真 (61)

1.Linux 常用命令 目前,电子设计自动化(Electronic Design Automation, EDA)工具多数都基于Linux操作系统,因此在学习使用EDA之前,有必要掌握一些Linux操作系统的基本命令。 1.mkdir mkdir命令让用户在有写权限的文件夹(目录)下建立一个或多个文件夹(目录)。其基本格式如下: mkdir dirname1 dirname2 ... (dirname 为文件夹或者目录的名字) 2.cd cd命令让用户进入一个有权限的文件夹(目录)。其基本格式如下: cd Filename (Filename为文件夹或者目录的名字) cd .. (.. 表示上一层文件夹或者目录) 3.ls ls命令用以显示一个文件夹(目录)中包含的文件夹(目录)或者文件。其基本格式如下: ls Filename (Filename为文件夹或者目录的名字) 如果ls命令后没有跟文件夹(目录)名字,显示当前文件夹(目录)的内容。 ls 命令可以带一些参数,给予用户更多相关的信息: -a : 在UNIX/Linux中若一个文件夹(目录)或文件名字的第一个字元为"." ,该文件为隐藏文件,使用ls 将不会显示出这个文件夹(目录)或文件的名字。如cshell 的初始化文件.cshrc,如果我们要察看这类文件,则必须加上参数-a。格式如下:ls –a Filename -l : 这个参数代表使用ls 的长(long)格式,可以显示更多的信息,如文件存取权,文件拥有者(owner),文件大小,文件更新日期,或者文件链接到的文件、文件夹。 4.cp cp命令用于文件夹(目录)或文件的复制。其基本格式如下: cp source target 将名为source的文件复制一份为名为target的文件。如果target 文件不存在,则产生文件名为target 的文件,如果target 文件存在,缺省时自动覆盖该文件。 cp file1 file2…dir 将文件file1 file2 ... 都以相同的文件名复制一份放到目录dir 里面。

Cadence_SPB16.3入门教程——元器件布局 .doc

Cadence_SPB16.3入门教程——元器件布局 2012-03-07 13:50:28| 分类:cadence | 标签: |字号大中小订阅 在摆放元件的时候可以与OrCAD Capture交互来完成。在OrCAD Capture中打开原理图,选择菜单 Options->Perferences,如图3.11所示。 图3.11 OrCAD Capture交互 弹出Preferences对话框,如图3.12所示。 图3.12 Preferences 对话框 点击Miscellaneous标签,将Enable Intertool Communication复选框选中。点击确定关闭对话框。 之后在allegro中打开Placement 对话框的状态下,首先在原理图中点击需要放置的元件使之处于选中状态下,然后切换到allegro中,把鼠标移到作图区域内,就会发现该元件跟随着鼠标一起移动了,在想要放置的位置单击鼠标左键即可将该元件放置在PCB中,cadence的这个交互功能非常的好用,不仅在布局的时候可以这样,在布线仿真的时候都能使用该功能来提高效率。 PCB布局是一个很重要很细心的工作,直接影响到电路信号的质量。布局也是一个反复调整的过 程。一般高速PCB布局可以考虑以下几点: ·CPU或者关键的IC应尽量放在PCB的中间,以便有足够的空间从CPU引线出来。

·CPU与内存之间的走线一般都要做等长匹配,所以内存芯片的放置要考虑走线长度也要考虑间隔是 否够绕线。 ·CPU的时钟芯片应尽量靠近CPU,并且要远离其它敏感的信号。 ·CPU的复位电路应尽量远离时钟信号以及其它的高速信号。 ·去耦电容应尽量靠近CPU电源的引脚,并且放置在CPU芯片的反面。 ·电源部分应放在板子的四周,并且要远离一些高速敏感的信号。 ·接插件应放置在板子的边上,发热大的元器件应放在置在通风条件好的位置,如机箱风扇的方向。 ·一些测试点以及用来选择的元件应放在顶层,方便调试。 ·同一功能模块的元件应尽量放在同一区域内。 在布局的过程中,如果某一元件的位置暂时固定了,可以将其锁住,防止不小心移动以提高效率。Allegro提供了这个功能。点击工具栏的图标按钮,然后点击一下元件,右键选择Done,然后该元件就 再也无法选中了,如果要对已经锁定的元件解锁,可以点击工具栏的图标按钮,然后点击右键Done。 也可以点击该按钮后在PCB画图区域点击右键,选择Unfix All选项来解锁所有的元件。 摆放元件的时候,如果需要将元件放置在对面那一层,可以选中元件后单击右键选择菜单Mirror这时 候该元件就被放置到相反的那一层。 在完成元件的布局后,还要重新画板框以及禁止布线层与禁止摆放层。可以参考上面的画板框方法来 完成这些工作,这里就不重复了。

orCAD使用心得

* * copyright (c) 2005 华北电力大学(北京)自动化系现场总线实验室 * All rights reserved * *文件名: ORCAD使用心得.DOC *文件标识: *摘要:本文写了写我自己的ORCAD使用心得。文中每一条每*一段都记录了这一段时间以来焚膏继晷、暑寒相接、痛苦并快乐的探索历程。今天用了一整天时间把此草稿写完,也算是对自*己有个交待,且对后来人有所启示。不幸的是,这些天茶余饭*后总为发表有ISBN标记的论文而发愁,没有太多心思弄别的.*就写这么多吧。学术腐败,郁闷!! 中国人的悲哀,诺贝尔的遗憾。 *当前版本:1.0.0 *作者:秦宇飞 *完成日期:2005年10月28日 * */ ORCAD使用心得 我自2005年8月25号起,到2005年10月22日止,用CAPTURE和ALLEGR画板,增删数次,校审N回,终成两块电路板。郁闷与欢喜之余,深感ORCAD功能强大,熟练使用真是享受呀。现将我的使用心得写出来,供大家参考。因网上已有许多介绍CAPTURE和ALLEGR操作的文章,这里就不详述具体的操作步骤。 零、ORCAD的安装注意事项 ORCAD的安装涉及CADENCE LICENSE MANAGER安装的问题。选择ALLEGRO程序里的CADENCE LICENSE MANAGER,如果选择CAPTURE里的CADENCE LICENSE MANAGER,会提示IKERNEL错误,这样CADENCE LICENSE MANAGER总也装不上去,程序也无法使用。我也弄不明白为什么CAPTURE 和ALLEGRO里同样的CADENCE LICENSE MANAGER安装程序会有不同的结果。至于其它步骤请看程序中的破解文档吧。 一、 CAPTURE 1、 CAPTURE版本选择 CAPTURE建议使用10.0以上版本。因为9.0的撤消只有一次,用得很郁闷。此外CAPTURE10.0以上版本对ALLEGRO的支持更好。 CAPTURE10.0以上版本增加了从网上原理图库中找元件封装的功能。虽然元件不是很多,但是比自己画方便了很多。我是在画完原理图之后才发现这个功能的,“超级郁闷”(童同学语)。 操作:在原理图编辑窗口点右键,PLACE DATABASE PART再点ICA,然后搜索零件就行了。可以直接放到原理图。 2、命名 (1)、元件编号一定不要重名,虽然文档里不同文件夹内的元件编号可以相同,但是这样会在DRC检测时出问题,所以最好不要这么做。 (2)、CAPTURE的元件库中有两个“地”易弄混。虽然它们的符号不一样。一个叫GND_SIGNAL,另一个叫GND,这个要在使用中要注意。

cadence入门教程

本文介绍cadence软件的入门学习,原理图的创建、仿真,画版图和后仿真等一全套过程,本教程适合与初学着,讲到尽量的详细和简单,按照给出的步骤可以完全的从头到尾走一遍,本教程一最简单的反相器为例。 打开终端,进入文件夹目录,输入icfb&启动软件,主要中间有个空格。 启动后出现下图: 点击Tools的Library Manager,出现如下: 上面显示的是文件管理窗口,可以看到文件存放的结构,其中Library就是文件夹,Cell就是一个单元,View就是Cell的不同表现形式,比如一个mos管是一个Cell,但是mos管有原理图模型,有版图模型,有hspice参数模型,有spectre参数模型等,这就列举了Cell的4个View。他们之间是树状的关系,即,Library里面有多个Cell,一个Cell里面有多个View。应该保持一个好习惯就是每个工程都应该建立一个Library,Cell和View之间的管理将在后面介绍。

现在建立工程,新建一个Library,如下左图,出现的对话框如下有图: 在上右图中选择合适的目录,并敲入名字,这里取的是inv,这就是新建的文件夹的名字,以后的各种文件都在这个文件夹下。OK后出现下面对话框 这个对话框是选择是否链接techfile,如果只是原理图仿真而不用画版图,就选择Dont need a techfile,这里我们要画版图,而且有工艺库,选择Attach to an existing techfile,OK 后出现下面对话框:

在technology Library选择tsmc18rf,我们使用的是这个工艺库。Inv的文件夹就建好了,在Library Manager就有它了,如下图: 文件夹建好了后,我们要建立原理图,在inv的Library里面新建Cell如下:

Cadence 16.2 学习笔记(一)

D:\Cadence\SPB_16.3\share\pcb\pcb_lib\symbols 原理图操作 Friday, September 07, 2012 12:47 PM

为什么我的cadence16。3绘制原理图DRC 检测没问题之后,生成网表出现错误呢error initializing COM property pages: 无效指针 ? ? I'm using 16.2 demo version on the 64bit version of Windows 7. When I try to create a netlist, it generates generates an error message saying: "Error initializing COM property pages: Invalid pointer" The netlist creation window has a blank PCB Editor tab, in which I can't generate a netlist for PCB Editor.Anyone knows the solution? Thanks. I found the (partial) solution as following: Error while creating a netlist in Capture My operating system is Vista. I get the error -“Error initializing COM property pages: Invalid pointer ”while trying to generate the Allegro net list. PROBLEM: While creating a netlist in OrCAD Capture 9.2.3, the following error message appears “Error initializing COM property pages: Invalid pointer ”. Why? SOLUTION: This error message appears because of an improper entry in the registry of the pxllite.OCX file. You can solve this problem in the following tree ways: Solution 1: Manually register the Dynamic Link Libraries (.DLL). To manually register the pxllite.ocx file: 1. Choose Start > Run to open the Run window. 2. Type cmd to open the command line window (CTRL+right click, run as admin) 3. Go to \tools\capture, where is the path for the OrCAD Capture installation directory. 4. Type the following two commands, one at a time in the command line window: regsvr32 pxllite.ocx regsvr32 truereuse.ocx Netlist 创建 Friday, September 07, 2012 10:57 PM

cadence基础学习

教程实例: DSP最小系统 教程内容: 1、利用Capture CIS[原理图设计]进行原理图设计 2、利用Cadence PCB Editor[PCB编辑器]布局布线 3、光绘文件(Artwork)制作,生成Gerber 文件 1mil=0.0254mm

一原理图 放大I 缩小O 图纸右下角标注:Design Template[设计模板] 1、创建新工程文件库文件 2、参考datasheet在库文件中添加新元件: Place pin(画管脚编辑属性,power型visible)、Place pin array(管脚阵列)全部元件在Spreadsheet表中编辑(全选右键单击edit properties)可以在新建元件时选New Part Creation Spreadsheet 通过表格创建多引脚元件 常用选项:Option-part properties / package properties[属性] 画不规则元件:Preference[优先权]中取消Pointer snap to Grid[指针对齐网格],随意划线,画完再改回去

3、分裂原件:homogeneous(完全相同)、heterogeneous(多个功能模块不同)以NE5532 为例 Tools-Annotate:给元件编号原理图中多个heterogeneous分裂原件的分组问题:库文件中选中分裂原件,在part properties 中新建new property(name如package不可为group,value为组号123等),分裂原件的多个部分都要执行上一操作;打开原理图,双击分裂原件在property editor 中将package属性设置为相同则为同一组分裂原件;要给之编号还需在annotate[注释]菜单physical packaging栏中将最后一项改为上文中name名 大型元件的分割:参考《cadence电路设计案例精析》P18 4、在工程中添加元件库(自建库、系统库)电容电阻电感变压在discrete库中不知道元件在哪个库可以搜索 “放置元件”的意思是:place part 5、元件的连接:直接连、用网络别名

Cadence的使用

Cadence软件visor功能的使用说明,远程连接软件为Exceed 设置连接的IP地址就可连接 使用方法如下 1.在桌面找到exceed图标,双击打开-这时弹出登陆界面-输入用户名.密码.就可 登陆系统 2.在登陆到的系统桌面上右击鼠标,可以看到弹出一各菜单,这时可依次选择 TOOLS在弹出的下级菜单中选则terminal , 这时弹出一个像DOS对话框的 窗口出来如图 3.我们要进入project文件夹,因为我们所有的文件都存放于此,进入文件夹的 方法如下: 在当前命令行中继续输入命令:cd project按回车确定执行命令,可以看到目录的路径变成了user/user1/project/这时侯输入命令ls再按回车确定执行命令,就可以看到显示出该目录下的所有文件和子目录 4.例如我们要进入one这个目录就可输入命令(在当前的命令行上输入)cd one 按回车确定执行命令,可以看到目录的路径变成了user/user1/project/one/查看目录下的文件就可输入命令ls 5.在one目录下会有两个子目录,gds和lay说明一下gds 文件夹是用来存 放.gds文件的目录,一般都存放于此。Lay文件夹是用来存放Cadence 导入后的应用文件的目录, 6.下面我们要进入Cadence 导入后的应用文件的目录也就是lay 目录,方法是 继续在当前目录上输入命令cd lay按回车确定执行命令,可以看到目录的路径变成了user/user1/project/lay/ 在该目录下运行Cadence软件:注linux与windows不同,在这个目录下运行该软件该软件就只能查看和修改该目录下的文件。 7.在当前命令行目录下继续输入Cadence软件的执行命令icfb &再按回车确定 执行命令,就可以看到软件正在打开,等到软件完全打开了,我们可以看到在

教学EN_cadence+spectre+使用手册

CS/EE 5720/6720 – Analog IC Design Tutorial for Schematic Design and Analysis using Spectre Introduction to Cadence EDA: The Cadence toolset is a complete microchip EDA (Electronic Design Automation) system, which is intended to develop professional, full-scale, mixed-signal microchips. The modules included in the toolset are for schematic entry, design simulation, data analysis, physical layout, and final verification. The Cadence tools at our university are the same as those at most every professional mixed-signal microelectronics company in the United States. The strength of the Cadence tools is in its analog design/simulation/layout and mixed-signal verification and is often used in tandem with other tools for digital design/simulation/layout, where complete top-level verification is done in the Cadence tools. An important concept is that the Cadence tools only provide a framework for doing design. Without a foundry-provided design kit, no design can be done. The design rules used by Cadence set up in this class is based for AMI’s C5N process (0.5 micron 3 metal 2 poly process). So, how is Cadence set up? Broadly, there are three sets of files that need to be in place in order to use Cadence. 1)The Cadence tools These are the design tools provided by the Cadence company. These tools are located in the /home/cadence directory. They are capable of VLSI integration, project management, circuit simulation, design rule verification, and many other things (most of which we won't use). 2)The foundry-based design kit As mentioned before, the Cadence tools have to be supported by a foundry-based design kit. In this class, we use Cadence design kit developed by the North Carolina State University (NCSU CDK). NCSU CDK provides an environment that has been customized with several technology files and a fair amount of custom SKILL code. These files contain information useful for analog/full- custom digital CMOS IC design via the MOSIS IC fabrication service (https://www.sodocs.net/doc/e59987027.html,). This information includes layer definitions (e.g. colors, patterns, etc.), parasitic capacitances, layout cells, SPICE simulation parameters, Diva rules for Design Rule Check (DRC), extraction, and Layout Versus Schematic (LVS) verification, with various GUI enhancements. For more information on the capability of the NCSU CDK, go to https://www.sodocs.net/doc/e59987027.html,/CDKoverview.html

cadence入门教程

Cadence 系列软件从schematic到layout入门 一.客户端软件使用及icfb启动 要使用工作站上的软件,我们必须在PC中使用xwinpro等工具连接到工作站上。从开始菜单中,运行xwinpro的xSettings,按照下图设置: 点击上图的Settings在出现的窗口中按如下设置(connect host选择为192.168.1.137):

设置完后,从开始菜单中运行xwinpro的xsessions,应该就可以进入登陆界面,用户名为user1,密码为root。 二、Schematic Cadence系列软件包含了电路图工具Schematic,晶体管级电路仿真工具Spectre,以及版图工具Virtuoso等。一般来说,我们先用Schematic画好电路原理图然后进行仿真,最后用Virtuoso手动画版图或者直接进行版图综合,最后对版图进行L VS,DRC等验证。 在登陆进工作站后,点击鼠标右键,选择tools——>terminal,在弹出的terminal窗口中敲入命令icfb&就可以启动cadence了。 图1 icfb的主界面 我们以建立一个反相器电路为例子: 在icfb中,任何一个电路,不论是已经存在的可以引用的库,还是用户新建立的一个电路,都是一个library. 一个library一般有若干个Cell(单元电路),每个cell有若干个

schematic(电路原理)和若干个layout(版图)。所以,我们要做的第一步,就是先创建一个自己的“库”,File菜单->new->library 图2 新建一个库的界面 从这个新建一个library的界面,我们必须输入新建立的库的名称,并且选择好这个库应该存放的目录,然后注意看右边的三个选项,关于新建立的库是否需要链接到Technology File 的问题。首先,这个Technology File一般是指工艺库,由Foundry提供。如果最终做的电路是需要画出Layout(版图)的,就必须要有工艺库,如果不需要画Layout,那就可以不需要工艺库。由于我们需要演示这一步,所以就选择Attach to an existing techfile。(也可以在建立之后,再Attach to an existing techfile)。 输入name: testinv, (大家在做的时候自己起一个名字)。 现在,我们就已经建立好了一个新的“库”,为了给这个库增加schematic(电路图)和Layout(版图)我们就必须对这个库进行“管理”,从icfb的主菜单(图1)中的Tools菜单->Library Manager.

Cadence 快速入门教程

Cadence SPB15.7 快速入门视频教程目录 第1讲课程介绍,学习方法,了解CADENCE软件 第2讲创建工程,创建元件库 第3讲分裂元件的制作方法 区别(Ctrl+B、Ctrl+N切换Part) 点击View,点击Package可以显示所有的元件Part 1、homogeneous 和heterogeneous 2、创建homogeneous类型元件 3、创建heterogeneous类型元件 第4讲正确使用heterogeneous类型的元件 增加packeg属性。点击Option,选择Part Properties,选择new,增加属性。用于在原理图中确定同一块的元件。 1、可能出现的错误 2、出现错误的原因 3、正确的处理方法 第5讲加入元件库,放置元件 1、如何在原理图中加入元件库 2、如何删除元件库 3、如何在元件库中搜索元件 4、放置元件 5、放置电源和地 第6讲同一个页面内建立电气互连(设置索引编号,Tools里面,Annotate来设置) 1、放置wire,90度转角,任意转角(画线时按住Shift) 2、wire的连接方式 3、十字交叉wire加入连接点方法,删除连接点方法(快捷键J) 4、放置net alias方法(快捷键n) 5、没有任何电气连接管脚处理方法(工具栏Place no Conection) 6、建立电气连接的注意事项 第7讲总线的使用方法 1、放置总线(快捷键B) 2、放置任意转角的总线(按住Shift键) 3、总线命名规则(LED[0:31],不能数字结尾) 4、把信号连接到总线(工具栏Place Bus entry 或者E) 5、重复放置与总线连接的信号线(按住Ctrl向下拖) 6、总线使用中的注意事项 7、在不同页面之间建立电气连接(工具栏Place off-page connector) 第8讲browse命令的使用技巧(选中dsn文件,选择Edit中的browse) 1、浏览所有parts,使用技巧(浏览元件<编号,值,库中的名字,库的来源>,双击元件可在原理图上找到元件) 2、浏览所有nets,使用技巧(浏览网络) 3、浏览所有offpage connector,使用技巧(页面间的连接网络,一般一个网络至少会在两个页面中出现) 4、浏览所有DRC makers,使用技巧(DRC检测)

【简单易懂-图文并茂】教你如何上手Cadence

Cadence使用初步简介 目录 Cadence使用初步简介 (1) 一、Cadence平台的启动: (1) 二、设计项目的建立 (4) 三、原理图设计 (10) 四、电路模拟仿真 (17) 五、版图初步 (29) 六、软件的退出 (37) 在早期的ASIC 设计中电路图起着更为重要的作用作为流行的CAD软件Cadence 提供了一个优秀的电路图编辑工具Composer。 Composer不但界面友好操作方便而且功能非常强大电路图设计好后其功能是否正确性能是否优越必须通过电路模拟才能进行验证Cadence 同样提供了一个优秀的电路模拟软件Analog Artist由于Analog Artist 通过Cadence 与Hspice 的接口调用Hspice 对电路进行模拟。但是我们的虚拟机中并没有安装Hspice软件,所以我们使用Cadence自带的仿真软件进行仿真。本章将介绍电路图设计工具Composer 和电路模拟软件Analog Artist 的设置启动界面及使用方法简单的示例以及相关的辅助文件以便大家能对这两种工具有一个初步的理解。 一、Cadence平台的启动: ①右击桌面,在弹出菜单中单击open Terminal

②在弹出的终端中输入icfb&然后按回车启动Cadence ③Cadence启动过程

④Cadence启动完成后,关闭提示信息

二、设计项目的建立 ①点击Tools—Library Manager…启动设计库管理软件 ②启动设计库管理软件

③点击File—New--Library新建设计库文件 ④在弹出的菜单项中输入你的设计的库的名称,比如MyDesign,点击OK

Cadence SPB使用经验总结

Cadence SPB使用方法 1.在用OrCad Capture CIS画电路原理图时,不同电路图页面之间的信号互联, 单信号线(wire)用分页端口连接器(Off Page Connector)实现互联,总线(Bus)用端口(Port)实现互连(也可以用分页端口连接器(Off Page Connector))。 2.特别注意:在FPGA原理图设计中,在为FPGA设计原理图符号时,一般要将FPGA 分为多个部分,这时一定要注意在管脚功能划分时,要将Bank2中用于配置的管脚,包括:配置模式选择管脚M0、M1,CCLK,DIN,INIT_B等与TMS,TCK,TDO,TDI 等一起划分到FPGA的配置(Configuration)部分。 3.在OrCad Capture CIS中制作原理图符号时,如果器件有多个(两个以上)管 脚名称(pin name)相同,在保存该元件时就会弹出以下警告信息: 因为ORCAD的封装(原理图符号)是有规则的,只有管脚为POWER属性才能同名,比如VCC,GND的管脚名等等,很好理解,这些属性在画PCB的时候默认的是同一个网络,是要连接在一起的,如GND连GND,VCC连VCC,有时候有很多的空脚NC 最好用NC1,NC2...来描述,避免不必要的错误,有的甚至连POWER属性的管脚名都不做重复的。如果忽略这些这些警告信息,则当使用这些元件符号画电路图,在生成网表(Create Netlist)时就会产生错误: #79 Error [ALG0050] Duplicate Pin Name "SW" found on Package LM2852Y , U21 Pin Number 9: SCHEMATIC1, POWER SUPLLY (1.80, 3.20). Please renumber one of these. 这时选中设计,可以利用accessories菜单的libcorrectionutil->library verification / correction来批量修改重复管脚定义(即:批量把重复的管脚名改为不同)。(accessories->libcorrectionutil->library verification / correction)但是通过这种方法只能修改元件库Library中的元件,不能更新到原理图页面中。

cadence基本使用学习

Cadence相关使用操作简述 (1)设置PCB封装库的链接: Setup→Users Preferences→design_paths→psmpath(元件封装库)or padpath(焊盘库) (2)铺铜网络的忽略标记:Edit→Properties 在find任务栏选择more,在弹出的find by Name or Property 窗口中object type下拉窗口中选择Net,然后选择网络,apply,弹出两个窗口,关闭show properties窗口,在Edit Property 窗口中选择Ratsnest_Schedule ,value 下拉列表选择POWER_AND_GROUND,接着就apply,ok再ok。 (3)设置线宽:Edit→change→输入Line width的值,然后再点击要改变的布线宽度 (4)铺铜: Shape→Ploygon→选择层、网络和动态地→画出铺铜的闭合区域就完成铺铜了不过在点击Shape→Global Dynamic parameters后出现的对话框中shape fill 标签页中Dynamic fill 选择Smooth。 选中铺铜区点击右键,在右键的下拉列表中选择parameters,在Themal relief connect 标签页中的Thru pins 选择Full contact。 (5)设置焊盘选择:Setup→constraints→set value→ 点击Available database padstacks框中的焊盘即可进入Current via list 点击Current via list 框中的焊盘即可退出Available database padstacks (6)Setup →draw size 设置图纸大小以及单位 (7)Display → measure 测量两点之间的距离 (8)设置电路板的层数: Setup → subclass → ETCH 四层板的基本设置:

第四章 cadence ic5141教程Verilog 的使用方法

第四章Cadence中Verilog的一些使用方法 § 4-1 Verilog 的文本编辑器 随着电路规模的增大和复杂,传统的图形输入模式已不可行。语言描述电路成为潮流。它的方便性和好的更改性、维护性在实践中得到很好的体现。尤其现在强大的综合工具,和系统集成对核的需求性使Verilog更有用武之地。每个硬件工程师应该学习掌握它。 在进入Cadence后在命令行中键入 textedit *.v↙ (此处*为文件名,在textedit 命令后应带上文件名) 键入上述命令后进入文本编辑框,和Windows 中常用的文本编辑框很象。 图4-1-1textedit文本编辑框界面 图中的主菜单File、View、Edit、Find及各自底下的子菜单和Windws中的文本编辑器差不多,使用方法相似,这里就不多说了。编好程序保存可以进行后续工作了。 § 4-2 Verilog 的模拟仿真 一.命令的选择。 在命令行中键入 verilog↙ 会出现关于此命令的一些介绍,如下: -f read host command arguments from file. -v specify library file -y specify library directory -c compile only -s enter interactive mode immediately

-k set key file name -u convert identifiers to upper case -t set full trace -q quiet -d decompile data structure Special behavioral performance options (if licensed): +turbo speed up behavioral simulation. +turbo+2 +turbo with second level optimizations. +turbo+3 +turbo+2 with third level optimizations. +listcounts generate code for maintaining information for $listcounts +no_turbo don't use a VXL-TURBO license. +noxl disable XL acceleration of gates in all modules Special environment invocation options (if licensed): +gui invoke the verilog graphical environment 在上面的参数选择中,简单介绍几个常用的: (1)-c 首先应该保证所编程序的语法正确性。先进行语法的检查,选择参数- c键入如下命令。 verilog –c *.v↙ 根据Cadence的报告,查找错误信息的性质和位置,然后进入文本编辑器进 行修改,再编译,这是个反复的过程,直到没有语法错误为止。 (2)-s 进入交互式的环境,人机交互运行和下面的参数联合使用。 (3)+gui & verilog 仿真有命令和图形界面两种方式。图形界面友好和windows使用很象,很好掌握,一般都使用图形方式。 “&”符号是后台操作的意思,不影响 前台工作。如此时你可以在命令行输入其它的命令。 其它的命令参数选择比较复杂,这里就不介绍了,故我们这里常用的命令是:verilog –s *.v +gui &↙ (*代表文件名) 进入图形交互界面。 $附:命令行输入 !!↙ 是执行上一条命令, 命令行输入 !* ↙ (*代表字母) 是执行最近的以*开头的命令。 上述附注对命令输入速度提高有所帮助。 二.SimVision 图形环境。 SimVision是Verilog-XL的图形环境。 主要有SimControl、Navigator、 Signal Flow Browswer、 Wactch Objects Window 、SimWave 等窗口。

Cadence学习感想

Cadence 是一个大型的EDA 软件,它几乎可以完成电子设计的方方面面,包括ASIC 设计、FPGA 设计和PCB 板设计。Cadence 在仿真、电路图设计、自动布局布线、版图设计及验证等方面有着绝对的优势。是一个合格的硬件工程师必须能够熟悉操作的软件之一. 学习Cadence已经有了两周的时间,通过这段时间的学习,从无知到认知,到深入了解,使我更加地喜欢上硬件设计这份工作,让我深刻的体会到学习的过程是最美的,在整个学习过程中,我每天都有很多的新的体会,新的想法。真的很充实! 这次的学习,让我懂得了许多,知道了许多。事实告诉我们,大学文凭其实只是一块敲门砖,工作必须依靠充分的专业知识及专业经验。发现这些经验和知识都要自己去不断摸索,没有人会手把手教你。所以必需要培养主动学习能力和创新能力,必须努力提高自身的综合素质,适应硬件设计师的需要。 经过这段时间的学习,我主要有以下几点感想: 第一,要有坚持不懈的精神 作为硬件设计新手,一开始都感觉什么都不会,慢慢的我们熟悉软件环境,入门时间短的要几天,时间长的要几周,或更长的时间,在这段时间里很多人会觉得很无聊,便会产生放弃的念头,在这个时候我们一定要坚持,不能轻易放弃。 第二,要勤奋,不懂就问 在学习过程中,我们肯定会碰到很多的问题,有很多是我们所不懂的,不懂的东西我们就要虚心向老师请教,当别人教我们知识的时候,我们也应该虚心地接受。同时,我们也不要怕犯错。每一个人都有犯错的时候,工作中第一次做错了不要紧,重要的是知错能改。下次不再同样的犯错就好。 第三,要确立明确的目标,并端正自己的态度 平时,我们不管做什么事,都要明确自己的目标,要知道自己能否胜任这份工作,关键是看你自己对待工作的态度,态度对了,即使自己以前没学过的知识也可以在工作中逐渐的掌握。因此,要树立正确的目标,在实现目标的过程中一定要多看别人怎样做,多听别人怎样说,多想自己应该怎样做,然后自己亲自动手去多做。只有这样我们才能把事情做好。学好本领。 通过本次的学习,我还发现自己以前学习中所出现的一些薄弱环节,并为今后的学习指明了方向,使我们及早了解一些相关知识以便以后运用到以后的工作中去。通过这次的学习,我基本掌握LNA、谐振功率放大器、差分放大器等,能够简单使用Cadence软件的部分功能,同时让我懂得英语真的很重要,我知道只有通过刻苦的学习,加强对专业知识的熟练掌握,

Cadence画PCB傻瓜式教程

一.原理图 1.建立工程 与其他绘图软件一样,OrCAD以Project来管理各种设计文件。点击开始菜单,然后依次是所有程序—打开cadence软件—》一般选用Design Entry CIS,点击Ok进入Capture CIS。接下来是File--New--Project,在弹出的对话框中填入工程名、路径等等,点击Ok进入设计界面。 2.绘制原理图 新建工程后打开的是默认的原理图文件SCHEMATIC1 PAGE1,右侧有工具栏,用于放置元件、画线和添加网络等等,用法和Protel类似。点击上侧工具栏的Project manager(文件夹树图标)或者是在操作界面的右边都能看到进入工程管理界面,在这里可以修改原理图文件名、设置原理图纸张大小和添加原理图库等等。 1)修改原理图纸张大小: 双击SCHEMATIC1文件夹,右键点击PAGE1,选择Schematic1 Page Properties,在Page Size中可以选择单位、大小等; 2)添加原理图库: File--New--Library,可以看到在Library文件夹中多了一个library1.olb的原理图库文件,右键单击该文件,选择Save,改名存盘;(注意:在自己话原理图库或者封装库的时候,在添加引脚的时候,最好是画之前设定好栅格等参数,要不然很可能出现你画的封装,很可能在原理图里面布线的时候通不过,没法对齐,连不上线!) 3)添加新元件: 常用的元件用自带的(比如说电阻、电容的),很多时候都要自己做元件,或者用别人做好的元件。右键单击刚才新建的olb库文件,选New Part,或是New Part From Spreadsheet,后者以表格的方式建立新元件,对于画管脚特多的芯片元件非常合适,可以直接从芯片Datasheet中的引脚描述表格中直接拷贝、粘贴即可(pdf格式的Datasheet按住Alt键可以按列选择),可以批量添加管脚,方便快捷。 4)生成网络表(Net List): 在画板PCB的时候需要导入网络表,在这之前原理图应该差不多完工了,剩下的工作就是查缺补漏。可以为元件自动编号,在工程管理界面下选中.dsn文件,然后选Tools--Annotate,在弹出的对话框中选定一些编号规则,根据需求进行修改或用默认设置即可。进行DRC检测也是在生成网络表之前的一项重要工作,可以避免出现一些不必要的设计错误。DRC之后可以尝试去生成网络表了,还是在工程管理界面下,选Tools--Create Netlist,可以在弹出的对话框中选择网络表的存放路径,其他默认设置即可,生成网络表的过程中如果出错,可以通Windows--Session Log查看出错的原因,(第一次用cadence 画板子,免不了会出很多错误,通过查阅报表的错误原因,做好记录,是学好该软件的捷径)比如说有元器件忘了添加封装等。 5)更新元件到原理图: 当元件库中的某个元件修改后需要原理图也同步更新时,可以不必重新放置元件(万一有100个或更多该元件岂不是要疯了),在工程管理界面下,双击Design Cache文件夹,选中刚才修改的元件,右键单击选择Update Cache,一路yes下去即可将原理图中该元件全部更新。 注意:在生成网表的时候,经常报错一定要注意,在自己画的原理图库或者是封装库的时候,一定要有系统的存放,按照一定的规则命名,在添加的时候,原件要把自己所画的封装库的路径添加上,要不然,是不能正确生成网表的。同时,这样方便以后工程的调用

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