CD4518组成的数字钟
一、
2.3.1 CC4518功能介绍
用CC4518构成60、24进制计数电路，然后级联组成时、分、秒整体计数电路
4518真值表
图2.3.1 CC4518管脚图 CL EN R 功能
↑ 1 0 加计数
0 ↓ 0 加计数
↓ × 0 不变
× ↑ 0 不变
↑ 0 0 不变
1 ↓ 0 不变 × × 1 Q 3~Q 0=0
二、
三、总体方案确定和工作原理
1.总体方案的确定：其脉冲式用NE555产生的一个2000Hz的脉冲，
用CD4518进行四次分频，使其频率达到1Hz，用此频率对数字钟进行脉冲驱动。
时、分、秒的计数用CD4518,分别用一片实现对时、分、秒的计数，在此需要用到还有74LS00和74LS04，用其进行复位。
译码器电路采用74LS47对数码显示管进行驱动。
2.工作原理：
CD4518功能：
CD4518是一个双BCD同步加计数器，由两个相同的同步4级计数器组成。
CD4518引脚功能(管脚功能)如下：
1CP、2CP：时钟输入端。1CR、2CR：清除端。
1EN、2EN：计数允许控制端。1Q0～1Q3：计数器输出端。
2Q0～2Q3：计数器输出端。Vdd：正电源。Vss：地。
CD4518是一个同步加计数器，在一个封装中含有两个可互换二/十进制计数器，其功能引脚分别为1～7和9～{15}.该CD4518计数器是单路系列脉冲输入（1脚或2脚；9脚或10脚），4路BCD码信号输出（3脚～6脚；{11}脚～{14}脚）。
CD4518控制功能：CD4518有两个时钟输入端CP和EN,若用时钟上升沿触发,信号由CP输入,此时EN端为高电平（1）,若用时钟下降沿触发,信号由EN输入,此时CP端为低吨平（0）,同时复位端Cr也保持低电平（0）,只有满足了这些条件时,电路才会处于计数状态.否则没办法工作。
将数片CD4518串行级联时，尽管每片CD4518属并行计数，但就整体而言已变成串行计数了。需要指出，CD4518未设置进位端，但可利用Q4做输出端。有人误将第一级的Q4端接到第二级的CP端，结果发现计数变成“逢八进一”了。原因在于Q4是在CP8作用下产生正跳变的，其上升沿不能作进位脉冲，只有其下降沿才是“逢十进一”的进位信号。正确接法应是将低位的Q4端接高位的EN端，高位计数器的CP端接USS。
脉冲产生原理：NE555采用的是多谐振荡器电路，其R1=R2=2.4K，C1=0.1uF C2=0.01uF，用其产生2KHz的脉冲，然后用CD4518进行分频，在分频电路中先进行三次10分频，CD4518使用EN使能端进行分频，然后进行2分频，用CP脉冲端，使频率分到1Hz。
计数原理：时间计数电路由秒个位和秒十位计数器,分个位和分十位计数器及时个位和时十位计数器电路构成,其中秒个位和秒十位计数器,分个位和分十位计数器为60进制计数器,而根据设计要求,时个位和时十位计数器为24进制计数器
60进制用CD4518的10分频就可以达到，6进制将秒十位的Q2Q3经过一个与门然后输入多CD4518的清零端就行（试验中采用的是经过一个与非门然后再经过一个非门，因为CD4518需要清零的电压为高电平）。24进制也是用CD4518，个位是十进制，将个位的Q4输入到是为的EN使能端，达到十进制的效果，将个位的Q3与十位的Q2经过一个与门输入到其清零端即可（此处采用的也是与非门和非门实现）。
译码和现实电路：数码显示管用的是共阳极的，译码器74LS47也是共阳形译码器
仿真用数码显示管不用接电阻，而在实际电路中必须接一个1K左右的电阻，要不就会将数码显示管烧坏，因此仿真图和电路连接图还是有一定区别的。
在设计电路的连接图中出错的主要原因都是接线和芯片的接触不良以及接线的错误所引起的。
原理：就是将CD4518的清零端连在一起，接一个开关，按下开关就会清零，但是如果直接连在一起前级的低电平会对后级的清零有影响，因此需要接一个二极管，因为二极管具有单向导电性，因此不会对后级有影响。
数字钟的设计与制作过程
数字钟的设计与制作 一、设计指标 1. 显示时、分、秒。 2. 可以24小时制或12小时制。 3. 具有校时功能，可以对小时和分单独校时，对分校时的时候，停止分向小时进位。校时时钟源可以手动输入或借 用电路中的时钟。 4. 具有正点报时功能，正点前10秒开始，蜂鸣器1秒响1秒停地响5次。（选做） 5. 为了保证计时准确、稳定，由晶体振荡器提供标准时间的基准信号。 二、设计要求 1. 画出总体设计框图，以说明数字钟由哪些相对独立的功能模块组成，标出各个模块之间互相联系，时钟信号传输 路径、方向和频率变化，并以文字对原理作辅助说明。 2. 设计各个功能模块的电路图，加上原理说明。 3. 选择合适的元器件，并选择合适的输入信号和输出方式，在面包板上接线验证、调试各个功能模块的电路。在确 保电路正确性的同时，输入信号和输出方式要便于电路的测试和故障排除。（也可选用Mutisim仿真） 4. 在验证各个功能模块基础上，对整个电路的元器件和布线，进行合理布局，进行整个数字钟电路的接线调试。 三、制作要求 自行在面包板上装配和调试电路，能根据原理、现象和测量的数据检查和发现问题，并加以解决。 四、设计报告要求 1. 格式要求（见附录1） 2. 内容要求 ①设计指标。 ②画出设计的原理框图，并要求说明该框图的工作过程及每个模块的功能。 ③列出元器件清单，并画出管脚分配图和芯片引脚图。 ④画出各功能模块的电路图，加上原理说明（如2、5进制到10进制转换，10进制到6进制转换的原理，个位到 十位的进位信号选择和变换等）。 ⑥画出总布局接线图（集成块按实际布局位置画，关键的连接应单独画出，计数器到译码器的数据线、译码器到数 码管的数据线可以简化画法，但集成块的引脚须按实际位置画，并注明名称）。 ⑦数字钟的运行结果和使用说明。 ⑧设计总结：设计过程中遇到的问题及解决办法；设计过程中的心得体会；对课程设计的内容、方式等提出建议。 五、仪器与工具 1. 直流电源1台。 2. 四连面包板1块。 3. 数字示波器（每两人1台） 4. 万用表（每班2只）。 5. 镊子1把。 6. 线剥钳1把。 7. 斜口钳1把。
数字钟课程设计(万能模板)
单片机课程设计实验报告课设名称：电子时钟 1.1 设计背景 随着科学技术的发展和电子技术产业结构调整，单片机开始迅速发展，由于家用电器逐渐普及，市场对于智能时钟控制系统的需求也越来越大。近些年，人们对数字钟的要求也越来越高，传统的时钟已不能满足人们的需求。多功能数字钟不管在性能还是在样式上都发生了质的变化，有电子闹钟、数字闹钟等等。由单片机作为数字钟的核心控制器，可以通过它的时钟信号进行计时实现计时功能，将其时间数据经单片机输出，利用显示器显示出来 1.2 课程设计目的 通过《单片机原理与应用》课程设计，使学生掌握单片机及其扩展系统设计的方法和设计原则及相应的硬件调试的方法。进一步加深单片机及其扩展系统设计和应用的理解 1.3 设计要求 1、主电路系统由秒信号发生器、“时、分、秒”计数器、译码器及显示器、校时电路、整点报时电路组成 3、译码显示电路将“时”、“分”、“秒”计数器的输出状态菁七段显示译码器译码，通过六位LED七段显示器显示出来 二、总体方案设计 2.1 电路的总体原理框图 根据以上的电子时钟的设计要求可以分为以下的几个硬件电路模块：单片机模块、数码显示模块与按键模块，模块之间的关系图如下面得方框电路图1所示 单片机 晶振 数码管显示 时间调整器 2.5 总体方案介绍 2.5.1 计时方案 利用STC89C52单片机内部的定时/计数器进行中断时，配合软件延时实现时、分、秒的计时。该方案节省硬件成本，且能使读者在定时/计数器的使用、中断及程序设计方面得到锻炼与提高，对单片机的指令系统能有更深入的了解，从而对学好单片机技术这门课程起到一定的作用。 2.5.2 控制方案
多功能数字钟的VHDL设计
毕业设计论文 多功能数字钟的VHDL设计 系 xxxxxxxxxxxxxxxxx 专业 xxxxxxxxxxxxx 学号 xxxxxxxxxxx 姓名 xxxxxxx 班级 xxxxxxxxxxxx 指导老师 xxxxxxxxxx 职称 指导老师职称 毕业设计时间 2009年11月——2010年1月
摘要:应用VHDL语言编程，进行了多功能数字钟的设计，并在MAX PLUSⅡ环境下通过了编译、仿真、调试。 关键词：VHDL；EDA；数字钟；仿真图 0.引言 随着科学技术的迅猛发展,电子工业界经历了巨大的飞跃。集成电路的设计正朝着速度快、性能高、容量大、体积小和微功耗的方向发展。基于这种情况,可编程逻辑器件的出现和发展大大改变了传统的系统设计方法。可编程逻辑器件和相应的设计技术体现在三个主要方面:一是可编程逻辑器件的芯片技术;二是适用于可逻辑编程器件的硬件编程技术,三是可编程逻辑器件设计的EDA开发工具,它主要用来进行可编程逻辑器件应用的具体实现。在本实验中采用了集成度较高的FPGA 可编程逻辑器件, 选用了VHDL硬件描述语言和MAX + p lusⅡ开发软件。VHDL硬件描述语言在电子设计自动化( EDA)中扮演着重要的角色。由于采用了具有多层次描述系统硬件功能的能力的“自顶向下”( Top - Down)和基于库(L ibrary - Based)的全新设计方法,它使设计师们摆脱了大量的辅助设计工作,而把精力集中于创造性的方案与概念构思上,用新的思路来发掘硬件设备的潜力,从而极大地提高了设计效率,缩短 了产品的研制周期。MAX + p lusⅡ是集成了编辑器、仿真工具、检查/分析工具和优化/综合工具的这些所有开发工具的一种集成的开发环境,通过该开发环境能够很方便的检验设计的仿真结果以及建立起与可编程逻辑器件的管脚之间对应的关系。 1. EDA简介 20世纪90年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。 EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL 完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。 这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。
时钟和延迟的一些定义
时钟和延迟 1：周期与最高频率 图1所示电路的最小时钟周期 t CLK= Microt CO+t LOGIC+t NET+Microt SU-t CLK_SKEW 其中，t CLK_SKEW=t CD1-t CD2 ?t CLK 时钟的最小周期 ?Microt CO 寄存器固有的时钟输出延迟 ?t LOGIC 同步元件之间的组合逻辑延迟 ?t NET 线网延迟 ?Microt SU 寄存器固有的时钟建立时间 ?t CLK_SKEW 时钟偏斜 t LOGIC 图1 时钟周期的计算 公式中最小时钟周期的倒数即最高频率，用f MAX表示： f MAX=1/t CLK f MAX能综合体现设计的时序性能，是最重要的时序指标之一。 2：时钟建立时间 时钟建立时间（Clock Setup Time）常用t SU表示。想要正确采样数据，就必须使数据和使能信号在有效时钟沿到达前就准备好。所谓时钟建立时间就是指时钟到达前，数据和使能信号已经准备好的最小时间间隔。 图2所示电路的t SU为； t SU= Data Delay-Clock Delay+Microt SU 式中Microt SU指的是触发器内部的固有建立时间，是触发器的国有属性，典型值一般小于1ns。 图2 时钟建立时间
3：时钟保持时间 时钟保持时间（Clock Hold Time）常用t H表示。时钟的保持时间是指能保证有效时钟沿正确采样数据和使能信号在时钟沿之后的最小稳定时间。 t H= Clock Delay- Data Delay+ Microt H 式中Microt H指的是触发器内部的固有建立时间，是触发器的国有属性，典型值一般小于1ns。 图3 时钟保持时间 4：时钟输出延迟 时钟输出延迟（Clock to Output Delay）常用t CO表示。它指的是在时钟有效沿到数据有效的最大时间间隔。 t CO= Clock Delay+ Data Delay+ Microt CO 式中Microt CO也是一个寄存器的固有属性，指的是寄存器相应时钟有效沿，将数据送到输出端口的内部延迟参数，典型值一般小于1ns。 图4 时钟输出延迟 5：引脚到引脚的延迟 引脚到引脚的延迟（Pin to Pin Delay）常用t PD表示。指信号从输入管脚进来，穿过纯组合逻辑，到达输出管脚的延迟。由于FPGA的布线矩阵长度固定，所以常用最大t PD标志FPGA的速度等级。 6：Slack Slack是表示设计是否满足时序的一个称谓：正的Slack表示满足时序（时序的余量），负的Slack表示不满足时序（时序的缺量）。 Slack= Required Clock period- Actual Clock Period Slack= Slack Clock period- Microt CO+ Data Delay+ Microt SU Slack的计算方法如下图
数字钟设计(带仿真和连接图)
- 数字电子技术课程设计报告 题目：数字钟的设计与制作 ： 专业：电气本一班 学号：姓名： 指导教师： 时间： - —
一、设计内容 数字钟设计 … 技术指标： （1）时间以24小时为周期； （2能够显示时,分,秒; （3）有校时功能,可以分别对时及分进行单独校时,使其校正到标准时间; (4)计时过程具有报时功能,当时间到达整点前5秒进行蜂鸣报时; (5)为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号. ~ 二、设计时间： 第十五、十六周 三、设计要求： （1）画出设计的电路原理图； $ (2) 选择好元器件及给出参数，在原理图中反应出来； （3）并用仿真软件进行模拟电路工作情况； （4）编写课程报告。
！ 摘要 数字钟实际上是一个对标准频率（1Hz）进行计数的计数电路。振荡器产生的时钟信号经过分频器形成秒脉冲信号，秒脉冲信号输入计数器进行计数，并把累计结果以“时”、“分”、“秒”的数字显示出来。秒计数器电路计满60后触发分计数器电路，分计数器电路计满60后触发时计数器电路，当计满24小时后又开始下一轮的循环计数。一般由振荡器、分频器、计数器、译码器、数码显示器等几部分组成。 振荡电路：主要用来产生时间标准信号，因为时钟的精度主要取决于时间标准信号的频率及稳定度，所以采用石英晶体振荡器。 分频器：因为振荡器产生的标准信号频率很高，要是要得到“秒”信号，需一定级数的分频器进行分频。 计数器：有了“秒”信号，则可以根据60秒为1分，24小时为1天的进制，分别设定“时”、“分”、“秒”的计数器，分别为60进制，60进制,24进制计数器，并输出一分，一小时，一天的进位信号。 译码显示：将“时”“分”“秒”显示出来。将计数器输入状态，输入到译码器，产生驱动数码显示器信号，呈现出对应的进位数字字型。 由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路可以对分和时进行校时。另外，计时过程要具有报时功能，当时间到达整点前10秒开始，蜂鸣器1秒响1秒停地响5次。 } 为了使数字钟使用方便，在设计上使用了一个变压器和一个整流桥来实现数字钟电能的输入，使得可以方便地直接插入220V的交流电就可以正常地使用了。关键词数字钟振荡计数校正报时
数字电子钟课程设计实验报告
中北大学 信息与通信工程学院 通信工程专业 《电子线路及系统》课程设计任务书2016/2017 学年第一学期 学生姓名：张涛学号： 李子鹏学号： 课程设计题目：数字电子钟的设计 起迄日期：2017年1月4日～2017年7月10日 课程设计地点：科学楼 指导教师：姚爱琴 2017年月日 课程设计任务书
中北大学 信息与通信工程学院 通信工程专业 《电子线路及系统》课程设计开题报告2016/2017 学年第一学期 题目：数字电子钟的设计 学生姓名：张涛学号： 李子鹏学号：
指导教师：姚爱琴 2017 年 1 月 6 日 中北大学 信息与通信工程学院 通信工程专业 《电子线路及系统》课程设计说明书2016/2017 学年第二学期 题目：数字电子钟的设计 学生姓名：张涛学号： 李子鹏学号： 指导教师：姚爱琴 2017 年月日
目录 1 引言 (6) 2 数字电子钟设计方案 (6) 2.1 数字计时器的设计思想 (6) 2.2数字电路设计及元器件参数选择 (6) 2.2.2 时、分、秒计数器 (7) 2.2.3 计数显示电路 (8) 2.2.5 整点报时电路 (10) 2.2.6 总体电路 (10) 2.3 安装与调试 (11) 2.3.1 数字电子钟PCB图 (11) 3 设计单元原理说明 (11) 3.1 555定时器原理 (12) 3.2 计数器原理 (12) 3.3 译码和数码显示电路原理 (12) 3.4 校时电路原理 (12) 4 心得与体会 (12) 1 引言 数字钟是一种用数字电子技术实现时，分，秒计时的装置，具有较高的准确性和直观性等各方面的优势，而得到广泛的应用。此次设计数字电子钟是为了了解数字钟的原理，在设计数字电子钟的过程中，用数字电子技术的理论和制作实践相结合，进一步加深数字电子技术课程知识的理解和应用，同时学会使用Multisim电子设计软件。 2数字电子钟设计方案 2.1 数字计时器的设计思想 要想构成数字钟，首先应选择一个脉冲源——能自动地产生稳定的标准时间脉冲信号。而脉冲源产生的脉冲信号地频率较高，因此，需要进行分频，使得高频脉冲信号变成适合于计时的低频脉冲信号，即“秒脉冲信号”（频率为1Hz）。经过分频器输出的秒脉冲信号到计数器中进行计数。由于计时的规律是：60秒=1分，60分=1小时，24小时=1天，就需要分别设计60进制，24进制计数器，并发出驱动信号。各计数器输出信号经译码器、驱动器到数字显示器，是“时”、“分”、“秒”得以数字显示出来。 值得注意的是：任何记时装置都有误差，因此应考虑校准时间电路。校时电路一般
多功能数字钟设计
摘要 本实验是利用QuartusII 7.0软件设计一个多功能数字钟，进行试验设计和仿真调试，实现了计时，校时，校分，清零，保持和整点报时等多种基本功能，并下载到SmartSOPC实验系统中进行调试和验证。此外还添加了显示星期，闹钟设定等附加功能，使得设计的数字钟的功能更加完善。 关键字：QuartusII、数字钟、多功能、仿真 Abstract This experiment is to design a digital clock which is based on Quartus software and in which many basic functions like time-counting,hour-correcting,minute-correcting,reset,time-holding and belling on the hour. And then validated the design on the experimental board. In addition, additional functions like displaying and resetting the week and setting alarm make this digital clock a perfect one. Key words: Quartus digital-clock multi-function simulate
目录 一．设计要求 (4) 二．工作原理 (4) 三．各模块说明 (5) 1)分频模块 (5) 2)计时模块 (7) 3)动态显示模块 (9) 4)校分与校时模块 (10) 5)清零模块 (11) 6)保持模块 (12) 7)报时模块 (12) 四．扩展模块 (12) 1)星期模块 (12) 2)闹钟模块 (13) 五．总电路的形成 (16) 六．调试、编程下载 (17) 七．实验感想 (17) 八．参考文献 (20)
STM8教程-第十六章 CCO 时钟输出
第十六章CCO 时钟输出 作为STM8S207 的一个特别功能，时钟输出功能CCO 是可配置的时钟输出功能。使用CCO 可以在CCO 引脚上输出指定的时钟。 16.1 CCO 简介 可配置的时钟输出功能使用户可在外部引脚CCO 上输出指定的时钟。用户可选择下面6 种时钟信号之一作为CCO 的时钟： f_HSE f_HSI f_HSIDIV f_LSI f_master f_cpu 16.2 可配置时钟输出寄存器CLK_CCOR CCOBSY：可配置时钟输出忙。由硬件置位或清除，用于指示所选的CCO 时钟源正处于切换状态或者稳定状态。当CCOBSY 为1 时，CCOSEL 位将被写保护。CCOBSY 保存为1 直至CCO 时钟被使能。 0：CCO 时钟闲 1：CCO 时钟忙 CCORDY：可配置时钟输出准备就绪。由硬件置位或清除，用于指示CCO 时钟的状态0：CCO 时钟可用 1：CCO 时钟不可用 CCOSEL：可配置时钟输出源选择。当CCOBSY=1 时，该位被写保护 0000：f_HSIDIV 0001：f_LSI 0010：f_HSE 0011：Reserved 0100：f_cpu 0101：f_cpu/2 0110：f_cpu/4 0111：f_cpu/8 1000：f_cpu/16 1001：f_cpu/32 1010：f_cpu/64 1011：f_HSI 1100：f_master 1101：f_cpu 1110：f_cpu
1111：f_cpu CCOEN：可配置时钟输出使能 0：禁止CCO 时钟输出 1：使能CCO 时钟输出 16.3 关于CCO 的说明 用户需为指定的IO 引脚PE0 选择期望输出的时钟。此IO 口必须通过配置寄存器PE_CR1 对应的位为1 来设置为上拉输入或推挽输出模式。 一旦可配置时钟输出寄存器CLK_CCOR 的位CCOEN=1，就开始输入所选定的时钟信号。 如果CCOBSY 为1，则表明可配置时钟输出系统正在工作。只要CCOBSY 为1，CCOSEL 位就会被写保护。 如果需要，CCO 可自动激活目标振荡器。当所选时钟就绪时，CCORDY 被置位。 用户可通过清除CCOEN 位来禁用时钟输出功能。CCOBSY 位和CCORDY 位都将保持为1 直到禁用操作结束。从清除CCOEN 位到这两个标志位被复位之间的时间可能会很长，例如当所选的输出时钟相对于fCPU 频率很低时。 16.4 CCO 模块基础应用实例 本节通过一个简单实例，说明CCO 模块的使用和编程方法。 由于时钟频率都较高，所以为了验证实验的正确性，这里采用了蜂鸣器作为验证效果。由于人耳听到的频率在20KHz 范围内，所以为了便于验证，尽量把CCP 的频率降低。实验中采用了HIS 经过HSI8 分频后作为f_master，因此f_maser = 2MHz，再经过16 分频后CPU 的频率为125KHz。最后CCO 采用64 分频后输出的频率约等于2KHz，在人耳的敏感区。验证的时候把PE0 引脚和PD4 引脚短接就OK 了。 程序代码 #include "iostm8s207rb.h" int main( void ) { PE_CR1_C10 = 1; //推挽输出或者上拉输入 //CLK_CKDIVR = 0x1C; CLK_CKDIVR_HSIDIV = 3; CLK_CKDIVR_CPUDIV = 4; //CPU 16分频 //f_cpu = 16M/8/16 = 125KHz CLK_CCOR_CCOSEL = 0x0A; //CCO 输出f_cpu/64 = 1.95KHz CLK_CCOR_CCOEN = 1; //使能CCO输出 while(1); } 使用万用表测到频率为1.9KHz，用导线把PE0 和PD4 口连接在一起就可以听到蜂鸣器的声音。
多功能数字时钟设计
课程设计报告 学生姓名:刘佳 学 号：2017307010102 学院:电气工程学院 班级:通信171 题目:多功能数字时钟设计 指导教师：刘晓峰职称: 高级实验师指导教师：杨修宇职称: 实验师 2018 年 12 月 28 日
目录 1. 设计要求 (3) 2. 设计原理及框图 (3) 2.1 模块组成 (3) 3. 器件说明 (4) 4. 设计过程 (8) 4.1显示电路模块设计 (8) 4.2时钟脉冲电路模块设计 (9) 4.3计时模块电路设计 (10) 4.4计时校时控制模块电路设计 (11) 4.5整点报时与定点报时模块电路设计 (12) 5. 仿真调试过程 (13) 6. 收音机原理及焊接调试 (14) 6.1收音机原理 (14) 6.2收音机焊接工艺要求 (16) 6.3收音机调试过程 (16) 7. 设计体会及收获 (17)
1. 设计要求 (1)以24小时为一个计时周期，稳定的显示时、分、秒。 (2)当电路发生走时误差时，可以对所设计的时钟进行校时。 (3)电路有整点报时功能。报时声响为四低一高，最后一响高音正好为整点。 (4)电路具有闹钟功能，当闹钟所设定时间与时钟计时相同时，发出提示音， 时长为一分钟。 2. 设计原理及框图 2.1 模块组成 多功能数字时钟由时钟脉冲电路模块、秒计时模块、分计时模块、时计时模块、显示模块、计时校时控制模块、定点报时模块与整点报时模块组。如图1所示。 图1 多功能数字时钟原理框图 多功能数字时钟由时钟脉冲电路模块、秒计时模块、分计时模块、时计时模块、显示模块、计时校时控制模块、定点报时模块与整点报时模块组成。时钟脉冲电路模块由振荡电路与分频电路组成，为数字时钟提供秒脉冲信号、定点整点报时信号以及调试信号。计时电路包括“秒”计时、“分”计时与“时”计时电
时序分析中建立时间,保持时间,时钟到输出,PIN到PIN延时的说明
时序分析中建立时间，保持时间，时钟到输出，PIN到PIN延时的说明 Clock Setup Time (tsu) 要想正确采样数据，就必须使数据和使能信号在有效时钟沿到达前就准备好，所谓时钟建立时间就是指时钟到达前，数据和使能已经准备好的最小时间间隔。如下图所示： 这里定义Setup时间是站在同步时序整个路径上的，需要区别的是另一个概念Micro tsu。Micro tsu指的是一个触发器内部的建立时间，它是触发器的固有属性，一般典型值小于1~2ns。在Xilinx等的时序概念中，称Altera的Micro tsu为setup时间，用Tsetup表示，请大家区分一下。回到Altera的时序概念，Altera的tsu定义如下：tsu = Data Delay – Clock Delay + Micro tsu Clock Hold Time （tH）时钟保持时间是只能保证有效时钟沿正确采用的数据和使能信号的最小稳定时间。其定义如下图所示： tH示意图 定义的公式为：tH= Clock Delay – Data Delay + Micro tH 注：其中Micro tH是指寄存器内部的固有保持时间，同样是寄存器的一个固有参数，典型
值小于1～2ns。 Clock-to-Output Delay（tco）这个时间指的是当时钟有效沿变化后，将数据推倒同步时序路径的输出端的最小时间间隔。如下图所示： tco示意图 其中Micor tco也是一个寄存器的固有属性，指的是寄存器相应时钟有效沿，将数据送到输出端口的内部时间参数。它与Xilinx的时序定义中，有一个概念叫T cko是同一个概念。 Pin to Pin Delay （tpd）tpd指输入管脚通过纯组合逻辑到达输出管脚这段路径的延时，特别需要说明的是，要求输入到输出之间只有组合逻辑，才是tpd延时。 Slack是表示设计是否满足时序的一个称谓，正的slack表示满足时序（时序的余量），负的slack表示不满足时序（时序的欠缺量）。slack的定义和图形如下图所示。 Slack = Required clock period – Actual clock period Slack = Slack clock period – (Micro tCO+ Data Delay + Micro tSU) Clock Skew指一个同源时钟到达两个不同的寄存器时钟端的时间偏移，如下图所示。
智能电子钟设计与制作
小型智能系统设计与制作 学习情境一智能电子钟设计与制作 一、教学引导 学习目标： 1. 通过查阅资料，能分析电子钟的功能与技术要求，确定电子钟的基本结构； 2. 能根据功能与技术要求，进行显示器、键盘、时钟芯片等器件的选用； 3. 能根据小组成员的实际情况，合理分配学习性工作任务，制订实施计划； 4. 会制定任务设计方案及程序设计结构； 5. 会设计显示、键盘、时钟芯片等各种接口电路； 6. 能使用软件设计、仿真电路并进行PCB制作。 7. 能够整理设计文档，编写智能电子钟的使用说明书。 学习内容 1.接受智能电子钟的设计制作任务，阅读任务书 2.收集资料，了解相关知识 3.制订设计方案 4.显示、键盘等接口电路设计和PCB板设计、制作 5.智能电子钟硬件安装与调试 6.智能电子钟软件设计与调试 7.智能电子钟功能、技术指标测试 8.编写智能电子钟的使用说明书 9.文档资料归档 学习任务 1.完成智能电子钟的方案设计 2.完成智能电子钟的设计与制作 3.完成技术文档的编写 4.完成学习过程的自我评价表填写 二、任务分析 学习要求：在这一环节要求学生分组并结合一下引导问题查阅资料，在充分了解智能电子钟的种类以及各种智能电子钟的技术要求的情况下，确定本次设计的智能电子钟的用途，完成任务分析表、填写过程记录表。 1．任务书 任务：设计并制作一款智能电子钟。 基本要求： （1）以24h计时方式工作； （2）用数码管显示时间和日期； （3）通过按键可以选择显示内容、修改时间； （4）具有校时功能； （5）具有整点报时功能； （6）时间误差：≤0.02％。 可选要求： （1）可以设置闹钟时刻； （2）闹钟时刻到后，若不关闭闹铃，可以间隔5分钟闹一次；
数字钟的设计与制作
数字钟的设计与制作 数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。 数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。目前，数字钟的功能越来越强，并且有多种专门的大规模集成电路可供选择。 从有利于学习的角度考虑，这里主要介绍以中小规模集成电路和PLD器件设计数字钟的方法。 1 数字钟的基本组成及工作原理 1.1数字钟的构成 数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。图1.1所示为数字钟的一般构成框图。
图1.1 数字钟的组成框图 ⑴晶体振荡器电路 晶体振荡器电路给数字钟提供一个频率稳定准确的32768Ｈz的方波信号，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。 ⑵分频器电路 分频器电路将32768Ｈz的高频方波信号经32768（）次分频后得到1Hz的方波信号供秒计数器进行计数。分频器实际上也就是计数器。 ⑶时间计数器电路 时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，而根据设计要求，时个位和时十位计数器为12进制计数器。 ⑷译码驱动电路 译码驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。 ⑸数码管 数码管通常有发光二极管（LED）数码管和液晶（LCD）数码管，本设计提供的为LED数码管。 １.２数字钟的工作原理 １）晶体振荡器电路 晶体振荡器是构成数字式时钟的核心，它保证了时钟的走时准确及稳定。 一般输出为方波的数字式晶体振荡器电路通常有两类，一类是用TTL门电路构成；另一类是通过CMOS非门构成的电路，如图1.2所示，从图上可以看出其结构非常简单。该电路广泛使用于各种需要频率稳定及准确的数字电路，如数字钟、电子计算机、数字通信电路等。
数字钟课程设计
摘要本次课程设计的主题是数字电子钟。干电路系统由秒信号发生器、“时、分、秒”计数器、显示器、整点报时电路组成。秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，这里用多谐振荡器加分频器来实现。将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，每累计60分钟，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计时器，可实现对一天24小时的累计。译码显示电路将“时”、“分”、“秒”计数器的输出状态送到七段显示译码器译码，通过七位LED七段显示器显示出来。整点报时电路时根据计时系统的输出状态产生一脉冲信号，然后去触发蜂鸣器实现报时。 数字电子时钟优先编码电路、译码电路将输入的信号在显示器上输出；用控制电路和调节开关对LED显示的时间进行调节，以上两部分组成主体电路。通过译码电路将秒脉冲产生的信号在报警电路上实现整点报时功能等，构成扩展电路。本次设计由震荡器、秒计数器、分计数器、时计数器、BCD-七段显示译码/驱动器、LED七段显示数码管设计了数字时钟电路，可以实现：计时、显示，时、分校时，整点报时等功能。 关键字：数字时钟，振荡器，计数器，报时电路
目录 1 绪论 0 1.1课题描述 0 1.2设计任务与要求 0 1.3基本工作原理及框图 (1) 2 相关元器件及各部分电路设计 (2) 2.1相关主要元器件清单 (2) 2.2 六十进制“秒”计数器设计 (3) 2.3 六十进制“分”计数器设计 (4) 2.4 二十四进制计数器设计 (4) 2.5 秒脉冲电路设计 (5) 2.6整点报时电路设计 (6) 3 总体电路图 (7) 总结 (8)
数电课程设计多功能数字钟的电路设计
课程设计任务书 学生姓名： XXX 专业班级： 指导教师：工作单位： 题目: 多功能数字钟电路设计 初始条件：74LS390，74LS48，数码显示器BS202各6片，74LS00 3片，74LS04，74LS08各 1片，电阻若干，电容，开关各2个，蜂鸣器1个，导线若干。 要求完成的主要任务: 用中、小规模集成电路设计一台能显示日、时、分秒的数字电子钟，要求如下： 1.由晶振电路产生1HZ标准秒信号。 2.秒、分为00-59六十进制计数器。 3.时为00-23二十四进制计数器。 4.可手动校正：能分别进行秒、分、时的校正。只要将开关置于手动位置。可分别对秒、分、时进行连续脉冲输入调整。 5.整点报时。整点报时电路要求在每个整点前鸣叫五次低音（500HZ），整点时再鸣叫一次高音（1000HZ）。 指导教师签名：年月日 系主任（或责任教师）签名：年月日 多功能数字钟电路设计 摘要 (1) Abstract (2) 1系统原理框图 (3) 2方案设计与论证 (4)
2.1时间脉冲产生电路 (4) 2.2分频器电路 (6) 2.3时间计数器电路 (7) 2.4译码驱动及显示单元电路 (8) 2.5校时电路 (8) 2.6报时电路 (10) 3单元电路的设计 (12) 3.1时间脉冲产生电路的设计 (12) 3.2计数电路的设计 (12) 3.2.1 60进制计数器的设计 (12) 3.2.2 24进制计数器的设计 (13) 3.3译码及驱动显示电路 (14) 3.4 校时电路的设计 (14) 3.5 报时电路 (16) 3.6电路总图 (17) 4仿真结果及分析 (18) 4.1时钟结果仿真 (18) 4.2 秒钟个位时序图 (18) 4.3报时电路时序图 (19) 4.4测试结果分析 (19) 5心得与体会 (20) 6参考文献 (21) 附录1原件清单 (22) 附录2部分芯片引脚图与功能表 (23) 74HC390引脚图与功能表 (23)
数字钟综合设计与制作
《数字系统与逻辑设计实验》实验报告题目数字钟电路设计与PCB图设计 学院：信息工程学院系电子信息工程 专业： 班级： 学号： 学生姓名： 指导教师：
递交日期：
南昌大学实验报告 学生姓名：学号：专业班级： 实验类型：□验证□综合■设计□创新实验日期：2018/1/6 实验成绩：“数字钟电路设计与PCB图设计”实验报告 一、实验目的： 1、综合应用数字电路知识； 2、学习使用protel进行电子电路的原理图设计、印制电路板设计； 3、了解电路板制作、安装、调试技能。 二、实验任务及要求： 任务：设计一个12小时或24小时制的数字钟，显示时、分、秒，有校时功能，可以分别对时及分进行单独校时，使其校正到准确时间。 要求：画出电路原理图，元器件及参数选择，PCB文件生成、3D实物图等。 三、实验原理及电路设计： 1、设计方案与模块框图 利用NE555构成自激多谐振荡器，输出一个频率为1024Hz的脉冲信号。因为数字钟需要的是1Hz的信号，所以需要进行分频处理。这里采用了1024分频，利用三片74LS161分别进行8分频、8分频和16分频，最终得到1Hz的脉冲信号。60秒为1分钟，所以需要一个60进制的计数器。这里还是使用74LS161，通过同步置数进行循环，秒计数每满60向分计数进1，然后自身清零。60分钟为1小时，所以分计数采用的方法和秒计数一样。当分计数和秒计数同时进位时，扬声器发声，即为整点报时。12小时制采用12进制计数器，24小时制采用24进制计数器，两种时制的切换可以通过单刀双掷开关完成。我们在秒进位和分进位处人为地产生一个上升沿，可以完成一次进位，达到校时的目的。时分秒的通过共阴极七段数码管来显示，数码管需要74LS48进行译码。
数字钟课程设计实验报告
《电子技术课程设计报告》 教学院：电气与电子信息工程学院 专业班级： xx级电子信息工程（x）班 学号： xxxxxxxxxxxx 学生：坏水 指导教师： xxxxxxxxxxxx 时间： 2011.10.10~10.23 地点：电子技术实验室
课程设计成绩评定表
电子技术课程设计任务书 2011～2012学年第一学期 学生：坏水专业班级： xx电信本x班 指导教师： xxxxxxxxx 工作部门：电气与电子信息工程学院 一、课程设计题目：多功能数字钟电路的设计/直流稳压电源的设计 二、课程设计容（含技术指标）： ①拟定多功能数字钟和直流稳压电源的组成框图，要求实现电路的基本功能， 使用的器件少，成本低； ②画出数字钟和直流稳压电源的主体电路逻辑图； ③测试多功能数字钟的逻辑功能，同时满足基本功能与扩展功能的要求； ④设计并安装各单元电路，要求布线整齐、美观，便于级联与调试； 三、进度安排 四、基本要求 1.基本功能：要求设计出+5V的直流稳压电源。数字钟要求以数字形式显示时、分、秒的时间。小时计数器的计时要求为“12翻1”，要求具有手动校时功能。
2.扩展功能：定时控制，其时间自定；仿广播电台正点报时，自动报整点时数或触摸报整点时数（主要体现在理论知识上进行电路设计）。 (一）实训题目:直流稳压电源和多功能数字钟。 (二）实训目的: 1、巩固和加深学生对模拟电子技术，数字逻辑电路等课程基本知识的理解，综 合运用课程中所学到的理论知识去独立完成一个实际课题。 2、根据课程需要，通过查阅手册和文献资料，培养学生独立分析和解决实际问 题的能力。 3、通过电路方案的分析、论证和比较，设计计算和选用元气件，通过电路组装， 调试和检测环节，掌握电路的分析方法和设计方法。 4、熟用常用电子元气件的类型和特性，并掌握合理选用原则。 5、掌握电路图、PCB图的设计方法，学会电路的安装与调试。 6、掌握常用仪器、仪表的正确使用方法，学会电路整机指标的测试方法。（三）实训要求 1、数字钟的功能要求：准确计时，以数字形式显示时、分、秒的时间，小时时 要求为“12翻1”，分和秒的计时要求为60进位，要有校正时间电路。 2、直流稳压电源的功能要求：输入220V交流电压，输出+5V直流电压。 一、整体方案原理框图 1、直流稳压电源 直流稳压电源主要包括4个部分，电源变压器，整流电路，滤波器，稳压电路。 2、数字钟 设计框图
多功能数字钟的设计与实现
多功能数字钟的设计与实现一、实验目的 1．掌握数字钟的设计原理。 2．用微机实验平台实现数字钟。 3．分析比较微机实现的数字钟和其他方法实现的数字钟。 二、实验内容与要求 使用微机实验平台实现数字钟。 1．基本要求如下： 1) 24 小时制时间显示。 2) 3) 4)可以随时进行时间校对。 整点报时。 闹钟功能，要求设置起闹时间时，不影响时钟的正常走时。 2．提高要求 1) 2)校时时相应位闪烁。能够设置多个起闹点。 三、实验报告要求 1．设计目的和内容 2．总体设计 3．硬件设计：原理图（接线图）及简要说明 4．软件设计框图及程序清单 5．设计结果和体会（包括遇到的问题及解决的方法） 四、系统总体设计 根据设计要求，初步思路如下： 1）计时单元由定时/计数器8253的通道0 来实现。定时采用硬件计数和软件技术相结合的方式，即通过8253产生一定的定时时间，然后再利用软件进行计数，从而实现24小时制定时。8253定时时间到了之后产生中断信号，8253在中断服务程序中实现时、分、秒的累加。 2）时间显示采用实验平台上的6个LED数码管分别显示时、分、秒，采用动态扫描方式实现。 3）校时和闹铃定时通过键盘电路和单脉冲产生单元来输入。按键包括校时键、闹钟定时键、加1键和减1键等。
4） 报警声响用蜂鸣器产生，将蜂鸣器接到 8255 的一个端口，通过输出电平的高低来 控制蜂鸣器的发声。 系统硬件设计主要利用微机实验平台上的电路模块。硬件电路主要由键盘电路、 单脉冲产生单元、8253 定时计数器、8255 并行接口单元、8259 中断控制器、LED 显 示电路和蜂鸣器电路等等。系统的硬件电路设计框图如图 1 所示。 图 1 硬件电路框图 五、硬件设计 根据设计思路，硬件电路可通过实验平台上的一些功能模块电路组成，由于实验平台 上的各个功能模块已经设计好，用户在使用时只要设计模块间电路的连接，因此，硬件电 路的设计及实现相对简单。完整系统的硬件连接如图 2 所示。硬件电路由定时模块、按键 模块、数码管显示模块和蜂鸣器模块组成。 Q6 路 图 2 系统硬件电路图 微机系统 8253 8255 8259 数码管显示 电路 键盘电路 蜂鸣器电路 单脉冲发生 单元 单脉冲发 生单元 键盘电路 8255 PA0 PB0 PC 8253 OUT0 GATE0 Clk0 地址 CS1 译码 CS2 电路 CS3 CS4 数码管显示模块 8259 IRQ2 IRQ3 IRQ5 PC BUS 蜂鸣器 单脉冲发 生单元
时钟电路基本原理
1时钟供电组成 时钟电路主要由时钟发生器（时钟芯片）、、、和等组成。 ● 时钟芯片时钟芯片主要有S. Winbond、 PhaseLink. C-Medi a、IC. IMI等几个品牌，主板上见得最多的是ICS和Winbond两种，如图6-1、图6-2所示。 ● 晶振 时钟芯片通常使用的晶振，如图6-3所示。 晶振与组成一个谐振回路，从晶振的两脚之问产生的输入到时钟芯片，如图6-4所示。 判断品振是否工作，可以用测量晶振两脚分别对地是否有（以上），这是晶振工作的前提条件，再用示波器测量晶振任意一脚是否有与标称频率相同的振荡正弦波输出（这是最准确的方法）。在没有示波器的情况下，可以直接更换新的晶振和谐振电容，用替换法来排除故障。 2 时钟电路工作原理 时钟电路的1=作原理图，如图6-5所示。 时钟芯片有电压输入后（有的时钟芯片还有一组电压），再有一个好信号，表示主板各部位所有的供电止常，于是时钟芯片开始工作。 晶振两脚产生的基本频率输入到时钟芯片内部的，从振荡器出来的基本频率经过“频率扩展锁相网路”进行频率扩展后输入到各个，
最后得到不同频率的时钟输出。 初始默认输出频率由频率选择锁存器输入引脚FS（4:0）设置，之后可以通过IIC总线再进行设置。 多数时钟芯片都支持IIC总线控制，通过一根双向的数据线（SD ATA）和一根时钟线（ SCLK）对芯片的时钟输出频率进行设置。 图6-5中： 48MHz USB与48MHz DOT为固定48MHz时钟输出；3V66（3：1）共3组为的66MHz时钟输出： CPUCLKT （2:0）共3组为CPU时钟输出；CPUCLKC （2:0）共3组为CPU时钟输出，与CPUCLKT互为；CLK （6:0）共7组为 33MHz 的PCI时钟输出，输出到PCI插槽，有多少个PCI插槽就使用多少组。 主板的时钟分布如图6-6所示，内存总线时钟由北桥供给，部分主板电路设计有独立的内存时钟发生器，如图中虚线所示。 外频进入CPU后，乘以CPU的就是CPU实际的运行频率。例如外频是200MHz，CPU的倍频是14，那么CPU的实际运行频率是：200MHz ×14=。前端总线的频率是外频的整倍数。例如外频足133MHz，CPU 需要使用的前端总线频率是533MHz，那么就必须将133MHz外频4倍扩展，即133MHz×4=532MHz≈533MHz。 3 时钟电路故障检测 时钟电路故障通常足：全部无时钟，部分无时钟，时钟信号幅值（最高点电压）偏低。 其表现是开机无显示或不能开机。 诊断卡只能诊断PCI插槽或插槽有无时钟信号，并不代表主板其他部分的时钟就正常。最好使用示波器测量各个插槽的时钟输入脚或时钟芯片的各个时钟输出脚，看其频率和幅值是否符合，这是最准确的方法。 现在的CPU外频都已达到200MHz或更高，所以要测量CPU外频，要求示波器的带宽应在200MHz以上。