采样时钟抖动对伪码测距精度的影响

第５期郁发新’，许小林等：采样时钟抖动对伪码测距精度的影响１０８５

中频频率越大，测距精度越低．这是因为中频越大，采样时钟抖动产生的噪声越大，通过码跟踪环最终影响到测距精度．但通过降低中频频率提高测距精度的手段是有限的，中频选择不能任意小，它必须满足欠采样定理条件制约．

４结论

本文分析了Ａ／Ｄ采样时钟抖动对伪码测距精度的影响．研究表明采样时钟抖动在伪码测距处理过程中的噪声模型符合高斯加性白噪声；时钟抖动噪声能够影响伪码跟踪环跟踪性能，导致伪码再生定时误差，从而影响伪码测距精度．仿真分析进一步发现，降低采样时钟抖动方差，能够显著提升伪码测距精度；在同一采样时钟抖动方差情况下，提高Ａ／Ｄ采样位数和降低中频频率也能改善伪码测距精度．

参考文献：

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郁发新（１９７５一），男，博士后，本科、硕士、

博士毕业于哈尔滨工业大学，现在浙江

大学从事博士后工作．主要研究方向为

数字信号处理、皮卫星系统和雷达系统

设计，ｆＸｙｕ＠ｚｊｕｅ札ｚｊｕ．ｅｄｕ．ｃｒＬ

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（ＴＢＣ）ｔｏ２７ｄＢＨｚｆｏｒｔｈｅ３ＴａｕｓｗｏｒｔｈｅＳｃｈｅｍｅｓＩｄｅｎｔｉｆｉｅｄ

［Ｃ］／／ＣＣＳＤＳＦａｌｌ２００４．

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［ｃ］／／３ｒｄＥＳＡｗｏｒｋｓｈｏｐｏｎＴＴｃｆｏｒＳｐａｃｅＡｐｐＩｉｃａｔｉｏｎｓ，

ＥＳ（咒，Ｓｅｐｔｅｍｂｅｒ

２００４．

估算采样时钟抖动的办法

估算采样时钟抖动的办法 ADC设计的最新进展极大地扩展了可用输入范围，这样系统设计人员便可以去掉至少一个中间频率级，从而降低成本和功耗。在欠采样接收机设计中必须要特别注意采样时钟，因为在一些高输入频率下时钟抖动会成为限制信噪比(SNR)的主要原因。本文章重点介绍如何准确地估算某个时钟源的抖动，以及如何将其与ADC的孔径抖动组合。 采样过程回顾 根据Nyquist-Shannon采样定理，如果以至少两倍于其最大频率的速率来对原始输入信号采样，则其可以得到完全重建。假设以100MSPS的速率对高达10MHz的输入信号采样，则不管该信号是位于1到10MHz的基带(首个Nyquist区域)，还是在100到110MHz的更高Nyquist区域内欠采样，都没关系(请参见图1)。 图1100MSPS采样的两个输入信号显示了混叠带来的相同采样点 在更高(第二个、第三个等)Nyquist区域中采样，一般被称作欠采样或次采样。

然而，在ADC前面要求使用抗混叠过滤，以对理想Nyquist区域采样，同时避免重建原始信号过程中产生干扰。 时域抖动 仔细观察某个采样点，可以看到计时不准(时钟抖动或时钟相位噪声)是如何形成振幅变化的。由于高Nyquist区域(例如，f1=10MHz到f2=110MHz)欠采样带来输入频率的增加，固定数量的时钟抖动自理想采样点产生更大数量的振幅偏差(噪声)。另外，图2表明时钟信号自身转换速率对采样时间的变化产生了影响。转换速率决定了时钟信号通过零交叉点的快慢。换句话说，转换速率直接影响ADC中时钟电路的触发阈值。 图2时钟抖动形成更多快速输入信号振幅误差 如果ADC的内部时钟缓冲器上存在固定数量的热噪声，则转换速率也转换为计时不准，从而降低了ADC的固有窗口抖动。如图3所示，窗口抖动与时钟抖

扩频通信系统的伪码跟踪技术研究

扩频通信系统的伪码跟踪技术研究 EEEEEEEEEEEEEEEEEEEEEEEEEEEE 纪捷先？，樊华？ （1.湛江师范学院实验中心，广东湛江 524048；2.景德镇电信分公司设备中心，江西景德镇 333000） Ji Jie-xian?, Fan Hua?(1.------------------, Guangdong Zhanjiang 524048; 2.-------------------, Jiangxi Jingdezhen 333000) 摘要：同步系统是无线电导航系统中的关键部分，而伪码跟踪技术又是同步的关键技术。文中对延迟锁定环（DLL）系统理论进行深入研究，建立了延迟锁定环（DLL）的数学模型，通过仿真对伪码跟踪技术进行了定性的探讨,在仿真的基础上使用Insight 公司的FPGA 开发系统，用测试电路实测了伪码跟踪的性能。 关键词：扩频通信；伪码跟踪；延迟锁定环；FPGA 中图分类号：TN914.42 文献标识码：A 文章编号： Abstract : Synchronization system is the key of the wireless navigation system, the PN -code tracking system is the importance of synchronization. The text researched deeply in full time exeeed-lay unconcerned delay PLL system, and set up the math model for it，and diseuss the PN -code tracking system through simulation . On this base ,the performance of PN -code tracking is tested with the FPGA developing system of Insight corp. Key words : Spread–Spectrum Communication; PN-code tracking; DLL; FPGA CLC number: Document code: A Article ID: 1 引言 当捕获电路完成PN码的粗同步之后，接收到的PN码和本地PN码并未完全对齐，而且由于二者频率差的存在，很快就会失去同步；为了保持同步，就必须采用锁相跟踪。延迟锁定环（DLL）在跟踪两个相关波形的时延差时，它是一种最佳电路[1][2]，DLL是一个非线性反馈系统，其反馈环内采用了互相关的方式。码跟踪环有两种方式：相干和非相干。相干方式需要利用载波相位信息，而非相干方式则不需要知道载波的相位。在扩频通信系统中，大多数都是工作在极低的信噪比条件下，载波解调所需要的相干载波不容易得到，另外实际系统中还存在数据调制信号，这些都是相干DLL不能解决的。故系统中采用非相干方式实现DLL。 2 伪码跟踪实现方案 伪码跟踪环为了使接收机扩频码序列同步，至少需要采用两个相关器，即超前相关器和滞后相关器。超前相关器使用的本地伪码相位比准确估计的本地伪码超前些，滞后相关器所使用的本地伪码相位比准确估计的相位要落后一些。超前和滞后相关器输出的能量差值用于确定超前和滞后输入扩频码序列的定时之间的细微差别。 超前PN码和滞后PN码分别和标准PN码有0.5chip的相位差，将滞后支路能量累加值减去超前支路能量累加值的差值作为相位误差信号。鉴相器的控制量B( k)由下式确定：

时域时钟抖动分析

时域时钟抖动分析(一) 新型的高速ADC 都具备高模拟输入带宽(约为最大采样频率的3 到6 倍),因此它们可 以用于许多欠采样应用中。ADC 设计的最新进展极大地扩展了可用输入范围,这样系统设计人 员便可以去掉至少一个中间频率级,从而降低成本与功耗。在欠采样接收机设计中必须要特别 注意采样时钟,因为在一些高输入频率下时钟抖动会成为限制信噪比(SNR) 的主要原因。 本系列文章共有三部分,“第1 部分”重点介绍如何准确地估算某个时 钟源的抖动,以及如何将其与ADC 的孔径抖动组合。在“第2 部分”中,该组 合抖动将用于计算ADC 的SRN,然后将其与实际测量结果对比。“第3 部分” 将介绍如何通过改善ADC 的孔径抖动来进一步增加ADC 的SNR,并会重点介绍时钟信号转换 速率的优化。 采样过程回顾 根据Nyquist-Shannon 采样定理,如果以至少两倍于其最大频率的速率来对原始输入 信号采样,则其可以得到完全重建。假设以100 MSPS 的速率对高达10MHz 的输入信号采样, 则不管该信号就是位于1 到10MHz 的基带(首个Nyquist 区域),还就是在100 到 110MHz 的更高Nyquist 区域内欠采样,都没关系(请参见图1)。在更高(第二个、第三个 等)Nyquist 区域中采样,一般被称作欠采样或次采样。然而,在ADC 前面要求使用抗混叠 过滤,以对理想Nyquist 区域采样,同时避免重建原始信号过程中产生干扰。 图1 100MSPS 采样的两个输入信号显示了混叠带来的相同采样点 时域抖动 仔细观察某个采样点,可以瞧到计时不准(时钟抖动或时钟相位噪声)就是如何形成振幅 变化的。由于高Nyquist 区域(例如,f1 = 10 MHz 到f2 = 110 MHz)欠采样带来输入 频率的增加,固定数量的时钟抖动自理想采样点产生更大数量的振幅偏差(噪声)。另外,图2 表明时钟信号自身转换速率对采样时间的变化产生了影响。转换速率决定了时钟信号通过零交 叉点的快慢。换句话说,转换速率直接影响ADC 中时钟电路的触发阈值。 图2 时钟抖动形成更多快速输入信号振幅误差 如果ADC 的内部时钟缓冲器上存在固定数量的热噪声,则转换速率也转换为计时不准, 从而降低了ADC 的固有窗口抖动。,窗口抖动与时钟抖动(相位噪声)没有一点关系,但就是这 两种抖动分量在采样时间组合在一起。图3 还表明窗口抖动随转换速率降低而增加。转换速 率一般直接取决于时钟振幅。 时钟抖动导致的SNR 减弱 有几个因素会限制ADC 的SNR,例如:量化噪声(管线式转换器中一般不明显)、热噪声 (其在低输入频率下限制SNR),以及时钟抖动(SNRJitter)(请参见下面方程式1)。 SNRJitter 部分受到输入频率fIN(取决于Nyquist 区域)的限制,同时受总时钟抖动量 tJitter的限制,其计算方法如下: SNRJitter[dBc]=-20×log(2π×fIN×tJitter) (2) 正如我们预计的那样,利用固定数量的时钟抖动,SNR 随输入频率上升而下降。图4 描 述了这种现象,其显示了400 fs 固定时钟抖动时一个14 位管线式转换器的SNR。如果输 入频率增加十倍,例如:从10MHz 增加到100MHz,则时钟抖动带来的最大实际SNR 降低 20dB。 如前所述,限制ADC SNR 的另一个主要因素就是ADC 的热噪声,其不随输入频率变 化。一个14 位管线式转换器一般有~70 到74 dB 的热噪声,。我们可以在产品说明书中找 到ADC 的热噪声,其相当于最低指定输入频率(本例中为10MHz)的SNR,其中时钟抖动还不 就是一个因素。 让我们来对一个具有400 fs 抖动时钟电路与~73 dB 热噪声的14 位ADC 进行分 析。低输入频率(例如:10MHz 等)下,该ADC 的SNR 主要由其热噪声定义。由于输入频率 增加,400-fs 时钟抖动越来越占据主导,直到~300 MHz 时完全接管。尽管相比10MHz 的

一种提高应答机伪码非相干测距精度的方法

文章编号：1001-893X（2009）03-0066-04 一种提高应答机伪码非相干测距精度的方法? 李永波 （中国西南电子技术研究所，成都 610036） 摘 要：为了解决伪码非相干测距技术应用于应答机时精度低的问题，分析了伪码非相干测距误差及模糊的产生机理，提出了依据码相位的连续性，采用基于比较前后码相位的方法来解距离模糊。该方法算法简单，实现容易，实际测试结果表明，其精度与相干测距相当，使得伪码非相干测距技术在应答机中得以工程化应用。 关键词：航天测控；应答机；相干测距；伪码；非相干；解模糊 中图分类号：TN957.52 文献标识码：A One Method for Improving Pseudocode Noncoherent Ranging Precision in Transponder LI Yong-bo （Southwest China Institute of Electronic Technology, Chengdu 610036, China） Abstract：In order to solve the low precision problem of noncoherent pseudocode ranging in transponder, the error of ranging and the principle of ambiguitiy are analyzed.The method based on the phase continuity is proposed. It uses the fore-and-aft pseudocode phase to solve the ranging ambiguitiy.This method is simple and easy to realize.The testing result indicates that the precision is equal to coherent pseudocode ranging. Through using these methods, the noncoherent pseudocode ranging technology is realized in transponder. Key words：aerospace TT&C；transponder； coherent ranging；pseudocode；noncoherent；ambiguity resolution 1引 言 测距是测控系统的一个重要组成部分，航天测控系统中一般采用相干体制来完成对航天器的测距。航天器上用一台相位相参有源应答机，将上行信号转发回地面站，航天器接收的上行码与转发的下行码相干，下行码钟频率和码相位均与上行码同步变化[1]。这种方法原理简单，但是为了保证上下行信号紧密相干，应答机需要详细的设计，导致应答机设计较复杂、体积较大，同时应答机的设计缺乏灵活性。而非相干测距技术相对复杂，但是能很好地解决相干测距带来的缺点,并且当系统采用多站交会测量定位体制或链式接力测量方法时，伪码非相干测距应答机能同时接收并转发多站地面信号[2]，但测距误差以及测距模糊是困扰非相干测距模式工程化的重要问题。通常的解模糊方法是从改善锁相环的角度来提高测距精度，但是该途径的实现方法通常相对复杂[3]，应用于应答机这种对于体积、功耗均有严格要求的设备中不适用。因此，研究一种简单有效的解模糊算法是使得伪码非相干测距技术在应答机中 ?收稿日期：2008－12－26；修回日期：2009－01－15

时钟抖动的定义与测量方式

译自： SiT-AN10007 Rev 1.2 January 2014 Clock Jitter Definitions and Measurement Methods 时钟抖动的定义与测量方式 [译]懒兔子 1 简介 抖动是实际信号的一组边沿与理想信号之间的偏差（兔子：说白了，抖动就是实际情况和理想情况不一样，差别越大抖动越大）。时钟信号的抖动通常由系统中的噪声或其他干扰因素引起。影响因素包括热噪声、电源变化（波动）、负载的状况（负载也可以反过来影响时钟信号）、设备噪声和临近电路耦合进来的干扰。 2 抖动的分类 抖动可以通过许多方式测量（不同方式测量到的抖动被分别加以定义），以下是主要的抖动分类： 1. 周期抖动（Period Jitter） 2. 相邻周期间的抖动（Cycle to Cycle Period Jitter） 3. 长时间抖动（Long Term Jitter） 4. 相位抖动（Phase Jitter） 5. 单位时间间隔抖动（TIE，Time Interval Error） 2.1 周期抖动 周期抖动是时钟信号的实际周期长度与理想周期长度之间的偏差，测量样本为数目不定（随机）的一组周期。如果给定一定数目的单个时钟周期，我们就可以通过测量每个周期的长度并计算平均的周期长度，以及这些时钟周期的标准差和峰峰值（peak-to-peak value）。这里所说的标准差和峰峰值也分别被称为RMS抖动和Pk-Pk周期抖动。 许多文献将周期抖动直接定义为被测时钟周期与理想周期之间的误差。但是真实情况下很难对理想周期进行量化。如果我们用示波器观察一个标称100MHz的晶振，测得的平均时钟周期却可能是9.998ns，而不是理想的10ns。所以退而求其次，通常将平均周期作

理解时钟抖动对高速ADC的影响

理解时钟抖动对高速ADC的影响 时间：2009-03-06 14:01:55 来源：作者：Derek Redmayne 对高速信号进行高分辨率的数字化处理需审慎选择时钟，才不至于使其影响模数转换器(ADC)的性能。借助本文，我们将使读者更好地理解时钟抖动问题及其对高速ADC性能的影响。 我们将以凌力尔特(LTC)最新推出的高性能16位、160Msps的ADC LTC2209为例进行说明。LTC2209具有77.4dB的信噪比(SNR)，100dB 基带无寄生动态范围(SFDR)。 与当今市场上的许多高速ADC一样，LTC2209也使用采样-保持(S&H)电路，该电路本质上是对ADC输入的点取(Snapshot)。当采样-保持开关闭合后，ADC输入网络被连至采样电容。在开关打开的那一刻(1/2时钟周期后)，采样电容上的电压被记录并保持。 开关打开时间上的变异被称为孔径不确定性(aperture uncertainty)，或称为抖动，它将产生一个与抖动或输入信号斜率成比例的误差电压。换句话，输入频率越快、幅值越高，则越易受时钟源的影响。图1显示的是斜率与抖动的关系。 把时钟描述为“低抖动”已变得几乎毫无意义。这是因为它对不同的关注者意味不同。对可编程逻辑供应商来说，30皮秒、甚至50皮秒都可被认为是低抖动的；相反的，根据输入频率的不同，高性能ADC需要的时钟抖动应在1皮秒以内。 除非在频谱的最高端将出现满量程信号，否则与对最高频率成分的简单化处理不同，更精确地来讲，采样后信号的频谱功率分布才是决定性因素。举个简化的例子，从DC到1MHz的均匀频带功率在1MHz的等值功率时比单频或窄带的灵敏度低6dB。 在任何情况下，都有各种因素会造成抖动，除ADC本身内部的孔径抖动外，还有振荡器、各种频率分割器、时钟缓冲器和由耦合效应引入的任何噪音等其它多种因素。 LTC2209 的内部孔径抖动是70fsec(1fsec=10-15秒)。就LTC2209和LTC其它高速16位系列ADC所表现出的性能看，在某些采样情况下，0.5皮秒的抖动(大多振荡器供应商所能提供的最高指标)就可对SNR产生明显影响。决定所需要的抖动性能的不是ADC，而是具体采样情况。 任何在140MHz输入频率下具备77dB SNR的ADC都需要相同的抖动性能，以便不折不扣地实现数据手册上标注的SNR。就抖动性能来说，决定性因素是输入频率而非时钟频率。就LTC2209 来说，带10皮秒抖动的时钟将在1MHz输入频率仅产生0.7dB的SNR损耗。在140MHz，SNR将被降低至41.1dB。

伪随机码

课程设计任务书 学生姓名：周成浩专业班级：电信1404 指导教师：苏杨工作单位：信息工程学院 题目：伪随机序列的产生及应用设计 初始条件： 具备通信课程的理论知识；具备模拟与数字电路基本电路的设计能力；掌握通信电路的设计知识，掌握通信电路的基本调试方法；自选相关电子器件；可以使用实验室仪器调试。 要求完成的主要任务：（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求） 1、设计伪随机码电路：产生八位伪随机序列（如M序列、Gold序 列等）； 2、了解D/A的工作原理及使用方法，将伪随机序列输入D/A中（如 DAC0808），观察其模拟信号的特性； 3、分析信号源的特点，使用EWB软件进行仿真； 4、安装和调试整个电路，并测试出结果； 5、进行系统仿真，调试并完成符合要求的课程设计书。 时间安排： 一周，其中3天硬件设计，2天硬件调试 指导教师签名：年月 系主任（或责任教师）签名：年月日

摘要 伪随机序列具有良好的随机性和接近于白噪声的相关函数，使其易于从信号或干扰中分离出来。伪随机序列的可确定性和可重复性，使其易于实现相关接收或匹配接收，因此有良好的抗干扰性能。伪随机序列的这些特性使得它在伪码测距、导航、遥控遥测、扩频通信、多址通信、分离多径、数据加扰、信号同步、误码测试、线性系统、各种噪声源等方面得到了广泛的应用。此次课设根据m序列、M序列的产生原理，利用1片74LS164或2片74LSl94级联加少量分立元件，采用手动置数和自启动2种方法设计了3种长度为255位的m序列发生器和256位M序列发生器。 关键词：伪随机码；m序列；M序列；移位寄存器；D/A转换

采样时钟抖动的原因及其对ADC信噪比的影响与抖动时钟电路设计

采样时钟抖动的原因及其对ADC信噪比的影响与 抖动时钟电路设计 ADC是现代数字解调器和软件无线电接收机中连接模拟信号处理部分和数字信号处 理部分的桥梁，其性能在很大程度上决定了接收机的整体性能。在A/D转换过程中引入的噪声来源较多，主要包括热噪声、ADC电源的纹波、参考电平的纹波、采样时钟抖动引起的相位噪声以及量化错误引起的噪声等。除由量化错误引入的噪声不可避免外，可以采取许多措施以减小到达ADC前的噪声功率，如采用噪声性能较好的放大器、合理的电路布局、合理设计采样时钟产生电路、合理设计ADC的供电以及采用退耦电容等。 本文主要讨论采样 (a)12位ADC理想信噪比 (b)AD9245实测信噪比 图1 不同时钟抖动情形下12位ADC的信噪比示意图 时钟抖动对ADC信噪比的影响 采样时钟的抖动是一个短期的、非积累性变量，表示数字信号的实际定时位置与其理想位置的时间偏差。时钟源产生的抖动会使ADC的内部电路错误地触发采样时间，结果造成模拟输入信号在幅度上的误采样，从而恶化ADC的信噪比。在时钟抖动给定时，可以利用下面的公式计算出ADC的最大信噪比：

根据公式(2)，图1分别给出了量化位数为12-bit时不同时钟抖动情形下ADC 理想信噪比和实测信噪比示意图。 由图1可以看出时钟的抖动对ADC信噪比性能的恶化影响是十分明显的，相同时种抖动情形下进入到ADC的信号频率越高，其性能恶化就越大，同一输入信号频率情形下，采样时钟抖动越大，则ADC信噪比性能恶化也越大。对比图1中两个示意图可以看出实测的采样时钟抖动对ADC信噪比性能的影响同理论分析得到的结果是十分吻合的，这也证明了理论分析的正确性。因此，在实际应用时不能完全依据理想的信噪比公式来选择A/D 转换芯片，而应该参考芯片制造商给出的实测性能曲线和所设计的采样时钟的抖动性能来合理选择适合设计需要的A/D转换芯片，并留出一定的设计裕量。 图2 一个实用的低抖动时钟产生电路 两种实用的低抖动采样时钟产生电路 时钟抖动的产生机制

信号完整性基础之九—— 时钟抖动测量和分析

信号完整性分析基础系列之九 ——时钟的抖动测量与分析 张昌骏 美国力科公司深圳代表处 摘要：本文简要介绍了时钟的抖动定义、各种抖动的应用范围、抖动的分解和基于示波器的测量与分析方法。 关键词：时钟，抖动测量，抖动分析，相位噪声，实时示波器 时钟是广泛用于计算机、通讯、消费电子产品的元器件，包括晶体振荡器和锁相环，主要用于系统收发数据的同步和锁存。如果时钟信号到达接收端时抖动较大，可能出现：并行总线中数据信号的建立和保持时间余量不够、串行信号接收端误码率高、系统不稳定等现象，因此时钟抖动的测量与分析非常重要。 时钟抖动的分类与定义 时钟抖动通常分为时间间隔误差（Time Interval Error，简称TIE），周期抖动（Period Jitter）和相邻周期抖动（cycle to cycle jitter）三种抖动。 TIE又称为phase jitter，是信号在电平转换时，其边沿与理想时间位置的偏移量。理想时间位置可以从待测试时钟中恢复，或来自于其他参考时钟。Period Jitter是多个周期内对时钟周期的变化进行统计与测量的结果。Cycle to cycle jitter是时钟相邻周期的周期差值进行统计与测量的结果。 对于每一种时钟抖动进行统计和测量，可以得到其抖动的峰峰值和RMS值（有效值），峰峰值是所有样本中的抖动的最大值减去最小值，而RMS值是所有样本统计后的标准偏差。如下图1为某100M时钟的TIE、Period Jitter、Cycle to Cycle jitter的峰峰值和RMS值的计算方法。 图1：三种时钟抖动的计算方法

时钟抖动的应用范围 在三种时钟抖动中，在不同的应用范围需要重点测量与分析某类时钟抖动。TIE 抖动是最常用的抖动指标，在很多芯片的数据手册上通常都规定了时钟TIE 抖动的要求。对于串行收发器的参考时钟，通常测量其TIE 抖动。如下图2所示，在2.5Gbps 的串行收发器芯片的发送端，参考时钟为100MHz，锁相环25倍频到2.5GHz 后，为Serializer （并行转串行电路）提供时钟。当参考时钟抖动减小时，TX 输出的串行数据的抖动随之减小，因此，需要测量该参考时钟的TIE 抖动。另外，用于射频电路的时钟通常也需测量其TIE 抖动（相位抖动）。 在并行总线系统中，通常重点如在共同时钟总线（common clock bus）中（如图3所示），完整的数据传输需要两个时钟脉冲，第一个脉冲用于把数据锁存到发送芯片 的IO Buffer，第二个脉冲将数据 锁存到接收芯片中，在一个时钟周期内让数据从发送端传送到接收端，当发送端到接收端传输延迟 （flight time）过大时，数据的 建立时间不够，传输延迟过小时， 数据的保持时间不够；同理，当这一个时钟的周期值偏大时，保持时间不够；周期值偏小时，建立时间不够。可见，时钟周期的变化直接 影响建立保持时间，需要测量 period jitter 和cycle to cycle jitter。关于共同时钟总线的时序分析的详细讲解，请参考Stephen H. Hall、Garrett W. Hall 和James A. McCall 写的信号完整性分析书籍：《High-Speed Digital System Design》。 另外一种常见的并行电路－源同步总线（Source Synchronous bus），通常也重点测量period jitter 和cycle to cycle jitter。比如DDR2就属于源同步总线，在Intel DDR2 667/800 JEDEC Specification Addendum 规范中定义了时钟的抖动测试包括周期抖动和相邻周期抖动，分别如表格1中tJIT(per)和tJIT(cc)，此外，还需要测量N-Cycle jitter，即N 个周期的相邻周期抖动，比如表格1中tERR(2per)是连续2个周期的周期值与下2个周期的周期值的时间差，tERR(3per)是3个周期组合的相邻周期抖动，依此类推。 Driving Receiving 关注period jitter 和cycle to cycle jitter。比

时间抖动(jitter)的概念及其分析方法

时间抖动(jitter)的概念及其分析方法 随着通信系统中的时钟速率迈入GHz级，抖动这个在模拟设计中十分关键的因素，也开始在数字设计领域中日益得到人们的重视。在高速系统中，时钟或振荡器波形的时序误差会限制一个数字I/O接口的最大速率。不仅如此，它还会导致通信链路的误码率增大，甚至限制A/D转换器的动态范围。有资料表明在3G Hz以上的系统中，时间抖动（jitter）会导致码间干扰（ISI），造成传输误码率上升。 在此趋势下，高速数字设备的设计师们也开始更多地关注时序因素。本文向数字设计师们介绍了抖动的基本概念，分析了它对系统性能的影响，并给出了能够将相位抖动降至最低的常用电路技术。 本文介绍了时间抖动（jitter）的概念及其分析方法。在数字通信系统，特别是同步系统中，随着系统时钟频率的不断提高，时间抖动成为影响通信质量的关键因素。 关键字：时间抖动、jitter、相位噪声、测量 时间抖动的概念 在理想情况下，一个频率固定的完美的脉冲信号（以1MHz为例）的持续时间应该恰好是1us，每500n s有一个跳变沿。但不幸的是，这种信号并不存在。如图1所示，信号周期的长度总会有一定变化，从而导致下一个沿的到来时间不确定。这种不确定就是抖动。 抖动是对信号时域变化的测量结果，它从本质上描述了信号周期距离其理想值偏离了多少。在绝大多数文献和规范中，时间抖动（jitter）被定义为高速串行信号边沿到来时刻与理想时刻的偏差，所不同的是某些规范中将这种偏差中缓慢变化的成分称为时间游走（wander），而将变化较快的成分定义为时间抖动（ji tter）。 图1 时间抖动示意图 1．时间抖动的分类 抖动有两种主要类型：确定性抖动和随机性抖动。 确定性抖动是由可识别的干扰信号造成的，这种抖动通常幅度有限，具备特定的（而非随机的）产生原因， 而且不能进行统计分析。 随机抖动是指由较难预测的因素导致的时序变化。例如，能够影响半导体晶体材料迁移率的温度因素，就可能造成载子流的随机变化。另外，半导体加工工艺的变化，例如掺杂密度不均，也可能造成抖动。 2．时间抖动的描述方法 可以通过许多基本测量指标确定抖动的特点，基本的抖动参数包括： 1)周期抖动（period jitter） 测量实时波形中每个时钟和数据的周期的宽度。这是最早最直接的一种测量抖动的方式。这一指标说明了 时钟信号每个周期的变化。 2)周期间抖动（cycle-cycle jitter） 测量任意两个相邻时钟或数据的周期宽度的变动有多大，通过对周期抖动应用一阶差分运算，可以得到周期间抖动。这个指标在分析琐相环性质的时候具有明显的意义。

GPS接收机伪码跟踪算法研究

文章编号:1003-1251(2008)06-0044-04 GPS 接收机伪码跟踪算法研究 刘元涛1 ,冯永新1 ,潘成胜 2,3 (1.沈阳理工大学通信与网络工程中心,辽宁沈阳110168; 2.南京理工大学自动化系,江苏南京210094; 3.大连大学,辽宁大连116622) 摘　要:在对锁相环基本原理分析的基础上,对GPS 卫星信号的伪码跟踪方法进行了深入研究.针对DLL 跟踪BOC 调制信号时的不足之处,对一种新的伪码跟踪环路--NE LP,进行了分析,并在Matlab 环境下对两种跟踪方法进行了仿真.仿真结果表明,在 对BOC 调制信号进行跟踪时,NE LP 跟踪环比DLL 跟踪环具有更精确的跟踪效果.关键词:跟踪;DLL;NELP;BOC 中图分类号:T N971.1 文献标识码:A The Research of GPS Rece i ver Pseudo 2code 2track A lgor ith m L IU Yuan 2Tao 1 ,FENG Yong 2Xin 1 ,P AN Cheng 2Sheng 2,3 (1.Shenyang L igong University,Shenyang 110168,China;2.Aut omati on Depart m ent of Nanjing University of Science Te 2 chol ogy,Nanjing 210094,China;3.Dalian University,Dalian 116622,China ) Abstract:On the analysis of basic p rinci p le of DLL,the p seudo 2code 2track method of the GPS satellite signals is studied thor oughly .For the deficiencies of DLL ’s tracking the BOC modulati on signals,a ne w p seudo 2code 2track l oop,NE LP is analysed and t w o methods of tracking are si m ulated in the Matlab envir on ment .The si m ulati on results show that in the BOC modulati on signals at the track,NELP tracking l oop has a more accurate tracking re 2sults than that of the DLL tracking l oop.Key words:track;DLL;NELP;BOC 收稿日期:2008-10-08 基金项目:辽宁省创新团队计划支持 作者简介:刘元涛(1982—),男,硕士研究生;通讯作者:冯永新 (1974—),女,教授,博士.研究方向:分布式仿真、扩频 通信技术及应用、GPS 应用技术.潘成胜(1962—),男,教授,博士,博士生导师.研究方向:GPS 应用技术、计算机仿真,网络管理. GPS 卫星发射的信号包含有三种成分,即数据码、测距码和载波.这三种信号分量都是在同一基本频率f 0=10.23MHz 的控制下产生的.GPS 卫星发射信号和噪声的混合信号进入天线后,转换为中频数字信号进行后续处理.通过相关运算对 GPS 卫星信号完成二维搜索,即通过码相关完成 对卫星信号的解扩和通过载波相关完成对卫星信 号载波Dopp ler 频移的搜索,从而实现对信号的二 维捕获[1] . 捕获到卫星信号后,即可利用跟踪环对信号进行跟踪处理.当伪码采用C /A 码和P 码时,DLL 跟踪环能够满足跟踪要求,但是当采用BOC 调制信号,即M 码信号时,DLL 跟踪环已经不能够精确 跟踪[2] .针对一种新的伪码跟踪环-NELP,进行深入分析,实现M 码信号的跟踪处理. 2008年12月 沈阳理工大学学报 Vol. 27No .6第27卷第6期　 TRANS ACTI O NS OF SHENY ANG L I G ONG UN I V ERSI TY Dec . 2 8

规范-时钟抖动的分析与测量(试行)_Rev 1.0

时钟抖动的分析与测量 编制： 审核： 批准：

文件维护日志 目录 第一章抖动的分析 (4) 1.1抖动的定义 (4) 1.2抖动的分类，峰峰值与有效值 (4) 1.3时钟抖动的分解 (7) 第二章抖动的测量 (8) 2.1用TDSJIT3测量抖动 (9) 2.1.1 Wizard向导测试 (9) 测试步骤： (9) 2.1.2 TDSJIT3手动测抖动 (12) 测试步骤： (12) 2.2用DPOJET测量抖动 (17) 2.2.1 One Touch 向导测试 (17) 测试步骤： (18) 2.2.2 手动测试 (19) 测试步骤： (19) 第三章参考 (22)

前言 文章结构： 第一章抖动的分析 第二章抖动的测量

第一章抖动的分析 1.1抖动的定义 一个信号在跳变时相对其理想时间位置的偏移量 1.2抖动的分类，峰峰值与有效值 抖动通常分为三类： ●时钟抖动：period jitter，cycle-cycle jitter，N-cycle jitter，long-term jitter等 ●并行总线中数据与时钟相关的抖动：setup-hold time jitter等 ●高速串行数据的抖动测试：TIE(time interval error)等 抖动定义分析对比及示例： TIE ：又称为phase jitter，是信号在电平转换时，其边沿与理想时间位置的偏移量。理想时间位置可以从待测试时钟中恢复，或来自于其他参考时钟。 如图 2 所示TIE抖动的示意图：

I1、I2、I3、In-1、In 是时钟第一个到第n 个上升沿与理想时间位置的偏差，将I1、I2 到In 进行数理统计，在所有样本的找出最大值和最小值，两者相减可以得到TIE 抖动的峰峰值，即： 假设N为测量的样本总数，抖动的平均值可表示为： 抖动的有效值（即RMS 值）为所有样本的1 个Sigma 值，即： PJ：周期抖动（Period Jitter）是多个周期内对时钟周期的变化进行统计与测量的结果，主要用于时钟等固定周期的信号。 如图3所示的P1、P2、Pn-1、Pn为多个周期内时钟的周期数值，对这些数值进行数理统计，同理，与TIE 抖动的峰峰值和有效值计算方法相同，把P1 到Pn中的最大值减去最小值，得到周期抖动的峰峰值，把P1 到Pn 进行 1 个Sigma 运算，得到周期抖动的RMS 值。

时钟抖动的建模与仿真_上传

时钟抖动的建模与仿真 ——随机过程大作业报告1引言 采样是数字通信系统中最重要也是最关键的一步。比如，由模拟信源变为数字信源需要AD采样，接收端将接收信号数字化也需要AD采样，而采样都需要通过振荡器产生采样信号；在载波系统中，接收端需要通过振荡器产生与发送端同频同相的载波信号，在OFDM系统中，接收端则需要通过本地振荡器产生产各个子载波。 通过对通信原理、数字信号处理、数字通信等课程的学习知道，在分析本地振荡产生的信号的时钟抖动分析，都运用随机过程中的中心极限定理的知识，认为各种随机因数使时钟抖动是一个高斯过程；即我们都很清楚每个时刻的随机时间抖动都是一个高斯变量，但是各个时刻的高斯时间抖动之间是什么关系我们却很少提及。基于以上问题，我们认为很有必要去弄清楚，这个高斯的采样抖动信号在时间上呈现出什么样的关系，通过深层次的产生机理的分析弄清楚它的产生要素，以方便我们在平时的学习和研究过程中，比如仿真需要时，能够更贴近实际的去引入时间抖动。 在本文的第二部分中，将通过研究一个振荡器的振动模型，来分析时钟抖动产生的激励，通过分析我们最终得出，时钟抖动噪声其实是一个维纳过程的重要结论。第三部分，则是通过阅读文献，得到时钟抖动有很多重要的性质。第四部分主要是以第二部分的模型为基础，进行matlab仿真以验证，此模型产生的时钟抖动是否满足人们已经的到的关于时钟抖动的各种性质（第三部分中所述性质），以验证模型的正确性。第五部分，则进行总结，提出几个值得思考的问题，并给出自己的初步想法。

时钟抖动的建模 在参考文献【1】中用数学手段详细分析了时钟抖动产生的激励，这一部分我们就是以此文献为基础对时钟抖动进行建模分析的。 振荡器所满足的方程 图一、振荡器模型 对于以上模型的振荡器满足如下振动方程： （1） 就是噪声源，此处的讨论中在不同时刻是一系列相互独立的高斯白噪声。 要解如上方程需做如下假设： 1) 将的二项分为两项和，这样方程（1）变为： （2） 2) 对于以上的将贡献方程（2）的稳态解，而项只对稳态解的参数有影响即， （3）

时钟抖动(CLK)和相位噪声之间的转换

时钟抖动(CLK)和相位噪声之间的转换 摘要：这是一篇关于时钟(CLK)信号质量的应用笔记，介绍如何测量抖动和相位噪声，包括周期抖动、逐周期抖动和累加抖动。本文还描述了周期抖动和相位噪声谱之间的关系，并介绍如何将相位噪声谱转换成周期抖动。 几乎所有集成电路和电气系统都需要时钟(CLK)。在当今世界中，人们以更快的速度处理和传送数字信息，而模拟信号和数字信号之间的转换速率也越来越快，分辨率越来越高。这些都要求工程师更多地关注时钟信号的质量。 时钟信号的质量通常用抖动和相位噪声来描述。抖动包括周期抖动，逐周期抖动和累计抖动，最常用的是周期抖动。时钟的相位噪声用来说明时钟信号的频谱特性。 本文首先简单介绍用来测量时钟抖动和相位噪声的装置。然后介绍周期抖动和相位噪声之间的关系，最后介绍将相位噪声谱转换成周期抖动的简单公式。 周期抖动和相位噪声：定义和测量 周期抖动 周期抖动(J PER)是实测周期和理想周期之间的时间差。由于具有随机分布的特点，可以用峰-峰值或均方根值(RMS)描述。我们首先定义门限为V TH的时钟上升沿位于时域的T PER(n)，其中n是一个时域系数，如图1所示。我们将J PER表示为手册： 其中T0是理想时钟周期。由于时钟频率固定，随机抖动J PER的均值应该为零，J PER的RMS可以表示为： 式中的是所要求的运算符。从图1时钟波形可以看出J PER和T PER之间的关系。

图1. 周期抖动测量 相位噪声测量 为了理解相位噪声谱L(f)的定义，我们首先定义时钟信号的功率谱密度S C(f)。将时钟信号接频谱分析仪，即可测得S C(f)。相位噪声谱L(f)定义为频率f处的S C(f)值与时钟频率f C处的S C(f)值之差，以dB表示。图2说明了L(f)的定义。 图2. 相位噪声谱的定义 相位噪声谱L(f)的数学定义为： 注意L(f)代表的是f C和f处谱值的比，L(f)将在下文介绍。 周期抖动(J PER)测量 有许多设备可以测量周期抖动。通常人们会用高精度数字示波器测量抖动。当时钟抖动大于示波器触发抖动的5倍时，时钟抖动可用时钟上升沿触发，然后测量另一个上升沿。图3给出了示波器从被测时钟产生触发信号的方法。该方法可消除数字示波器内部时钟源抖动。

时钟的抖动测量与分析

时钟的抖动测量与分析 和分解时钟的抖动可以分为随机抖动（Random Jitter，简称Rj）和固有抖动（Deterministic jitter），随机抖动的来源为热噪声、Shot Noise 和Flick Noise，与电子器件和半导体器件的电子和空穴特性有关，比如ECL 工艺的 PLL 比TTL 和CMOS 工艺的PLL 有更小的随机抖动；固定抖动的来源为：开 关电源噪声、串扰、电磁干扰等等，与电路的设计有关，可以通过优化设计来 改善，比如选择合适的电源滤波方案、合理的PCB 布局和布线。和串行数据的抖动分解很相似，时钟的抖动可以分为Dj 和Rj。但不同的是，时钟的固有抖 动中通常只有周期性抖动（Pj），不包括码间干扰（ISI）。当时钟的上下边沿都 用来锁存数据时占空比时钟（DCD）计入固有抖动，否则不算固有抖动。时钟 抖动测量方法在上个世纪90 年代，抖动的测量方法非常简单,示波器触发到时 钟的一个上升沿，使用余辉模式，测量下一个上升沿余辉在判定电平上（通常 为幅度的50％）的水平宽度。测量水平宽度有两种方法。第一种使用游标测量 波形边沿余辉的宽度，如下图4 所示。由于像素偏差或屏幕分辨率(量化误差) 会降低精度，而且引入了触发抖动，所以这种方法误差较大。第二种使用直 方图，对边沿余辉的水平方向进行直方图统计，如下图5 所示。测量直方图的 最左边到最右边的间距即为抖动的峰峰值（168 皮秒）。这种方法的缺点是：引入了示波器的触发抖动；一次只测量一个周期，测试效率低，某些出现频率低 的抖动在短时间内不能测量到。 随着测试仪器技术的发展与进步，目前，示波器的抖动分析软件不再是测量 一两个周期波形后分析抖动，而是一次测量多个连续比特位，计算与统计所有 比特位的抖动，测量的数据量非常大、效率非常高。如下图6 所示为某50MHz 时钟的Period 抖动测试，示波器的抖动测试软件可以一次测量所有周期的周期

时域时钟抖动分析

时域时钟抖动分析 (一) 新型的高速ADC 都具备高模拟输入带宽(约为最大采样频率的3到6倍),因此它们可以用于许多欠采样应用中。ADC 设计的最新进展极大地扩展了可用输入范围,这样系统设计人员便可以去掉至少一个中间频率级,从而降低成本与功耗。在欠采样接收机设计中必须要特别注意采样时钟,因为在一些高输入频率下时钟抖动会成为限制信噪比(SNR)的主要原因。 本系列文章共有三部分,“第1部分”重点介绍如何确凿地估算某个时钟源的抖动,以及如何将其与ADC 的孔径抖动组合。在“第2部分”中,该组合抖动将用于计算ADC 的SRN,然后将其与实际测量结果对比。“第3部分”将介绍如何通过改善ADC 的孔径抖动来进一步增加ADC 的SNR,并会重点介绍时钟信号转换速率的优化。 采样过程回顾 根据Nyquist-Shannon 采样定理,如果以至少两倍于其最大频率的速率来对原始输入信号采样,则其可以得到完全再建。假设以100 MSPS的速率对高达 10MHz的输入信号采样,则不管该信号就是位于1到10MHz的基带(首个Nyquist 区域),还就是在100到110MHz的更高Nyquist 区域内欠采样,都没关系(请参见图1)。在更高(第二个、第三个等)Nyquist区域中采样,大凡被称作欠采样或次采样。然而,在ADC 前面要求使用抗混叠过滤,以对理想Nyquist 区域采样,同时避免再建原始信号过程中产生干扰。 图1 100MSPS采样的两个输入信号显示了混叠带来的相同采样点 时域抖动 仔细观察某个采样点,可以瞧到计时不准(时钟抖动或时钟相位噪声)就是如何形成振幅变化的。由于高Nyquist 区域(例如,f1 = 10 MHz到f2 = 110 MHz)欠采样带来输入频率的增加,不变数量的时钟抖动自理想采样点产生更大数量的振幅偏差(噪声)。另外,图2表明时钟信号自身转换速率对采样时间的变化产生了影