CADENCE 仿真流程

第一章进行SI仿真的PCB板图的准备

仿真前的准备工作主要包括以下几点：

1、仿真板的准备

●原理图设计；

●PCB封装设计；

●PCB板外型边框（Outline）设计，PCB板禁止布线区划分（Keepouts）；

●输出网表（如果是用CADENCE的Concept HDL设计的原理图，可将网表直接Expot 到BRD文件中；如果是用PowerPCB设计的板图，转换到allegro中的板图，其操作见附录一的说明）；

●器件预布局（Placement）：将其中的关键器件进行合理的预布局，主要涉及相对距离、抗干扰、散热、高频电路与低频电路、数字电路与模拟电路等方面；

●PCB板布线分区（Rooms）：主要用来区分高频电路与低频电路、数字电路与模拟电路以及相对独立的电路。元器件的布局以及电源和地线的处理将直接影响到电路性能和电磁兼容性能；

2、器件模型的准备

●收集器件的IBIS模型（网上下载、向代理申请、修改同类型器件的IBIS模型等）

●收集器件的关键参数，如Tco、Tsetup、Tholdup等及系统有关的时间参数Tclock、Tskew、Tjitter

●对IBIS模型进行整理、检查、纠错和验证。

3、确定需要仿真的电路部分，一般包括频率较高，负载较多，拓扑结构比较复杂（点到多点、多点到多点），时钟电路等关键信号线

第二章IBIS模型的转化和加载

CADENCE中的信号完整性仿真是建立在IBIS模型的基础上的，但又不是直接应用IBIS 模型，CADECE的软件自带一个将IBIS模型转换为自己可用的DML（Device Model Library）模型的功能模块，本章主要就IBIS模型的转换及加载进行讲解。

1、IBIS模型到DML模型的转换

在Allegro窗口中选择Analyse\SI/EMI SIM\Library，打开“signal analyze library browser”窗口，在该窗口的右下方点击“Translate →”按钮，在出现的下拉菜单中选择“ibis2signois”项，出现“Select IBIS Source File”窗口（图1），选择想要进行转换的源IBIS文件，按下“打开”按钮，出现转换后文件名及路径设置窗口（缺省设置为和源IBIS文件同名并同路径放置，但此处文件名后缀为dml），设置后按下“保存”按钮，出现保存确定窗口（图2）,点击OK按钮即可，随后会出现一个“messages”窗口，该窗口中的报告文件说明在模型转换过程中出现的问题，对其中的“warning”可不用在意，但如果出现“error”则必须进行

修改后重新进行模型格式转化直到没有“error”出现为止，此时转换得到的dml文件才是有效的。

注：若已有规范的完整DML模型库，我们可以直接将需要的模型库加入到工作库中，即可跳过第一步直接执行第二步。

图1：IBIS模型转换源文件设置窗口

图2：输出dml文件确认窗口

2、将转换后的dml模型加载到模型库

在signal analyze library browser窗口中，按下“Add Existing Library→”按钮，出现下拉菜单，选择“Local Library”出现“打开”窗口，选择你放置dml文件的路径并选中要加载的dml文件点击“打开”按钮就将dml文件加载到了模型库中。

3、分配DML文件给特定的器件。

在Allegro窗口中选择Analyse\SI/EMI SIM\Model，打开“Signal Model Assignment”窗口(图3所示)，在该窗口中所有使用到的器件是按序排列的。可以点击“Auto Setup”进行器件模型的自动分配，此时的分配原则是如果器件的名称和模型的名称完全一致，则该模型自动分配给这个元器件。也可以选中某一元器件，点击“Find Model…”按钮，出现“Model Brower”窗口，在“Model Name Patter”一栏中填入“*”号，一些模型的名称进入下面的列表框，在列表框里选中你需要的模块后，在“Signal Model Assignment”窗口中的对应器件的“Signal Name”列里就会出现它的模型名称。

在“Signal Model Assignment”窗口中选中某些器件后，还可点击“Create Model…”按钮进入创建模型的界面（图4所示）。对于定义了value值的无源器件（包括电阻、电容、电感），系统会自动生成在仿真中使用的Espice模型。对于没有自动生成模型的无源器件，在模型创建窗口选择“Create Espice Model”，而对于其他没有模型的有源器件则选择“Create IBIS Model”，然后按提示输入value值及各管脚的功能即可，同时可以存盘生成*.dat文件以备后用，此时这个新生成的模型就出现在所选器件的“Signal Name”栏中。

特别注意准备进行仿真的网络上所有器件都需要有模型，不要遗漏电阻、电容、电感、测试点、接插件等元件模型，否则在提取网络拓扑时会出错。

图3：模型分配窗口

图4：创建新模型窗口

第三章提取网络拓扑结构

在对被仿真网络提取拓扑之前需要对该板的数据库进行设置，整个操作步骤都在一个界面“Database Setup Advisor”中进行，之后就可进行拓扑的提取。

1、“Database Setup Advisor”的设置。

●在Allegro中选择Tools/Setup Advisor…命令进入到“Database Setup Advisor”界面（在SpecctraQUEST界面中选择Board/ Setup Advisor…命令）。

●选择“Next”出现“Database Setup Advisor—Cross Section”窗口，点击该窗口中的“Edit Cross Section”按钮进入叠层设置窗口“Layout Cross Section”（图5所示），在这个类似Excel表格式的窗口里，输入需要的各种参数，在表格的最后一栏就直接计算出该层的阻抗值。

图5：叠层设置窗口

●选择“Next”出现“Database Setup Advisor—DC Nets”窗口，点击该窗口中的“Identify DC Nets”按钮进入直流网络设置窗口“Identify DC Nets”（图6所示）。在这个窗口中，可以对所有直流网络设置具体的电压值。

图6：直流网络设置窗口

●选择“Next”出现“Database Setup Advisor—Device Setup”窗口，点击该窗口中的“Device Setup”按钮进入直流网络设置窗口“Device Setup”（图7所示）。在这个窗口中，可以对所有器件设置正确的分类属性。正确的CLASS属性对于仿真是很重要的，如果设置不正确，提取出的拓扑将会有严重的错误。接插件的CLASS属性为IO，分离器件（电阻、阻排、电容、电感等）的CLASS属性为DISCRETE，集成电路的CLASS属性为IC。除了器件的CLASS属性以外，器件管脚的PINUSE属性也同样很重要。所有CLASS属性为IO 和DISCRETE的器件其管脚的PINUSE属性均应为UNSPEC，而CLASS属性为IC的器件其管脚的PINUSE属性示功能不同可以为：IN、OUT、BI。器件的CLASS属性还可通过

SpecctraQUEST主窗口中Logic/Part List命令调出Part List窗口进行设置（图8所示）。而器件管脚的PINUSE属性只能在创建原理图库的地方设置和修改。

图7：器件属性设置窗口

图8：器件属性修改窗口

●选择“Next”出现“Database Setup Advisor—SI Models”窗口，点击该窗口中的“SI Models Assignment”按钮进入分配模型窗口“Signal Model Assignment”，这一部分的设置见第二章。

●选择“Next”出现“Database Setup Advisor—SI Audit”窗口，这一部分通常不用设置直接点击“Finish”按钮结束Database Setup Advisor的设置。

●以上每一步完成后都有一个Message窗口显示该部操作引起数据库的变化，可以仔细察看一下Message窗口的报告是否与你所期望的要求相互一致。

2、提取拓扑

拓扑结构的提取可以在Allegro的主界面也可以在SpecctraQUEST的主界面进行。在Allegro的主界面执行Analyse\SI/EMI SIM\Probe…命令调出“Signal Analyse”窗口（或者是在SpecctraQUEST的主界面，两者操作相同）（下图9所示），在Net栏中填入你想要进行仿真的网络，回车后与该网络相关的管脚就都出现在Driver Pins、Load Pins、Others Pins这三栏中，（在数据库设置正确的情况下）点击“View Topology”按钮就会将该网络的拓扑结构在SigXplorer调出。

图9：“Signal Analyse”窗口

图10：Constrain Manager的主界面

还可以从Allegro的主界面（或者SpecctraQUEST的主界面）进入Constraint Manager 从而进行拓扑结构的提取。在Allegro主界面进入的路径是Setup/Electrical Constraint Spreadsheet（或者是从SPECCTRAQUEST的主界面进入，两者的操作相同）。Constrain Manager是Cadence的约束管理器，所有连线的拓扑抽取以及对网络赋拓扑都可以在这儿进

行的。操作如下：打开Constrain Manager的主界面（图11所示），在Net栏点击Signal Integrity、Timing、Routing的任何一个，右边就会将本板的全部网络显示出来，如图3.7所示。各个网络按字母排列，其中前面有“＋”好的表示是总线或Xnet。右击所选网络选择SigXplorer，就将拓扑抽取出来并进入SQ signal explorer expert界面图12，所有网络的前仿真是在这个界面中进行

图11：Constraint Manager中的网络

图12：SQ signal explorer expert界面

还有一种建立拓扑结构的方法就是直接在SigXplorer中创建拓扑结构。打开SigXplorer，执行Anslyse/Library实行库文件的加载，操作类似于第二章的操作。点击工具按钮“Add Part”执行放置传输线、放置驱动和接收器件、放置无源器件等操作（图13所示），最后连接结构

体完成仿真拓扑图。

图13：添加模型窗口

第四章前仿真

前仿真是指在布局和布线之前的仿真，目的为布局和布线作准备，主要在SQ signal

explorer expert中进行，主要有以下几个步骤：

1、设置拓扑结构的仿真参数

因为对各个器件及阻容器件的模型已经全部指定，所以抽取出来的拓扑上面的各IO都有相应的IO模型，对那些没有指定模型的管脚，Cadence会赋给它缺省的模型。Cadence 抽取出的拓扑结构是根据各元器件的相对位置并考虑到布线方便抽取的，其中互连线的距离是它计算的曼哈顿距离（即Δx+Δy）。仿真的主要目的就是根据仿真的结果来优化网络的拓扑结构，用来约束PCB布线，使布线按照最优结果方向进行。

SQ Signal Explorer Expert界面除了菜单与工具栏以外分为两个部分，即上面的拓扑示意图与下面的参数、测量选择以及结果、控制的标签窗口。

在下面的Parameters标签窗口中的白色区域是可以编辑的，而灰色区域是无法编辑的，CIRCUIT是整个参数的总标题，下面的tlineDelayMode栏可以选择是用时间还是用长度表示传输线的延时（若用长度表示，则缺省的单位是mm，若用时间表示，则缺省的单位是ns，其中传输线的缺省传输速度是140mm每ns）；userRevision表示目前的拓扑版本（第一次一般是1.0，以后修改拓扑时可以将此处的版本提高，这样以后在Constraint Manage里不用重新赋拓扑，只要升级拓扑即可）。

点击开单板名称后，下面就列出本拓扑的内各个元件（包括器件、阻容、电源、传输线），可以编辑各个元件的特性；

对器件，可以选择对应管脚的IO BUFFER模型，但一般不推荐去更改它的模型，因为已经赋给器件整体模型了，相应的IO Buffer的模型也就确定了。

对阻容器件，可以更改它们的阻容值；

对电源，可以更改电源值；

对传输线，可以更改以下几项：impedance，即传输线的交流阻抗，可以根据叠层情况在适当范围内更改它；propDelay，即传输线的延时来表示的长度；traceGeometry，传输线的类型，即是微带线或带状线，由于在前仿真中传输线是用一个集中式的无损耗模型来表示的，所以这边选择微带线或带状线的关系并不大；velocity，传输线的信号传输速度，这边一般不去改变它，用它的缺省值，即5567.72mil/ns，约14cm/ns。

为了得到更大范围内的仿真结果，扩大参数的选择范围，我们一般对阻容器件的阻值、传输线的阻抗、传输线的长度选择多个值进行扫描仿真（sweep simulation）。

2、设置激励源

在各个元件的参数设定后，接着进行激励源设置。点击作为驱动源的模型上面、位号下面的Tristate，出现图14所示的窗口进行选择：

在Cadence中共有7种激励：

Pulse：脉冲方波，就是时钟源性质的波形，如果选择Pulse，整个界面中的其他选项是灰的，不允许再选；

Rise：表示一个上升沿；

Fall：表示一个下降沿；

Custom：表示一种可以自定义的波形激励，这是最常用的波形，在这种形式下，首先

在Frequence中输入信号的频率，在Pattern中输入波形的形状。其它的填缺省即可；

Quite Hi：稳定高电平；

Quite Lo：稳定低电平；

Tristate：三态，对非驱动源，都选择三态。

设置完成后点击ok即可。

图14：激励源设置窗口

3、整个仿真参数的设置

在SQ signal explorer expert主界面选择Analyze/Preference，弹出图15所示的窗口

●其中标签Pulse Stimulus设置驱动源类似时钟波形仿真时的仿真参数，在Switching Frequence中填入时钟的频率，其它项保持它们的缺省值；

●在标签Simulation Parameters中设置仿真的时间、精度等，如果你对Fixed Duration 选中，则仿真时间长度就是后面空格中的值，否则它将对你在激励源中填入的所有波形进行仿真。对Waveform Resolution中是指仿真的精度，即每隔多少时间取一点进行仿真，如果这儿用的是Default，那么Cadence自动认定精度是仿真总时间的百分之一，也就是说它总共抽取100个点进行仿真。对Cutoff Frequency中是指选定范围内对互连线的寄生参数进行计算，这主要是指在拓扑中具有真实的传输线线段时，在前仿真中可以不管这一项。对Buffer Delays是指如何从仿真中得到Buffer Delay，若选择From Library则是指它从仿真模型里得到的，而选择On-the-fly则是从实际仿真数据中得到的，这儿必须选择On-the-fly，以使结果的正确性。

●Simulation Modes是指仿真的快慢方式，在FTS Mode中共有5种模式可以选择：Fast （驱动、接收都在快模式下）、Typical（正常模式）、Slow（慢模式）、Fast/Slow（驱动在快

模式、接收在慢模式）、Slow/Fast（驱动在慢模式、接收在快模式）。为了在Worst Case下仿真，我们一般选择Fast和Slow两种模式进行仿真，最后两种模式因为在实际中不容易遇到，所以我们一般不选。Driver Excitation是指对驱动源进行选择，如选择Active Driver则表示只将拓扑中指定的驱动源作为驱动进行一次仿真，而如选择All-Drivers则是对拓扑中的每个能作为驱动源的器件作为驱动轮流仿真一次，如在图中四个器件都可以作为驱动源（因为都是IO类型的Buffer），则会仿真4次，注意在这种情况下拓扑中的所有器件都必须设成Tristate模式，而且对驱动源是当成Pulse进行仿真的，所以在这种方式下对驱动源的参数设置在Pulse Stimulus中。

●在Measure Mode中主要设置测量的一些选择，对Measure Delays At：如选Input Threshold表示以输入Buffer的Vil与Vih进行Buffer Delay测量的，如选Vmeas则表示以输出Buffer的参考电压进行测量的，我们应该选择Input Threshold。对Receiver Selection，如选All表示所有非驱动的器件都作为接收，如选Select One则在仿真开始时它会让你选择其中的一个作为接收源。在我们的实际仿真中，对这两个选择的意义并不大，因为无论选哪一种，在仿真后数据报表中都会列出所有非驱动源的数据结果。在Custom Simulation中选择仿真的类别，Reflection表示时域发射仿真，Crosstalk表示串扰仿真，EMI表示电磁干扰仿真。

●在EMI标签窗口中，主要设定EMI的规则，及接收天线的距离（Cadence对EMI 仿真只能看它的EMI能不能符合设定的规则）。

图15：仿真参数设置窗口

4、仿真结果的设置

在SQ signal explorer expert主界面下部分中的Measurement标签窗口（图16所示）中选择Reflection，在Reflection下面将需要显示结果的值选中。

图16：SQ signal explorer expert主界面下的Measurement标签栏

5、仿真

在拓扑上各元件的参数设定以后以及仿真参数设定以后，即可以进行仿真。仿真可以点

击工具图标或执行命令Analyse/Simulation。仿真完成后，根据设置的仿真模式和仿真次数，在下面的Result栏中就会显示出相应的仿真结果数据。右击某一个数据后选择View Waveform，就可以进入Sigwave界面看波形。如图17所示：双击左边波形名称中任何一个波形符号即可打开或关闭相应的波形，选中波形后还可以更改波形的颜色。

对左边的一些波形名称解释如下：

ODTA D4 K3表示拓扑中D4器件K3 Pin处的波形；

ODTA D4 K3_buffdly表示接测试负载时K3 Pin处的波形；

ODTA D4 K3_buffdlyi表示接测试负载时K3 Pad处的波形；

ODTA D4 K3i表示拓扑中D4器件K3 Pad处的波形；

注意对buffdly与buffdlyi的波形只有驱动端才有，对接收端，都只有输入端Pin 与Pad 的两个波形。

在波形图上打开测试负载曲线和所关心的接收曲线，同时打开Vmeas和接收端的Vil、Vih，就可以进行SwitchDelay和SettleDelay等数值实际测量，测量的结果应该与主界面Result

栏中的数据一致。

图17：波形窗口

目前，Cadence还不能从PCB预布局或PCB板图中直接抽取出差分线进行，对于差分线的仿真必须在SQ Signal Explorer Expert中手工加入元件和互连线来模拟实际的板图结构来进行仿真。手工加入元件的方法是Edit/Add Part，即可以加入各种IO Buffer，分立的ESPICE器件，互连线（包括TLINE与TRACE）等。

6、给拓扑加约束

在仿真中，需要根据仿真结果不断修改拓扑结构以及预布局上元器件的相对位置，得到一个最优的拓扑结果，就需要在拓扑中加入约束，并将有约束的拓扑赋给板中的网络，用以指导与约束随后的PCB布线。

加约束的方法：在SQ signal explorer expert主界面选择Set/Constraint，就可以在弹出的图18所示框中加入各种约束，下面分别介绍：

●在Switch-Settle栏，可以填入从各发送端到各接收端的Min Switch Delay和Max Settle Delay，这是对时钟同步信号而言的，是根据芯片Datasheet上的AC参数及公式计算得到的；这一栏的数据对布线而言没有任何作用，它是作为后仿真检查的参考用的；

●在Prop Delay栏，填入拓扑中各个Pin到Pin、Pin到T点以及T点到T点的传输延时规则，直观地说，也就是对拓扑中各传输线长度的限制，这一栏的规则是最重要的规则，它将直接约束PCB的布线；

●在Impedance栏，它是对拓扑中各段传输线阻抗的约束，约束了各段传输线的阻抗变

化范围，若这一栏不填，则表示对传输线的阻抗无要求；

●在Rel Prop Delay栏，可以定义一些传输线的长度匹配规则，其中Scope的选项有两个：Local和Global，Local表示只对本条Net/Xnet有效，而Global则对本拓扑对应的所有Net/Xnet在整体的长度匹配上都有约束。

●在Max Parrallel栏，它进行了平行长度的约束，即它允许在两条线的间距多大时最长能平行多长。这是需要进行串扰仿真后才能得到的数据。

●在Wiring栏，它约束了拓扑与网络的对应关系，注意在Mapping Mode中，我们一般选择Pinuse and Refdes，表示在赋拓扑的时候可以通过管脚的IO Buffer类型和参考位号将拓扑中Pin与实际网络中的Pin对应起来；对Physical中的各项主要现在线的总长、过孔数、端接长度等；对EMI中可以限制在表层走线的最大长度；

●在Signal Integrity栏，可以加入对信号的过冲电压、串扰电压、SSN等的限制；

●在User-Defined栏，可以输入用户自己的其他约束。

●对以上各栏中，我们用到最多的是Prop Delay，对线长有匹配需要的，也需要用到Rel Prop Delay ，对高速信号，也需要用到Max Parallel这一栏的约束。

图18：设置拓扑结构约束的界面

7、赋拓扑

对关键网络的拓扑仿真结束后，就可以把已经完成的拓扑赋给具体的网络。赋拓扑的过

程也是在Constraint Manager中进行的（见图19），赋拓扑的过程如下：

●将拓扑文件输入进来，操作：File/Import/Electrical CSets…，把仿真完成的拓扑文件输入进来；

●将拓扑文件赋给网络，在Objects栏中选中所要的网络（可以多个选），然后选择菜单Object/Electrical CSets Reference，在弹出的对话框中将选择相应的拓扑即可。如果赋拓扑的过程中出错，那么它会提供出错信息。

图19：赋加拓扑的操作界面

第五章布局布线

将关键网络的拓扑全部赋完后即可将.brd文件交给PCB工程师进行布线。在设置了约束的网络布线时，会有一个动态的小标尺出现在屏幕上以显示所布线与约束之间的区别。当布线满足约束条件时，小标尺显示为绿色，当布线不满足约束条件时，小标尺显示为红色，并可通过显示的红色数字的正负号表示出布线是超过最长布线长度还是小于最短的布线长度。这种实时动态的显示可以使PCB工程师随时对布线进行调整以达到最佳的布线情况。

第六章后仿真

后仿真的目的是验证、检验仿真结果，是更加精确的仿真。仿真的过程和前仿真的过程相似，只是在提取拓扑时，前仿真使用的是理想传输线模型，没有考虑实际情况中的各种损耗，但后仿真使用的是实际的布线参数，因此仿真的结果更为精确一些。如果在后仿真中发现问题，重要对部分关键器件及线网进行重新布局和布线。

第七章多板仿真

多板仿真，就是对于多块PCB板互连情况下的仿真设计，也称为系统及仿真。它们通过连接器或电缆相连接。SPECCTRAQuest通过Design Link来定义多快PCB板是如何连接的，连接器或电缆可以用PLGC矩阵或SPICE电路模型描述。在进行系统级仿真前需要如前所述的仿真步骤一样，将连接器或电缆的模型分配好。系统级仿真需要做以下工作：在系统配置中设置Design Link。在Cadence中打开Signal Analysis Library Browser窗，在其中点击Browse Models，然后在Model Browser中点击Add Model选择DesignLink，这样在模型库中就增加了一个DesignLink模型，编辑此模型，如图20。在Drawings部分需要将系统中互连的单板PCB图文件加入并指定设计名。在Connections部分需要互连的各个连接属性（如连接长度），并指定连接名。在Connection PinMap部分需要指定各个连接的管脚对应关系。

图20：多板仿真的designlink界面图

这样，就可以对存在于系统中各个单板之间的网络进行系统级的仿真，其它的仿真前的环境设置以及整个仿真过程与单板仿真完全相同。

附录一：PowerPCB格式向Allegro格式的转换

对于在PowerPCB中已经完成的PCB板，作如下操作：

在PowerPCB的窗口界面上，选择文件菜单，选择Export操作，出现File Export窗口，选择ASCII格式*.asc文件格式，并指定文件名称和路径（如图1.1）。点击图1.1的保存按钮后出现图1.2ASCII输出定制窗口，在该窗口中，点击“Select ALL”项、在Expand Attributes 中选中Parts和Nets两项，尤其注意在Format窗口中只能选择PowerPCB V3.0以下版本格式，否则Allegro不能正确导入。设置完成后点击OK按钮即完成了网络表的输出。

在Allegro中导入*.ascPCB板图

在Allegro的窗口中，选择文件菜单，选择Import操作，出现一个下拉菜单，在下拉菜单中选择PADS项，出现PADS IN 设置窗口（图1.3），在该窗口中设置三个必要参数：

图1.1 在PowerPCB中输出通用ASC格式文件。

图 1.2 PowerPCB导出格式设置窗口

图1.3 导入PADS网表的参数设置窗口

第一行输入源asc文件所在路径

第二行输入网表格式转换所必需的pads_in.ini文件所在路径（注：pads_in.ini所在路径为：…\psd_14.2\tools\PCB\bin）

第三行指定Allegro格式的输出文件的路径。

设置完成后运行“Run”，将在指定的目录中生成转化成功的.brd文件。

在Allegro文件菜单中使用打开功能将转换好的BRD文件调入Allegro中。

cadence仿真步骤(精)

CDNLive! Paper – Signal Integrity (SI for Dual Data Rate (DDR Interface Prithi Ramakrishnan iDEN Subscriber Group Plantation, Fl Presented at Introduction The need for Signal Integrity (SI analysis for printed circuit board (PCB design has become essential to ensure first time success of high-speed, high-density digital designs. This paper will cover the usage of Cadence’s Allegro PCB SI tool for the design of a dual data rate (DDR memory interface in one of Motorola’s products. Specifically, this paper will describe the following key phases of the high-speed design process: Design set-up Pre-route SI analysis Constraint-driven routing Post-route SI analysis DDR interfaces, being source synchronous in nature, feature skew as the fundamental parameter to manage in order to meet setup and hold timing margins. A brief overview of source synchronous signaling and its challenges is also presented to provide context. Project Background This paper is based on the design of a DDR interface in an iDEN Subscriber Group phone that uses the mobile Linux Java platform. The phone is currently in the final stages of system and factory testing, and is due to be released in the market at the end of August 2007 for Nextel international customers. The phone has a dual-core custom processor with an application processor (ARM 11 and a baseband processor (StarCore running at 400MHz and 208MHz respectively. The processor has a NAND and DDR controller, both supporting 16-bit interfaces. The memory device used is a multi-chip package (MCP with stacked NAND (512Mb and DDR (512Mb parts. The NAND device is run at 22MHz and the DDR at 133MHz. The interface had to be supported over several memory vendors, and consequently had to account for the difference in timing margins, input capacitances, and buffer drive strengths between different dies and packages. As customer preference for smaller and thinner phones grows, the design and placement of critical components and modules has become more challenging. In addition to incorporating various sections such as Radio Frequency (RF, Power Management, DC, Audio, Digital ICs, and sub-circuits of these modules, design engineers must simultaneously satisfy the rigid placement requirements for components such as speakers, antennas, displays, and cameras. As such, there are

在Allegro 中进行SI 仿真

第一章在Allegro 中准备好进行SI 仿真的PCB 板图 1）在Cadence 中进行SI 分析可以通过几种方式得到结果： * Allegro 的PCB 画板界面，通过处理可以直接得到结果，或者直接以*.brd 存盘。 * 使用Specctre Quest 打开*.brd，进行必要设置，通过处理直接得到结果。这实际与上述方式类似，只不过是两个独立的模块，真正的仿真软件是下面的SigXplore 程序。 * 直接打开SigXplore 建立拓扑进行仿真。 2）从PowerPCB 转换到Allegro 格式 在PowerPCb 中对已经完成的PCB 板，作如下操作： 在文件菜单，选择Export 操作，出现File Export 窗口，选择ASCII 格式*.asc 文件格式，并指定文件名称和路径（图1.1）。 图1.1 在PowerPCB 中输出通用ASC 格式文件

图1.2 PowerPCB 导出格式设置窗口 点击图1.1 的保存按钮后出现图1.2 ASCII 输出定制窗口，在该窗口中，点击“Select All”项、在Expand Attributes 中选中Parts 和Nets 两项，尤其注意在Format 窗口只能选择PowerPCB V3.0 以下版本格式，否则Allegro 不能正确导入。 3）在Allegro 中导入*.ascPCB 板图 在文件菜单，选择Import 操作，出现一个下拉菜单，在下拉菜单中选择PADS 项，出现PADS IN 设置窗口（图1.3），在该窗口中需要设置3 个必要参数： 图1.3 转换阿三次文件参数设置窗口 i. 在的一栏那填入源asc 文件的目录 ii. 在第二栏指定转换必须的pads_in.ini 文件所在目录（也可将此文件拷入工作目录中，此例） iii. 指定转换后的文件存放目录 然后运行“Run”，将在指定的目录中生成转换成功的.brd 文件。 注：pads_in.ini 所在目录路：.Psd_14.2ToolsPCBbin 中。 4）在Allegro 文件菜单中使用打开功能将转换好的PCB 板调入Allegro 中。第二章转换IBIS 库到dml 格式并加载

CADENCE工具VIRTUSO-DRACULA入门介绍

CADENCE工具VIRTUSO/DRACULA入门介绍 (2) 1．使用V IRTUSO/D IV A/D RACULA之前的准备 (2) 1.1．找一台装有IC工具的服务器 (2) 1.2．连接到这台计算机上 (2) 2．IC工具的软件环境配置 (3) 2.1．创建IC工具的启动目录，即工作目录。 (3) 2.2．将配置文件拷贝到IC工具的启动目录 (3) 2.3．将工艺文件和显示文件拷贝至工作目录 (3) 2.4．启动IC工具,命令为icfb& (3) 3．IC工具的使用 (4) 3.1．新建一个设计库 (4) 3.2．Compile一个工艺文件 (5) 3.3．创建新设计 (5) 3.4．编辑电路图 (5) 3.5．编辑版图 (6) 3.6．根据习惯改变版图层次的显示特性 (7) 3.7．完成版图编辑之后保存,退出 (8) 4．版图的DRC检查 (8) 4.1．基于Diva的方式(不推荐) (8) 4.2．基于Dracula的方式(推荐) (8) 5．LVS (10) 5.1．准备版图的GDS文件 (10) 5.2．准备电路网表 (10) 5.3．用LOGLVS转换电路网表成LVS要求格式 (11) 5.4．修改lvs的命令文件 (12) 5.5．运行PDRACULA来生成lvs任务的可执行文件 (12) 5.6．在控制台下，运行https://www.sodocs.net/doc/048229511.html,文件 (12) 5.7．查看错误 (12) 5.8．修正版图或网表错误 (13) 6．一些小经验 (13) 7．附件清单 (14)

Cadence工具Virtuso/Dracula入门介绍 （以上华0.6um DPDM工艺设计库为例） Cadence 是一套功能强大的EDA软件，包含有诸如IC、SE等常用芯片设计工具。其中IC是针对全定制芯片设计应用的，IC本身仍是一套工具集。本手册主要讨论其中的全定制版图设计工具Virtuso和验证工具Diva/Dracula之使用方法。其中Diva是基于Xwindow 的方式，而Dracula是基于命令行的方式；Virtuso中提供这两者的相关接口。 采用Virtuso/ Diva/Dracula进行芯片的设计和验证大致有如下几步：准备schmematic(电路)、画layout(版图)、作版图设计规则检查（DRC）、做电路与版图的一致性检查(LVS)、导出最终版图的gds文件。 缩写术语： ERC: Electrical Rule Check DRC: Design Rule Check LVS: Layout Versus Schematic LPE: Layout Parameter Extraction PRE: Parasitic Resistor Extraction 1．使用Virtuso/Diva/Dracula之前的准备 1.1．找一台装有IC工具的服务器 Virtuso不能单独安装，所以只有在安装了IC工具的计算机上才能使用。 [例]机房的10台服务器(IP:219.223.169.111到219.223.169.120)都能使用Virtuso/Diva/Dracula. 1.2．连接到这台计算机上 除非是在自己的计算机上安装有IC工具，否则您必须保证能够从您的计算机远程登录到装有IC的服务器上。 [例]以登录服务器IC来说明远程登录方法： a．向管理员申请用户（每个人都已经有了一个用户） b．下载远程登录软件Exceed， 在本地计算机上安装； 安装完毕之后进行远程登录配置： 在开始菜单→程序→Hummingbird.Exceed.v7.1.Multilanguage→Exceed→Client Wizard设定xterm，Host:219.223.169.111，Host type: Linux（下拉菜单选择），其余next即可。c．完成登录。 采用其它方式比如vnc、xWin、SSH Secure Shell Client等远程终端方法登录。 『注意』使用不同的远程登陆软件连接服务器；不同的服务器所需的软件设置均有所不同，配置细节请咨询曾经使用过该登陆软件的师兄师姐或同学。

实验一、Cadence软件操作步骤

实验一基本门电路设计——电路仿真 一、实验内容： 完成CMOS 反相器的电路设计完成CMOS 反相器的电路设计 实验目的 掌握基本门电路的设计方法掌握基本门电路的设计方法 熟悉Cadence 的设计数据管理结构，以及定制设计的原理图输入、电路仿真、版图设计、版图验证工具的使用 二、实验目的：基于csmc05工艺，完成一个具有逻辑反相功能的电路 设计要求：设计要求： 1.反相器的逻辑阈值在Vdd/2附近，即噪声容限最大 2.反相器的版图高度限制为24微米，电源和地线宽度各为2微米 3.反相器宽度限制为mos 器件不折栅 4.为了给顶层设计留出更多的布线资源，版图中只能使用金属1和多晶硅作为互连线，输入，输出和电源、地线等pin脚必须使用金属1 5.版图满足设计规则要求，并通过LVS 检查 三、设计过程： 启动icfb 1.建立自己的设计库 2.用Virtuoso Schematic Composer 画电路图 3. 在Analog Design Environment中进行电路仿真 4. 用Virtuoso （XL）Layout Editer 画版图 5. 利用diva 工具进行DRC检查，用dracula进行DRC和LVS验证。 四、实验步骤 1.Cadence软件操作步骤： （1）.点击桌面虚拟机快捷方式图标； （2）.打开虚拟机（存放路径：F:\cadence）； （3）.启动虚拟机

（4）.单击右键，Open Teminal,弹出终端对话框，输入Cadence启动命令icfb&(&是后台运行的意思)。 2.. 新建一个库 建立自己的Design Lib 第一步： CIW-> Tools-Library manager 第二步：File-New 弹出“New Library ”对话框，在“Name”项填写要建的design lib的名字，这里是“lesson1”，选择“Attach to an existing techfile” 第三步： 弹出”Attach Design Library to Technology File”对话框，在“Technology Library”中选择st02

(完整版)HSPICE与CADENCE仿真规范与实例..

电路模拟实验专题 实验文档

一、简介 本实验专题基于SPICE（Simulation Program With Integrated Circuit）仿真模拟，讲授电路模拟的方法和spice仿真工具的使用。 SPICE仿真器有很多版本，比如商用的PSPICE、HSPICE、SPECTRE、ELDO，免费版本的WinSPICE，Spice OPUS等等，其中HSPICE和SPECTRE功能更为强大，在集成电路设计中使用得更为广泛。因此本实验专题以HSPICE和SPECTRE作为主要的仿真工具，进行电路模拟方法和技巧的训练。 参加本实验专题的人员应具备集成电路设计基础、器件模型等相关知识。 二、Spice基本知识(2) 无论哪种spice仿真器，使用的spice语法或语句是一致的或相似的，差别只是在于形式上的不同而已，基本的原理和框架是一致的。因此这里简单介绍一下spice的基本框架，详细的spice语法可参照相关的spice教材或相应仿真器的说明文档。 首先看一个简单的例子，采用spice模拟MOS管的输出特性，对一个NMOS管进行输入输出特性直流扫描。V GS从1V变化到3V，步长为0.5V；V DS从0V变化到5V，步长为0.2V；输出以V GS为参量、I D与V DS之间关系波形图。 *Output Characteristics for NMOS M1 2 1 0 0 MNMOS w=5u l=1.0u VGS 1 0 1.0 VDS 2 0 5 .op .dc vds 0 5 .2 Vgs 1 3 0.5 .plot dc -I(vds) .probe *model .MODEL MNMOS NMOS VTO=0.7 KP=110U +LAMBDA=0.04 GAMMA=0.4 PHI=0.7 .end 描述的仿真电路如下图，

cadence信号完整性仿真步骤

Introduction Consider the proverb, “It takes a village to raise a child.” Similarly, multiple design team members participate in assuring PCB power integrity (PI) as a design moves from the early concept phase to becoming a mature product. On the front end, there’s the electrical design engineer who is responsible for the schematic. On the back end, the layout designer handles physical implemen-tation. Typically, a PI analysis expert is responsible for overall PCB PI and steps in early on to guide the contributions of others. How quickly a team can assure PCB PI relates to the effectiveness of that team. In this paper, we will take a look at currently popular analysis approaches to PCB PI. We will also introduce a team-based approach to PCB PI that yields advantages in resource utilization and analysis results. Common Power Integrity Analysis Methods There are two distinct facets of PCB PI – DC and AC. DC PI guarantees that adequate DC voltage is delivered to all active devices mounted on a PCB (often using IR drop analysis). This helps to assure that constraints are met for current density in planar metals and total current of vias and also that temperature constraints are met for metals and substrate materials. AC PI concerns the delivery of AC current to mounted devices to support their switching activity while meeting constraints for transient noise voltage levels within the power delivery network (PDN). The PDN noise margin (variation from nominal voltage) is a sum of both DC IR drop and AC noise. DC PI is governed by resistance of the metals and the current pulled from the PDN by each mounted device. Engineers have, for many years, applied resistive network models for approximate DC PI analysis. Now that computer speeds are faster and larger addressable memory is available, the industry is seeing much more application of layout-driven detailed numerical analysis techniques for DC PI. Approximation occurs less, accuracy is higher, and automation of How a Team-Based Approach to PCB Power Integrity Analysis Yields Better Results By Brad Brim, Sr. Staff Product Engineer, Cadence Design Systems Assuring power integrity of a PCB requires the contributions of multiple design team members. Traditionally, such an effort has involved a time-consuming process for a back-end-focused expert at the front end of a design. This paper examines a collaborative team-based approach that makes more efficient use of resources and provides more impact at critical points in the design process. Contents Introduction (1) Common Power Integrity Analysis Methods (1) Applying a Team-Based Approach to Power Integrity Analysis (3) Summary (6) For Further Information (7)

CADENCE 仿真流程

第一章进行SI仿真的PCB板图的准备 仿真前的准备工作主要包括以下几点： 1、仿真板的准备 ●原理图设计； ●PCB封装设计； ●PCB板外型边框（Outline）设计，PCB板禁止布线区划分（Keepouts）； ●输出网表（如果是用CADENCE的Concept HDL设计的原理图，可将网表直接Expot 到BRD文件中；如果是用PowerPCB设计的板图，转换到allegro中的板图，其操作见附录一的说明）； ●器件预布局（Placement）：将其中的关键器件进行合理的预布局，主要涉及相对距离、抗干扰、散热、高频电路与低频电路、数字电路与模拟电路等方面； ●PCB板布线分区（Rooms）：主要用来区分高频电路与低频电路、数字电路与模拟电路以及相对独立的电路。元器件的布局以及电源和地线的处理将直接影响到电路性能和电磁兼容性能； 2、器件模型的准备 ●收集器件的IBIS模型（网上下载、向代理申请、修改同类型器件的IBIS模型等） ●收集器件的关键参数，如Tco、Tsetup、Tholdup等及系统有关的时间参数Tclock、Tskew、Tjitter ●对IBIS模型进行整理、检查、纠错和验证。 3、确定需要仿真的电路部分，一般包括频率较高，负载较多，拓扑结构比较复杂（点到多点、多点到多点），时钟电路等关键信号线 第二章IBIS模型的转化和加载 CADENCE中的信号完整性仿真是建立在IBIS模型的基础上的，但又不是直接应用IBIS 模型，CADECE的软件自带一个将IBIS模型转换为自己可用的DML（Device Model Library）模型的功能模块，本章主要就IBIS模型的转换及加载进行讲解。 1、IBIS模型到DML模型的转换 在Allegro窗口中选择Analyse\SI/EMI SIM\Library，打开“signal analyze library browser”窗口，在该窗口的右下方点击“Translate →”按钮，在出现的下拉菜单中选择“ibis2signois”项，出现“Select IBIS Source File”窗口（图1），选择想要进行转换的源IBIS文件，按下“打开”按钮，出现转换后文件名及路径设置窗口（缺省设置为和源IBIS文件同名并同路径放置，但此处文件名后缀为dml），设置后按下“保存”按钮，出现保存确定窗口（图2）,点击OK按钮即可，随后会出现一个“messages”窗口，该窗口中的报告文件说明在模型转换过程中出现的问题，对其中的“warning”可不用在意，但如果出现“error”则必须进行

cadence工具介绍

标签：cadence工具介绍 cadence工具介绍 主要是cadence的常用工具： （一）System & Logic Design & Verification 1、SPW：系统仿真工具，与matlab相似，但是比其专业，用于系统建模，常用于通信系统2、Incisive： 就是大家最常用的nc_verilog, nc_sim, nc_lauch，以及ABV,TBV的集合，仿真和验证功能很强大 （二）Synthesis & Place & Route 1、BuildGates：与DC同期推出的综合工具，但是在国内基本上没有什么市场，偶尔有几家公司用2、RTL Complil er：继BuildGates之后的一个综合工具，号称时序，面积和功耗都优于DC，但是仍然无法取代人们耳熟能详的DC 3、Silicon Ensemble & PKS: 硅谷早期做物理设计的工程师，几乎都用它。是第一个布局布线工具4、First Encount er & SoC Encounter: 继SE以后的很好的P&R工具，但是盗版太少，所以也只有大公司能用且都用，但是目前astro在国内有赶超之意5、Cetlic ：噪声分析工具，权威6、Fire&Ice: 分布参数提取工具，国内很多人用synopsys的StarRC 7、VoltageStrom：静态功耗和动态功耗分析的很不错的工具，与s 的Power Complier相同。8、SingnalStrom：时序分析工具，唯一一个能建库的工具9、nanoroute : 很强大的布线器喔，但是不是一般人能用的到的。我也是在cadence实习的时候爽过的，比astro快十倍不止。 （三）custom IC Design 1、Virtoso：版图编辑工具，没有人不知道吧，太常用了，现在还有一个公司的laker 2、diva, dracula, assura: 物理验证工具，用的比较普遍，但是calibre是标准，很多公司都是用其中的一个和calibre同时验证，我好可怜，现在只能用herculus （四）数模混合信号设计这部分太多了，但是一个ADE的环境基本上都能包括，不细说了，打字都打累了（五）PCB A llego最为典型了，很多大公司都用的。 系统分类: 软件开发 | 用户分类: IC设计 | 来源: 原创 | 【推荐给朋 友】 | 【添加到收藏夹】 Cadence 是一个大型的EDA 软件，它几乎可以完成电子设计的方方面面，包括ASIC 设计、FPGA 设计和PCB 板设计。Cadence 在仿真、电路图设计、自动布局布线、版图设计及验证等方面有着绝对的优势。Cadence 包含的工具较多几乎包括了EDA 设计的方方面面。下面主要介绍其产品线的范围。 1、板级电路设计系统。 包括原理图输入、生成、模拟数字/混合电路仿真，fpga设计，pcb编辑和自动布局布线mcm电路设计、高速pcb版图的设计仿真等等。包括： A、Concept HDL原理图设计输入工具, 有for NT和for Unix的产品。

Cadence仿真简介

时序计算和Cadence仿真结果的运用 中兴通讯康讯研究所EDA设计部余昌盛刘忠亮 摘要：本文通过对源同步时序公式的推导，结合对SPECCTRAQuest时序仿真方法的分析，推导出了使用SPECCTRAQuest进行时序仿真时的计算公式，并对公式的使用进行了说明。 关键词：时序仿真源同步时序电路时序公式 一．前言 通常我们在时序仿真中，首先通过时序计算公式得到数据信号与时钟信号的理论关系，在Cadence仿真中，我们也获得了一系列的仿真结果，怎样把仿真结果正确的运用到公式中，仿真结果的具体含义是什么，是我们正确使用Cadence仿真工具的关键。下面对时序计算公式和仿真结果进行详细分析。 二．时序关系的计算 电路设计中的时序计算，就是根据信号驱动器件的输出信号与时钟的关系（Tco——时钟到数据输出有效时间）和信号与时钟在PCB上的传输时间（Tflytime）同时考虑信号驱动的负载效应、时钟的抖动（Tjitter）、共同时钟的相位偏移（Tskew）等，从而在接收端满足接收器件的建立时间（Tsetup）和保持时间（Thold）要求。通过这些参数，我们可以推导出满足建立时间和保持时间的计算公式。 时序电路根据时钟的同步方式的不同，通常分为源同步时序电路（Source-synchronous timing）和共同时钟同步电路（common-clock timing）。这两者在时序分析方法上是类似的，下面以源同步电路来说明。 源同步时序电路也就是同步时钟由发送数据或接收数据的芯片提供。图1中，时钟信号是由CPU驱动到SDRAM方向的单向时钟，数据线Data是双向的。 图1

图2是信号由CPU 向SDRAM 驱动时的时序图，也就是数据与时钟的传输方向相同时 的情况。 Tsetup ’ Thold ’ CPU CLK OUT SDRAM CLK IN CPU Signals OUT SDRAM Signals IN Tco_min Tco_max T ft_clk T ft_data T cycle SDRAM ’S inputs Setup time SDRAM ’S inputs Hold time 图2 图中参数解释如下： ■ Tft_clk ：时钟信号在PCB 板上的传输时间； ■ Tft_data ：数据信号在PCB 板上的传输时间； ■ Tcycle ：时钟周期 ■ Tsetup’：数据到达接收缓冲器端口时实际的建立时间； ■ Thold’：数据到达接收缓冲器端口时实际的保持时间； ■ Tco_max/Tco_min ：时钟到数据的输出有效时间。 由图2的时序图，我们可以推导出，为了满足接收芯片的Tsetup 和Thold 时序要求，即 Tsetup’>Tsetup 和Thold’>Thold ，所以Tft_clk 和Tft_data 应满足如下等式： Tft_data_min > Thold – Tco_min + Tft_clk （公式1） Tft_data_max < Tcycle - Tsetup – Tco_max + Tft_clk (公式2) 当信号与时钟传输方向相反时，也就是图1中数据由SDRAM 向CPU 芯片驱动时，可 以推导出类似的公式： Tft_data_min > Thold – Tco_min - Tft_clk （公式3） Tft_data_max < Tcycle - Tsetup – Tco_max - Tft_clk （公式4） 如果我们把时钟的传输延时Tft_clk 看成是一个带符号的数，当时钟的驱动方向与数据 驱动方向相同时，定义Tft_clk 为正数，当时钟驱动方向与数据驱动方向相反时，定义Tft_clk 为负数，则公式3和公式4可以统一到公式1和公式2中。 三．Cadence 的时序仿真 在上面推导出了时序的计算公式，在公式中用到了器件手册中的Tco 参数，器件手册中 Tco 参数的获得，实际上是在某一种测试条件下的测量值，而在实际使用上，驱动器的实际 负载并不是手册上给出的负载条件，因此，我们有必要使用一种工具仿真在实际负载条件下 的信号延时。Cadence 提供了这种工具，它通过仿真提供了实际负载条件下和测试负载条件 下的延时相对值。 我们先来回顾一下CADENCE 的仿真报告形式。仿真报告中涉及到三个参数：FTSmode 、

Cadenceallegro菜单解释

Cadence allegro菜单解释——file 已有 320 次阅读2009-8-16 19:17|个人分类:|关键词:Cadence allegro file 菜单解释 每一款软件几乎都有File菜单，接下来详细解释一下allegro与其他软件不同的菜单。 new 新建PCB文件，点new菜单进入对话框后，drawing type里面包含有9个选项，一般我们如果设计PCB就选择默认第一个board即可。 如果我们要建封装库选package symbol即可，其他7个选项一般很少用，大家可以理解字面意思就可以知道什么意思了。 open 打开你所要设计的 PCB文件，或者封装库文件。 recent designs 打开你所设计的PCB文件，一般是指近期所设计的或者打开过的PCB文件。 save 保存 save as 另存为，重命名。 import import 菜单包含许多项，下面详细解释一下我们经常用到的命令。 logic 导入网表，详细介绍在allegro基础教程连载已经有介绍，在此不再详细介绍。 artwork 导入从其他PCB文件导出的.art的文件。一般很少用词命令。 命令IPF和stream 很少用，略。 DXF 导入结构要素图或者其他DXF的文件。 导入方法如下： 点import/DXF后，在弹出的对话框选择，在DXF file里选择你要导入的DXF的路径，DXF units 选择MM，然后勾选use default text table和incremental addition，其他默认即可。再点edit/view layers弹出对话框，勾选select all，DXF layer filter 选择all，即为导入所有层的信息，然后在下面的class里选择board geometry，subclass选择assembly_notes，因为一般导入结构要素图都是导入这一层，然后点ok，进入了点import/DXF后弹出的对话框，然后点import即可将结构要素图导入。 IDF IFF Router PCAD 这四个命令也很少用，略。 PADS 一般建库的时候导入焊盘。 sub-drawing 命令功能非常强大，也是我们在PCB设计中经常用的命令，如果能够非常合理的应用sub-drawing命令会提高我们设计PCB的效率。

cadence入门教程

本文介绍cadence软件的入门学习，原理图的创建、仿真，画版图和后仿真等一全套过程，本教程适合与初学着，讲到尽量的详细和简单，按照给出的步骤可以完全的从头到尾走一遍，本教程一最简单的反相器为例。 打开终端，进入文件夹目录，输入icfb&启动软件，主要中间有个空格。 启动后出现下图： 点击Tools的Library Manager，出现如下： 上面显示的是文件管理窗口，可以看到文件存放的结构，其中Library就是文件夹，Cell就是一个单元，View就是Cell的不同表现形式，比如一个mos管是一个Cell，但是mos管有原理图模型，有版图模型，有hspice参数模型，有spectre参数模型等，这就列举了Cell的4个View。他们之间是树状的关系，即，Library里面有多个Cell，一个Cell里面有多个View。应该保持一个好习惯就是每个工程都应该建立一个Library，Cell和View之间的管理将在后面介绍。

现在建立工程，新建一个Library，如下左图，出现的对话框如下有图： 在上右图中选择合适的目录，并敲入名字，这里取的是inv，这就是新建的文件夹的名字，以后的各种文件都在这个文件夹下。OK后出现下面对话框 这个对话框是选择是否链接techfile，如果只是原理图仿真而不用画版图，就选择Dont need a techfile，这里我们要画版图，而且有工艺库，选择Attach to an existing techfile，OK 后出现下面对话框：

在technology Library选择tsmc18rf，我们使用的是这个工艺库。Inv的文件夹就建好了，在Library Manager就有它了，如下图： 文件夹建好了后，我们要建立原理图，在inv的Library里面新建Cell如下：

CADENCE 仿真流程

第一章进行SI仿真得PCB板图得准备 仿真前得准备工作主要包括以下几点: 1、仿真板得准备 ●原理图设计; ●PCB封装设计; ●PCB板外型边框(Outline)设计,PCB板禁止布线区划分(Keepouts); ●输出网表(如果就是用CADENCE得Concept HDL设计得原理图,可将网表直接Expot 到BRD文件中;如果就是用PowerPCB设计得板图,转换到allegro中得板图,其操作见附录一

得说明); ●器件预布局(Placement):将其中得关键器件进行合理得预布局,主要涉及相对距离、抗干扰、散热、高频电路与低频电路、数字电路与模拟电路等方面; ●PCB板布线分区(Rooms):主要用来区分高频电路与低频电路、数字电路与模拟电路以及相对独立得电路。元器件得布局以及电源与地线得处理将直接影响到电路性能与电磁兼容性能; 2、器件模型得准备 ●收集器件得IBIS模型(网上下载、向代理申请、修改同类型器件得IBIS模型等) ●收集器件得关键参数,如Tco、Tsetup、Tholdup等及系统有关得时间参数Tclock、Tskew、Tjitter ●对IBIS模型进行整理、检查、纠错与验证。 3、确定需要仿真得电路部分,一般包括频率较高,负载较多,拓扑结构比较复杂(点到多点、多点到多点),时钟电路等关键信号线 第二章IBIS模型得转化与加载 CADENCE中得信号完整性仿真就是建立在IBIS模型得基础上得,但又不就是直接应用IBIS模型,CADECE得软件自带一个将IBIS模型转换为自己可用得DML(Device Model Library)模型得功能模块,本章主要就IBIS模型得转换及加载进行讲解。 1、IBIS模型到DML模型得转换 在Allegro窗口中选择Analyse\SI/EMI SIM\Library,打开“signal analyze library browser”窗口,在该窗口得右下方点击“Translate →”按钮,在出现得下拉菜单中选择“ibis2signois”项,出现“Select IBIS Source File”窗口(图1),选择想要进行转换得源IBIS文件,按下“打开”按钮,出现转换后文件名及路径设置窗口(缺省设置为与源IBIS文件同名并同路径放置,但此处文件名后缀为dml),设置后按下“保存”按钮,出现保存确定窗口(图2),点击OK按钮即可,随后会出现一个“messages”窗口,该窗口中得报告文件说明在模型转换过程中出现得问题,对其中得“warning”可不用在意,但如果出现“error”则必须进行修改后重新进行模型格式转化直到没有“error”出现为止,此时转换得到得dml文件才就是有效得。 注:若已有规范得完整DML模型库,我们可以直接将需要得模型库加入到工作库中,即可跳过第一步直接执行第二步。

Allegro IBIS仿真流程

Allegro IBIS仿真流程 2009-09-27 20:08:36| 分类：Pcb | 标签：|字号大中小订阅 https://www.sodocs.net/doc/048229511.html,/EDA/20090214105502.htm 第一章在Allegro中准备好进行SI 仿真的PCB 板图 1）在Cadence 中进行SI 分析可以通过几种方式得到结果： * Allegro 的PCB 画板界面，通过处理可以直接得到结果，或者直接以*.brd 存盘。 * 使用SpecctreQuest 打开*.brd，进行必要设置，通过处理直接得到结果。这实际与上述方式类似，只不过是两个独立的模块，真正的仿真软件是下面的SigXplore 程序。 * 直接打开SigXplore 建立拓扑进行仿真。 2）从PowerPCB 转换到Allegro 格式 在PowerPCb 中对已经完成的PCB 板，作如下操作： 在文件菜单，选择Export 操作，出现File Export 窗口，选择ASCII 格式*.asc 文件格式，并指定文件名称和路径（图1.1）。 图1.1 在PowerPCB 中输出通用ASC 格式文件

图1.2 PowerPCB 导出格式设置窗口 点击图1.1 的保存按钮后出现图1.2 ASCII 输出定制窗口，在该窗口中，点击“Select All”项、在Expand Attributes 中选中Parts 和Nets 两项，尤其注意在Format 窗口只能选择PowerPCB V3.0 以下版本格 式，否则Allegro 不能正确导入。 3）在Allegro 中导入*.ascPCB 板图 在文件菜单，选择Import 操作，出现一个下拉菜单，在下拉菜单中选择PADS 项，出现PADS IN 设置窗口（图1.3），在该窗口中需要设置3 个必要参数： 图1.3 转换阿三次文件参数设置窗口 i. 在的一栏那填入源asc 文件的目录 ii. 在第二栏指定转换必须的pads_in.ini 文件所在目录（也可将此文件拷入工作目录中，此例） iii. 指定转换后的文件存放目录 然后运行“Run”，将在指定的目录中生成转换成功的.brd 文件。 注：pads_in.ini 所在目录路：.\Psd_14.2\Tools\PCB\bin 中。

cadence软件介绍

1．Allegro PCB Design CIS Allegro PCB Design CIS Allegro Designer Entry CIS集成强大的原理图设计功能，其特点主要是具有快捷的元件信息管理系统（CIS），并具有通用PCB设计入口。扩展的CIS功能可以方便地访问本地元件优选数据库和元件信息。通过减少重新搜索元件信息或重复建库,手动输入元件信息，维护元件数据的时间，从而可以提高生产率。无论是设计全新的模拟，数字，或混合信号电路，还是修改现有电路板的电路原理图，或进行层次结构电路图设计，Allegro Designer Entry CIS 提供电路设计从构思到生产所需的一切。 Allegro Designer Entry CIS是全球应用最多且经过生产验证的原理图输入工具和强大的元件信息管理系统。 优点 1、提供快捷，直观的，具备完备功能的原理图编辑工具 2、通过层次式和变体（基于同一原理图，不同机型导出）设计提高复杂原理图的设计效率 3、具备强大功能的CIS，帮助加速设计进程，降低项目成本 4、原理图提供的自动缩放/搜索/导航功能，结合Allegro PCB Editor之间的交互探测和交互摆放，和集成的 AMS-Simulatuor帮助提供设计的可生产性 5、减少重复搜寻元件信息的时间，接收来自MRP，ERP和PLM的数据和支持关系型数据库使智能选择元件成为可能 6、通过直接访问ActiveParts和ActiveParts门户网站，提供给选择原理图设计所需要的元件和直接获取器件供应商元件数据更大的便利，ActiveParts提供了超过200万份的元器件数据 7、通过FPGA输出/输入双向数据流程自动整合可编程门阵列(FPGA)和可编程逻辑器件(PLD)，从而缩短设计时间 功能特色 全功能原理图编辑器 Allegro Designer Entry CIS，带有拼接式和层次式的原理图页面编辑器，它具有快捷、直观的原理图编辑的特点。原理图页面编辑器整合了标准的Windows用户界面，这些功能和特性是为工程师完成设计任务和发布设计设计数据而特别定制的。 1、在一个会话窗中可以查看和编辑多个项目 2、通过互联网访问最新元器件 3、对“What-if”场景使用状态标签 4、在设计中引入了高效率的电子表格式的属性编辑或者是在原理图编辑器中编辑属性和打印定义好的属性