CADENCE工具VIRTUSO-DRACULA入门介绍

CADENCE工具VIRTUSO/DRACULA入门介绍 (2)

1．使用V IRTUSO/D IV A/D RACULA之前的准备 (2)

1.1．找一台装有IC工具的服务器 (2)

1.2．连接到这台计算机上 (2)

2．IC工具的软件环境配置 (3)

2.1．创建IC工具的启动目录，即工作目录。 (3)

2.2．将配置文件拷贝到IC工具的启动目录 (3)

2.3．将工艺文件和显示文件拷贝至工作目录 (3)

2.4．启动IC工具,命令为icfb& (3)

3．IC工具的使用 (4)

3.1．新建一个设计库 (4)

3.2．Compile一个工艺文件 (5)

3.3．创建新设计 (5)

3.4．编辑电路图 (5)

3.5．编辑版图 (6)

3.6．根据习惯改变版图层次的显示特性 (7)

3.7．完成版图编辑之后保存,退出 (8)

4．版图的DRC检查 (8)

4.1．基于Diva的方式(不推荐) (8)

4.2．基于Dracula的方式(推荐) (8)

5．LVS (10)

5.1．准备版图的GDS文件 (10)

5.2．准备电路网表 (10)

5.3．用LOGLVS转换电路网表成LVS要求格式 (11)

5.4．修改lvs的命令文件 (12)

5.5．运行PDRACULA来生成lvs任务的可执行文件 (12)

5.6．在控制台下，运行https://www.sodocs.net/doc/137070811.html,文件 (12)

5.7．查看错误 (12)

5.8．修正版图或网表错误 (13)

6．一些小经验 (13)

7．附件清单 (14)

Cadence工具Virtuso/Dracula入门介绍

（以上华0.6um DPDM工艺设计库为例）

Cadence 是一套功能强大的EDA软件，包含有诸如IC、SE等常用芯片设计工具。其中IC是针对全定制芯片设计应用的，IC本身仍是一套工具集。本手册主要讨论其中的全定制版图设计工具Virtuso和验证工具Diva/Dracula之使用方法。其中Diva是基于Xwindow 的方式，而Dracula是基于命令行的方式；Virtuso中提供这两者的相关接口。

采用Virtuso/ Diva/Dracula进行芯片的设计和验证大致有如下几步：准备schmematic(电路)、画layout(版图)、作版图设计规则检查（DRC）、做电路与版图的一致性检查(LVS)、导出最终版图的gds文件。

缩写术语：

ERC: Electrical Rule Check

DRC: Design Rule Check

LVS: Layout Versus Schematic

LPE: Layout Parameter Extraction

PRE: Parasitic Resistor Extraction

1．使用Virtuso/Diva/Dracula之前的准备

1.1．找一台装有IC工具的服务器

Virtuso不能单独安装，所以只有在安装了IC工具的计算机上才能使用。

[例]机房的10台服务器(IP:219.223.169.111到219.223.169.120)都能使用Virtuso/Diva/Dracula.

1.2．连接到这台计算机上

除非是在自己的计算机上安装有IC工具，否则您必须保证能够从您的计算机远程登录到装有IC的服务器上。

[例]以登录服务器IC来说明远程登录方法：

a．向管理员申请用户（每个人都已经有了一个用户）

b．下载远程登录软件Exceed，

在本地计算机上安装；

安装完毕之后进行远程登录配置：

在开始菜单→程序→Hummingbird.Exceed.v7.1.Multilanguage→Exceed→Client Wizard设定xterm，Host:219.223.169.111，Host type: Linux（下拉菜单选择），其余next即可。c．完成登录。

采用其它方式比如vnc、xWin、SSH Secure Shell Client等远程终端方法登录。

『注意』使用不同的远程登陆软件连接服务器；不同的服务器所需的软件设置均有所不同，配置细节请咨询曾经使用过该登陆软件的师兄师姐或同学。

2．IC工具的软件环境配置

2.1．创建IC工具的启动目录，即工作目录。

[例]：mkdir project↙

『注意』建了此目录之后，此后尽量在此目录下启动IC工具。

2.2．将配置文件拷贝到IC工具的启动目录

将IC工具自带的.cdsinit文件拷贝过来

1．在命令行窗口中执行命令

instdir↙

得到IC的安装目录:/usr /cadence/IC50/tools/dfII

2．.cdsinit文件在上面得到目录下的cdsuser目录中，将其copy到刚刚建立的工作目录下cd /usr/cadence/IC50/tools/dfII↙

cp ./cdsuser/.cdsinit ~/project↙

这样，在原理图和版图界面中就可以使用快捷键了

3.在工作目录中定义工艺库文件cds.lib

在Library Path Editor中指定工艺库路径。该步的操作结果将保存到工作目录下的cds.lib文件中。

『注意1』：所有的库或其他任何一个设计目录要被下面即将启动的CIW所使用，都必须于使用前在工作目录下的cds.lib文件作定义，指明其引用名称（在cadence环境中的标识名）及绝对路径。

『注意2』为了能使用Cadence自带的一些库（如画电路图时的Basic symbols），需要添加一些IC自带的常用库。一种方法是在cds.lib文件的开头部分添加“INCLUDE /share/cdssetup/cds.lib”. 在命令行中输入instdir可查看工具IC的可执行程序所在目录。

[例]在服务器iclinux命令行窗口下输入instdir可得到：/usr/cadence/ic5033/tools.lnx86/dfII，则工具IC的安装目录为/usr/cadence/ic5033/,需要在工作目录下的cds.lib文件中添加的内容为”INCLUDE /usr/cadence/ic5033/share/cdssetup/cds.lib”

另一种方法是直接将通过上述方法找到的cds.lib拷贝到工作目录。

2.3．将工艺文件和显示文件拷贝至工作目录

工艺文件：techfile.tf

显示文件：display.drf

用自己的用户名和密码通过FTP上传到目录： ~/project 中

2.4．启动IC工具,命令为icfb&

[例]：cd ~/project/

icfb &↙

出现CIW窗口,如图1所示。以后大部分操作都是从这个窗口开始的。

图1 CIW窗口

3．IC工具的使用

3.1．新建一个设计库

在CIW 窗口，点击File → New → Library 弹出 New Library 窗口. 在 Name 输入框中输入设计库名字，在右边 Technology File 处选择 Attach to an existing techfile。点击 OK。一般每个芯片设计都采用一个对应的设计库。然后在这个设计库下面创建各个子模块。

[例]：如图所示，创建clock设计库。

图4 New Library

3.2．Compile一个工艺文件

在弹出的 Load Technology File 窗口中，填上Technology File的路径名，点击OK。编译通过之后，会弹出一个对话框，告知编译通过。

[例]：如图5所示。将新建的设计库clock与工艺库techfile.tf相关联。

图5 Compile工艺文件

3.3．创建新设计

在CIW 窗口，点击File → New → Cellview, 弹出 Create New File窗口，在 Create New File窗口，将 Library Name 项选择为刚才所创建的库, 在 Cell Name 项输入要创建的Cell 名，在 Tool 项，选择Composer-Schematic 则为编辑电原理图，选择Virtuoso 则为编辑版图；点击 OK

[例]：如图5所示。Library Name 选为clock;Cell Name输入inverter.

图6、New Cellview

3.4．编辑电路图

用3.3的方法为cell创建一个的schematic view。用Composer-Schematic编辑电路图。编辑原理图时可使用cadence自带的analogLib库中的model。

『注意』如不能找到analogLib库则根据2.6中『注意2』进行设置。

编辑完之后，选Design->Design and Save，如果有错则改正；没有错误后便可保存电路图，退出编辑。

常使用的快捷键说明：

i:添加新元件；

q:元器件属性

p:添加输入输出pin

l:添加wire name

w:添加连接线

W:添加总线

Shift＋x：存盘并进行ERC check

[例]如图6所示。大部分菜单项上都有相应的快捷健定义。

快捷键

图6、电路图编辑环境

3.5．编辑版图

用3.3的方法为一个cell创建一个Layout view。用Virtuoso编辑版图。

打开Vituoso编辑窗口的同时,会弹出一个细长型的窗口，其名称为LSW,该窗口定义了版图各层的显示特性。LSW=Layer Select Window

画版图的基本操作步骤为：在LSW中选定相应层，然后在版图编辑窗口的Create下选要画的几何形状，再在可编辑区域完成绘图。而且可以调用前面创建的csmc06库中的pcell。版图编辑有很多快捷键可用。它们的定义都可以在相应的菜单项上找到。

[例]如图7所示，编辑inverter的layout view。

图7 LSW 窗口及版图编辑窗口 3.6．根据习惯改变版图层次的显示特性

方法为LSW->Edit->Display Resource Editor ；在弹出的窗口中可以重新定义个层次的显

示特性（边框线型及颜色、填充类型及颜色等等）；定义之后单击Apply 按钮，LSW 中将发

生相应改变。退出Display Resource Editor 时可以保存到display.drf 中，从而使得这次

修改在每次icfb&启动之后都能生效；也可以不保存，再次打开LSW 时将恢复到默认形式。

[例] 如图8所示

图8 Display Resource Editor

3.7．完成版图编辑之后保存,退出

4．版图的DRC检查

有两种方式：基于Diva和基于Dracula。

4.1．基于Diva的方式(不推荐)

基于Diva的DRC检查，操作比较简单，但效率不高，不推荐使用。这里只作简单说明。

将DRC命令文件放在工作目录，然后打开需要做DRC的Layout View，在弹出窗口中

选Verify->DRC. 在弹出的DRC对话框中单击Set Switches，在Set Switches对话框中选

择all，单击OK；在Drc Rules框中填DRC命令文件名，单击DRC对话框中的OK。

DRC的结果会在CIW窗口显示，若有错误，在版图上也会出现许多对角连线的矩形框。要查看错误种类，单击Verify →Markers →Explain，此时鼠标指针处有一个小方块，选中连线中的其中一条，就会弹出一个窗口，说明错误类型。修正错误，直至DRC完全通过。

4.2．基于Dracula的方式(推荐)

基于Dracula的DRC检查，效率较高，是一种工业标准，推荐使用。

操作步骤：

a.在~/project/ 目录下创建verify目录，并在verify目录中分别为DRC和LVS创建目录drc以及目录lvs

b.准备DRC和LVS命令文件：

[例]上华提供的DRC和LVS文件为csmc06.drc和csmc06.lvs，将它们分别上传至verify 中的目录drc以及目录lvs中

c.准备版图的GDS文件：CIW窗口 File Export Stream…

[例] CIW窗口 File Export Stream…，在弹出的窗口中用Library Browser选择clock库中的Inverter（view选择layout）做如图9设置（注意Run Directory设置为

verify/drc），然后点击OK；

图9 gds的导出

导出成功后，会出现对话框显示

PIPO STRMOUT (PID=ipc:1) completed successfully, see log file './PIPO.LOG' for more details.

d.修改DRC的规则文件

[例]修改DRC的命令文件（如csmc06.drc）的前几行输入输出，指明要检查的GDS文件的路径名称：

;--------------------------------------------------------------------------- ;……………………………………………………………INPUT GDS2

INDISK =inverter.gds （需修改）;……………………………………………………………ERROR GDS2

OUTDISK = out.sf

;……………………………………………………………TOP CELL NAME

PRIMARY = inverter（顶层元件）（需修改）

;---------------------------------------------------------------------------

并将KEEPDATA = SMART 改为KEEPDA TA = YES（已经修改）

e.控制台下，cd ~/project/verify/drc 敲入：PDRACULA（一定要大写），启动命令行界面；

f.该界面下，敲入/g空格csmc06.drc

g.如果编译无误，敲入/f，退出PDRACULA界面。察看是否生成https://www.sodocs.net/doc/137070811.html,文件，此即真正用来进行DRC检查的命令文件；

h.在控制台下，执行如下命令./https://www.sodocs.net/doc/137070811.html,

i.检查完毕，在版图窗口，打开inverter的layout，选择Tools->Dracula Interactive，出现DRC 菜单选项，选择其下的setup，对检查过后得到的数据文件路径进行设置（如下图所示），如果有DRC错误，则跳出几个显示窗口，可以通过它们观察并定位错误；点击view DRC Error 窗口上的Fit Current Error 可定位当前错误；Rules Layer Window 显示该错误违反了哪条设

计规则，可根据该规则去Design Rule中去查询错误的改正方法。

j.修改完毕，重新输出GDS文件，再次检查，直至无误，点击DRC－>quit退出DRC检查。5．LVS

也有两种方式：基于Diva的方式和基于Dracula的方式。基于Diva的方式在LVS之前要做Extrated(版图网表提取)。提取和LVS的操作类似DRC,这里不再细述。

基于Dracula的方式：

5.1．准备版图的GDS文件

[例] 导出版图的GDS文件：inverter.gds（或可直接用上一步得到的GDS2文件）；

5.2．准备电路网表

若采用cadence编辑的电路图，则可以参照下例导出电路网表。别的工具如ePD也可以进行电路图的输入并导出用于LVS的电路网表。

[例] 导出前述设计inverter的电路网表。

导出schematic的CDL文件netlist：CIW窗口File → Export → CDL…在弹出的窗口中用Library Browser选择clock库中的interver（view为schematic）做如图10设置，然后点击OK；

图10 CDL的导出

注1：所要做的改动：取消选择Run In Background选项；单击Library Browser找到要输出的原理图；修改Run Directory为LVS的工作目录~/project/verify/lvs；修改Resistor Threshold Value为20（此数值为版图提取的时候可以识别的电阻的阈值，即小于此数值的电阻将不予识别）；修改Output File为inverter.cdl；如果在实际layout设计中使用了电阻和电容，那么在图片中的Check Resistors 和Check Capacitors两行选项中分别选中value。

注2：导出之后的cdl文件中的MOS管模型名称需要修改为与版图提取的模型名称一致，lvs 检查方可通过

例如: PMOS模型应由PM改为P，NMOS模型应由NM改为N

原cdl文件语句为：

……

MM1 out in avdd avdd PM W=2u L=600.0n M=1

MM0 out in agnd agnd NM W=2u L=600.0n M=1

……

修改为：

……

MM1 out in avdd avdd P W=2u L=600.0n M=1

MM0 out in agnd agnd N W=2u L=600.0n M=1

……

电阻，电容也需要作相应的修改，修改目标可以在后面介绍的lvs.lvs中观察到

5.3．用LOGLVS转换电路网表成LVS要求格式

[例]控制台下，cd ~/project/verify/lvs 敲入LOGLVS，出现命令行界面；

该界面下，依次敲入htv；cir inverter.cdl（导出的cdl文件）；con inverter（原理图中顶层电

路名）；用exit退出该界面；

5.4．修改lvs的命令文件

[例]修改csmc06.lvs（LVS的命令文件）的前几行输入输出，指明要检查的GDS文件和网表文件的路径：

;---------------------------------------------------------------------------DESCRIPTION

;------------------------------------------LAYOUT

INDISK = inverter.gds ; INPUT LAYOUT FILE NAME (需要修改) PRIMARY = inverter ;LAYOUT TOPCELL NAME （需要修改）

;------------------------------------------SCHMA TIC

SCHEMA TIC = LVSLOGIC.DAT ;INOUT SCHEMATIC FILE NAME

OUTDISK = err.gds

;------------------------------------------VDD/GND NAME

并将KEEPDATA = SMART 改为KEEPDA TA = YES

LVSCHK[LS] ... 改为LVSCHK[XRE] ...

5.5．运行PDRACULA来生成lvs任务的可执行文件

[例]控制台下，cd ~/project/verify/lvs 敲入：PDRACULA，启动命令行界面；

a.该界面下，敲入/g空格csmc06.lvs（LVS命令文件名）；

b.如果编译无误，敲入/f，退出PDRACULA界面，察看是否生成https://www.sodocs.net/doc/137070811.html,文件，此即真正用来进行LVS检查的文件；

5.6．在控制台下，运行https://www.sodocs.net/doc/137070811.html,文件

./https://www.sodocs.net/doc/137070811.html,

5.7．查看错误

检查完毕，在版图窗口，打开inverter的layout，选择Tools->Dracula Interactive，出现LVS 菜单选项，选择其下的setup，对检查过后得到的数据文件路径进行设置([例]~/project/verify/lvs)，则跳出一个错误显示窗口，可以通过它观察是否有错，并定位错误；注：查看错误报告文件lvs.lvs，可以得到更多的有关错误的信息！

下面为lvs.lvs中的一段

…

TYPE SUB-TYPE TOTAL DEVICE UN-MATCHED DEVICE

SCH. LAY. SCH. LAY.

MOS PM 1 0 1 0

MOS NM 1 0 1 0

MOS P 0 1 0 1

***************************************************

**/W* -- SCHEMATIC AND LAYOUT MAY NOT MATCH **

** CHECK ALL ABOVE DISCREP ANCY **

** AND WARNING MESSAGES **

***************************************************

……

可以看出，原理图（SCH）与版图（LAY）中的模型名称不一致，器件个数也不一致，原理图中有一个N管，一个P管，版图中仅有一个P管。在这里，也可以知道如果cdl中的模型名称不正确，我们需要修改的目标（PM－>P, NM－>N）

5.8．修正版图或网表错误

修改完毕，重新输出GDS文件，再次检查，直至无误。

6．一些小经验

以下是一些同学使用过程中的心得小经验。罗列出来与大家分享：

1）vi编辑器简介，

vi编辑器有两种模式，控制模式和输入模式，在输入模式下按Esc键退到控制模式，控制模式下箭头键移动光标。小写x删除当前字符；而小写i插入字符进入输入模式（即直接响应键盘输入）。如在上述带PAD的netlist文件改动中，启动vi netlist后用箭头键先将光标移动到m=16的6的位置，小写i，然后输入6 $LDD[FN],再ESC到控制模式，删除多出的数字6。其它改动同上操作。

对于详细的vi帮助可在unix/Linux的命令行提示符下敲入man vi↙2）版图设计中牢记快捷键可以大大加快编辑速度。

3）使用cadence编辑电路图时，若晶体管的长和宽正好为默认长度，则导出的cdl中，相应的晶体管参数将不完整，无法作Lvs。

比如一个nmos管，它的Width和Length默认为是9u m 和540n m，那么设计中的管子使用了540n m，导出cdl时没有Length的参数。改动办法，在icfb窗口中，

tools→CDF→Edit，browser选择CZ6_LAY中的nenh，改变其默认参数，如图11示：

图11 改变mos管缺省设置

4）版图编辑过程中最好是每完成一个小模块的编辑就做相应的drc和lvs。这样在总电路的drc和lvs时纠查时就容易多了，可以大大加快设计进度。

5）对于首钢工艺，Layout设计完毕时，必须在外面加一29层（layer 29）的大框（框住所有元件即可），表示当前cell大小，否则导出gds文件做lvs检查时有错，无法有效识别元件。

7．附件清单

.cdsenv

.cdsinit

cds.lib

techfile.tf

display.drf

cadence入门教程_修改版

Introduction to Cadence Customer IC Design Environment 熊三星徐太龙编写 安徽大学电子信息工程学院微电子学系

目录 1. Linux 常用命令 (3) 2. 软件的启动 (5) 3. 建立工程 (7) 4. 画原理图 (9) 5. 原理图仿真 (17) 6. 生成symbol (25) 7. 版图 (30) 8. DRC检查 (50) 9. LVS检查 (54) 10. PEX参数提取 (58) 11. 后仿真 (61)

1.Linux 常用命令 目前，电子设计自动化（Electronic Design Automation, EDA）工具多数都基于Linux操作系统，因此在学习使用EDA之前，有必要掌握一些Linux操作系统的基本命令。 1.mkdir mkdir命令让用户在有写权限的文件夹（目录）下建立一个或多个文件夹（目录）。其基本格式如下： mkdir dirname1 dirname2 ... （dirname 为文件夹或者目录的名字） 2.cd cd命令让用户进入一个有权限的文件夹（目录）。其基本格式如下： cd Filename （Filename为文件夹或者目录的名字） cd .. （.. 表示上一层文件夹或者目录） 3.ls ls命令用以显示一个文件夹（目录）中包含的文件夹（目录）或者文件。其基本格式如下： ls Filename （Filename为文件夹或者目录的名字） 如果ls命令后没有跟文件夹（目录）名字，显示当前文件夹（目录）的内容。 ls 命令可以带一些参数，给予用户更多相关的信息： -a : 在UNIX/Linux中若一个文件夹（目录）或文件名字的第一个字元为"." ，该文件为隐藏文件，使用ls 将不会显示出这个文件夹（目录）或文件的名字。如cshell 的初始化文件.cshrc，如果我们要察看这类文件，则必须加上参数-a。格式如下：ls –a Filename -l : 这个参数代表使用ls 的长(long)格式，可以显示更多的信息，如文件存取权，文件拥有者(owner)，文件大小，文件更新日期，或者文件链接到的文件、文件夹。 4.cp cp命令用于文件夹（目录）或文件的复制。其基本格式如下： cp source target 将名为source的文件复制一份为名为target的文件。如果target 文件不存在，则产生文件名为target 的文件，如果target 文件存在，缺省时自动覆盖该文件。 cp file1 file2…dir 将文件file1 file2 ... 都以相同的文件名复制一份放到目录dir 里面。

CADENCE工具VIRTUSO-DRACULA入门介绍

CADENCE工具VIRTUSO/DRACULA入门介绍 (2) 1．使用V IRTUSO/D IV A/D RACULA之前的准备 (2) 1.1．找一台装有IC工具的服务器 (2) 1.2．连接到这台计算机上 (2) 2．IC工具的软件环境配置 (3) 2.1．创建IC工具的启动目录，即工作目录。 (3) 2.2．将配置文件拷贝到IC工具的启动目录 (3) 2.3．将工艺文件和显示文件拷贝至工作目录 (3) 2.4．启动IC工具,命令为icfb& (3) 3．IC工具的使用 (4) 3.1．新建一个设计库 (4) 3.2．Compile一个工艺文件 (5) 3.3．创建新设计 (5) 3.4．编辑电路图 (5) 3.5．编辑版图 (6) 3.6．根据习惯改变版图层次的显示特性 (7) 3.7．完成版图编辑之后保存,退出 (8) 4．版图的DRC检查 (8) 4.1．基于Diva的方式(不推荐) (8) 4.2．基于Dracula的方式(推荐) (8) 5．LVS (10) 5.1．准备版图的GDS文件 (10) 5.2．准备电路网表 (10) 5.3．用LOGLVS转换电路网表成LVS要求格式 (11) 5.4．修改lvs的命令文件 (12) 5.5．运行PDRACULA来生成lvs任务的可执行文件 (12) 5.6．在控制台下，运行https://www.sodocs.net/doc/137070811.html,文件 (12) 5.7．查看错误 (12) 5.8．修正版图或网表错误 (13) 6．一些小经验 (13) 7．附件清单 (14)

Cadence工具Virtuso/Dracula入门介绍 （以上华0.6um DPDM工艺设计库为例） Cadence 是一套功能强大的EDA软件，包含有诸如IC、SE等常用芯片设计工具。其中IC是针对全定制芯片设计应用的，IC本身仍是一套工具集。本手册主要讨论其中的全定制版图设计工具Virtuso和验证工具Diva/Dracula之使用方法。其中Diva是基于Xwindow 的方式，而Dracula是基于命令行的方式；Virtuso中提供这两者的相关接口。 采用Virtuso/ Diva/Dracula进行芯片的设计和验证大致有如下几步：准备schmematic(电路)、画layout(版图)、作版图设计规则检查（DRC）、做电路与版图的一致性检查(LVS)、导出最终版图的gds文件。 缩写术语： ERC: Electrical Rule Check DRC: Design Rule Check LVS: Layout Versus Schematic LPE: Layout Parameter Extraction PRE: Parasitic Resistor Extraction 1．使用Virtuso/Diva/Dracula之前的准备 1.1．找一台装有IC工具的服务器 Virtuso不能单独安装，所以只有在安装了IC工具的计算机上才能使用。 [例]机房的10台服务器(IP:219.223.169.111到219.223.169.120)都能使用Virtuso/Diva/Dracula. 1.2．连接到这台计算机上 除非是在自己的计算机上安装有IC工具，否则您必须保证能够从您的计算机远程登录到装有IC的服务器上。 [例]以登录服务器IC来说明远程登录方法： a．向管理员申请用户（每个人都已经有了一个用户） b．下载远程登录软件Exceed， 在本地计算机上安装； 安装完毕之后进行远程登录配置： 在开始菜单→程序→Hummingbird.Exceed.v7.1.Multilanguage→Exceed→Client Wizard设定xterm，Host:219.223.169.111，Host type: Linux（下拉菜单选择），其余next即可。c．完成登录。 采用其它方式比如vnc、xWin、SSH Secure Shell Client等远程终端方法登录。 『注意』使用不同的远程登陆软件连接服务器；不同的服务器所需的软件设置均有所不同，配置细节请咨询曾经使用过该登陆软件的师兄师姐或同学。

Cadence_SPB16.3入门教程——元器件布局 .doc

Cadence_SPB16.3入门教程——元器件布局 2012-03-07 13:50:28| 分类：cadence | 标签： |字号大中小订阅 在摆放元件的时候可以与OrCAD Capture交互来完成。在OrCAD Capture中打开原理图，选择菜单 Options->Perferences，如图3.11所示。 图3.11 OrCAD Capture交互 弹出Preferences对话框，如图3.12所示。 图3.12 Preferences 对话框 点击Miscellaneous标签，将Enable Intertool Communication复选框选中。点击确定关闭对话框。 之后在allegro中打开Placement 对话框的状态下，首先在原理图中点击需要放置的元件使之处于选中状态下，然后切换到allegro中，把鼠标移到作图区域内，就会发现该元件跟随着鼠标一起移动了，在想要放置的位置单击鼠标左键即可将该元件放置在PCB中，cadence的这个交互功能非常的好用，不仅在布局的时候可以这样，在布线仿真的时候都能使用该功能来提高效率。 PCB布局是一个很重要很细心的工作，直接影响到电路信号的质量。布局也是一个反复调整的过 程。一般高速PCB布局可以考虑以下几点： ·CPU或者关键的IC应尽量放在PCB的中间，以便有足够的空间从CPU引线出来。

·CPU与内存之间的走线一般都要做等长匹配，所以内存芯片的放置要考虑走线长度也要考虑间隔是 否够绕线。 ·CPU的时钟芯片应尽量靠近CPU，并且要远离其它敏感的信号。 ·CPU的复位电路应尽量远离时钟信号以及其它的高速信号。 ·去耦电容应尽量靠近CPU电源的引脚，并且放置在CPU芯片的反面。 ·电源部分应放在板子的四周，并且要远离一些高速敏感的信号。 ·接插件应放置在板子的边上，发热大的元器件应放在置在通风条件好的位置，如机箱风扇的方向。 ·一些测试点以及用来选择的元件应放在顶层，方便调试。 ·同一功能模块的元件应尽量放在同一区域内。 在布局的过程中，如果某一元件的位置暂时固定了，可以将其锁住，防止不小心移动以提高效率。Allegro提供了这个功能。点击工具栏的图标按钮，然后点击一下元件，右键选择Done，然后该元件就 再也无法选中了，如果要对已经锁定的元件解锁，可以点击工具栏的图标按钮，然后点击右键Done。 也可以点击该按钮后在PCB画图区域点击右键，选择Unfix All选项来解锁所有的元件。 摆放元件的时候，如果需要将元件放置在对面那一层，可以选中元件后单击右键选择菜单Mirror这时 候该元件就被放置到相反的那一层。 在完成元件的布局后，还要重新画板框以及禁止布线层与禁止摆放层。可以参考上面的画板框方法来 完成这些工作，这里就不重复了。

Cadence仿真简介

时序计算和Cadence仿真结果的运用 中兴通讯康讯研究所EDA设计部余昌盛刘忠亮 摘要：本文通过对源同步时序公式的推导，结合对SPECCTRAQuest时序仿真方法的分析，推导出了使用SPECCTRAQuest进行时序仿真时的计算公式，并对公式的使用进行了说明。 关键词：时序仿真源同步时序电路时序公式 一．前言 通常我们在时序仿真中，首先通过时序计算公式得到数据信号与时钟信号的理论关系，在Cadence仿真中，我们也获得了一系列的仿真结果，怎样把仿真结果正确的运用到公式中，仿真结果的具体含义是什么，是我们正确使用Cadence仿真工具的关键。下面对时序计算公式和仿真结果进行详细分析。 二．时序关系的计算 电路设计中的时序计算，就是根据信号驱动器件的输出信号与时钟的关系（Tco——时钟到数据输出有效时间）和信号与时钟在PCB上的传输时间（Tflytime）同时考虑信号驱动的负载效应、时钟的抖动（Tjitter）、共同时钟的相位偏移（Tskew）等，从而在接收端满足接收器件的建立时间（Tsetup）和保持时间（Thold）要求。通过这些参数，我们可以推导出满足建立时间和保持时间的计算公式。 时序电路根据时钟的同步方式的不同，通常分为源同步时序电路（Source-synchronous timing）和共同时钟同步电路（common-clock timing）。这两者在时序分析方法上是类似的，下面以源同步电路来说明。 源同步时序电路也就是同步时钟由发送数据或接收数据的芯片提供。图1中，时钟信号是由CPU驱动到SDRAM方向的单向时钟，数据线Data是双向的。 图1

图2是信号由CPU 向SDRAM 驱动时的时序图，也就是数据与时钟的传输方向相同时 的情况。 Tsetup ’ Thold ’ CPU CLK OUT SDRAM CLK IN CPU Signals OUT SDRAM Signals IN Tco_min Tco_max T ft_clk T ft_data T cycle SDRAM ’S inputs Setup time SDRAM ’S inputs Hold time 图2 图中参数解释如下： ■ Tft_clk ：时钟信号在PCB 板上的传输时间； ■ Tft_data ：数据信号在PCB 板上的传输时间； ■ Tcycle ：时钟周期 ■ Tsetup’：数据到达接收缓冲器端口时实际的建立时间； ■ Thold’：数据到达接收缓冲器端口时实际的保持时间； ■ Tco_max/Tco_min ：时钟到数据的输出有效时间。 由图2的时序图，我们可以推导出，为了满足接收芯片的Tsetup 和Thold 时序要求，即 Tsetup’>Tsetup 和Thold’>Thold ，所以Tft_clk 和Tft_data 应满足如下等式： Tft_data_min > Thold – Tco_min + Tft_clk （公式1） Tft_data_max < Tcycle - Tsetup – Tco_max + Tft_clk (公式2) 当信号与时钟传输方向相反时，也就是图1中数据由SDRAM 向CPU 芯片驱动时，可 以推导出类似的公式： Tft_data_min > Thold – Tco_min - Tft_clk （公式3） Tft_data_max < Tcycle - Tsetup – Tco_max - Tft_clk （公式4） 如果我们把时钟的传输延时Tft_clk 看成是一个带符号的数，当时钟的驱动方向与数据 驱动方向相同时，定义Tft_clk 为正数，当时钟驱动方向与数据驱动方向相反时，定义Tft_clk 为负数，则公式3和公式4可以统一到公式1和公式2中。 三．Cadence 的时序仿真 在上面推导出了时序的计算公式，在公式中用到了器件手册中的Tco 参数，器件手册中 Tco 参数的获得，实际上是在某一种测试条件下的测量值，而在实际使用上，驱动器的实际 负载并不是手册上给出的负载条件，因此，我们有必要使用一种工具仿真在实际负载条件下 的信号延时。Cadence 提供了这种工具，它通过仿真提供了实际负载条件下和测试负载条件 下的延时相对值。 我们先来回顾一下CADENCE 的仿真报告形式。仿真报告中涉及到三个参数：FTSmode 、

(完整版)HSPICE与CADENCE仿真规范与实例..

电路模拟实验专题 实验文档

一、简介 本实验专题基于SPICE（Simulation Program With Integrated Circuit）仿真模拟，讲授电路模拟的方法和spice仿真工具的使用。 SPICE仿真器有很多版本，比如商用的PSPICE、HSPICE、SPECTRE、ELDO，免费版本的WinSPICE，Spice OPUS等等，其中HSPICE和SPECTRE功能更为强大，在集成电路设计中使用得更为广泛。因此本实验专题以HSPICE和SPECTRE作为主要的仿真工具，进行电路模拟方法和技巧的训练。 参加本实验专题的人员应具备集成电路设计基础、器件模型等相关知识。 二、Spice基本知识(2) 无论哪种spice仿真器，使用的spice语法或语句是一致的或相似的，差别只是在于形式上的不同而已，基本的原理和框架是一致的。因此这里简单介绍一下spice的基本框架，详细的spice语法可参照相关的spice教材或相应仿真器的说明文档。 首先看一个简单的例子，采用spice模拟MOS管的输出特性，对一个NMOS管进行输入输出特性直流扫描。V GS从1V变化到3V，步长为0.5V；V DS从0V变化到5V，步长为0.2V；输出以V GS为参量、I D与V DS之间关系波形图。 *Output Characteristics for NMOS M1 2 1 0 0 MNMOS w=5u l=1.0u VGS 1 0 1.0 VDS 2 0 5 .op .dc vds 0 5 .2 Vgs 1 3 0.5 .plot dc -I(vds) .probe *model .MODEL MNMOS NMOS VTO=0.7 KP=110U +LAMBDA=0.04 GAMMA=0.4 PHI=0.7 .end 描述的仿真电路如下图，

cadence工具介绍

标签：cadence工具介绍 cadence工具介绍 主要是cadence的常用工具： （一）System & Logic Design & Verification 1、SPW：系统仿真工具，与matlab相似，但是比其专业，用于系统建模，常用于通信系统2、Incisive： 就是大家最常用的nc_verilog, nc_sim, nc_lauch，以及ABV,TBV的集合，仿真和验证功能很强大 （二）Synthesis & Place & Route 1、BuildGates：与DC同期推出的综合工具，但是在国内基本上没有什么市场，偶尔有几家公司用2、RTL Complil er：继BuildGates之后的一个综合工具，号称时序，面积和功耗都优于DC，但是仍然无法取代人们耳熟能详的DC 3、Silicon Ensemble & PKS: 硅谷早期做物理设计的工程师，几乎都用它。是第一个布局布线工具4、First Encount er & SoC Encounter: 继SE以后的很好的P&R工具，但是盗版太少，所以也只有大公司能用且都用，但是目前astro在国内有赶超之意5、Cetlic ：噪声分析工具，权威6、Fire&Ice: 分布参数提取工具，国内很多人用synopsys的StarRC 7、VoltageStrom：静态功耗和动态功耗分析的很不错的工具，与s 的Power Complier相同。8、SingnalStrom：时序分析工具，唯一一个能建库的工具9、nanoroute : 很强大的布线器喔，但是不是一般人能用的到的。我也是在cadence实习的时候爽过的，比astro快十倍不止。 （三）custom IC Design 1、Virtoso：版图编辑工具，没有人不知道吧，太常用了，现在还有一个公司的laker 2、diva, dracula, assura: 物理验证工具，用的比较普遍，但是calibre是标准，很多公司都是用其中的一个和calibre同时验证，我好可怜，现在只能用herculus （四）数模混合信号设计这部分太多了，但是一个ADE的环境基本上都能包括，不细说了，打字都打累了（五）PCB A llego最为典型了，很多大公司都用的。 系统分类: 软件开发 | 用户分类: IC设计 | 来源: 原创 | 【推荐给朋 友】 | 【添加到收藏夹】 Cadence 是一个大型的EDA 软件，它几乎可以完成电子设计的方方面面，包括ASIC 设计、FPGA 设计和PCB 板设计。Cadence 在仿真、电路图设计、自动布局布线、版图设计及验证等方面有着绝对的优势。Cadence 包含的工具较多几乎包括了EDA 设计的方方面面。下面主要介绍其产品线的范围。 1、板级电路设计系统。 包括原理图输入、生成、模拟数字/混合电路仿真，fpga设计，pcb编辑和自动布局布线mcm电路设计、高速pcb版图的设计仿真等等。包括： A、Concept HDL原理图设计输入工具, 有for NT和for Unix的产品。

cadence入门教程

本文介绍cadence软件的入门学习，原理图的创建、仿真，画版图和后仿真等一全套过程，本教程适合与初学着，讲到尽量的详细和简单，按照给出的步骤可以完全的从头到尾走一遍，本教程一最简单的反相器为例。 打开终端，进入文件夹目录，输入icfb&启动软件，主要中间有个空格。 启动后出现下图： 点击Tools的Library Manager，出现如下： 上面显示的是文件管理窗口，可以看到文件存放的结构，其中Library就是文件夹，Cell就是一个单元，View就是Cell的不同表现形式，比如一个mos管是一个Cell，但是mos管有原理图模型，有版图模型，有hspice参数模型，有spectre参数模型等，这就列举了Cell的4个View。他们之间是树状的关系，即，Library里面有多个Cell，一个Cell里面有多个View。应该保持一个好习惯就是每个工程都应该建立一个Library，Cell和View之间的管理将在后面介绍。

现在建立工程，新建一个Library，如下左图，出现的对话框如下有图： 在上右图中选择合适的目录，并敲入名字，这里取的是inv，这就是新建的文件夹的名字，以后的各种文件都在这个文件夹下。OK后出现下面对话框 这个对话框是选择是否链接techfile，如果只是原理图仿真而不用画版图，就选择Dont need a techfile，这里我们要画版图，而且有工艺库，选择Attach to an existing techfile，OK 后出现下面对话框：

在technology Library选择tsmc18rf，我们使用的是这个工艺库。Inv的文件夹就建好了，在Library Manager就有它了，如下图： 文件夹建好了后，我们要建立原理图，在inv的Library里面新建Cell如下：

cadence仿真流程

第一章在Allegro 中准备好进行SI 仿真的PCB 板图 1)在Cadence 中进行SI 分析可以通过几种方式得到结果： * Allegro 的PCB 画板界面，通过处理可以直接得到结果，或者直接以*.brd 存盘。 * 使用SpecctreQuest 打开*.brd，进行必要设置，通过处理直接得到结果。这实际与上述方式类似，只不过是两个独立的模块，真正的仿真软件是下面的SigXplore 程序。 * 直接打开SigXplore 建立拓扑进行仿真。 2)从PowerPCB 转换到Allegro 格式 在PowerPCb 中对已经完成的PCB 板，作如下操作： 在文件菜单，选择Export 操作，出现File Export 窗口，选择ASCII 格式*.asc 文件格式，并指定文件名称和路径(图1.1)。 图1.1 在PowerPCB 中输出通用ASC 格式文件

图1.2 PowerPCB 导出格式设置窗口 点击图1.1 的保存按钮后出现图1.2 ASCII 输出定制窗口，在该窗口中，点击“Select All”项、在Expand Attributes 中选中Parts 和Nets 两项，尤其注意在Format 窗口只能选择PowerPCB V3.0 以下版本格式，否则Allegro 不能正确导入。 3)在Allegro 中导入*.ascPCB 板图 在文件菜单，选择Import 操作，出现一个下拉菜单，在下拉菜单中选择PADS 项，出现PADS IN 设置窗口(图1.3)，在该窗口中需要设置3 个必要参数： 图1.3 转换阿三次文件参数设置窗口 i. 在的一栏那填入源asc 文件的目录

教学EN_cadence+spectre+使用手册

CS/EE 5720/6720 – Analog IC Design Tutorial for Schematic Design and Analysis using Spectre Introduction to Cadence EDA: The Cadence toolset is a complete microchip EDA (Electronic Design Automation) system, which is intended to develop professional, full-scale, mixed-signal microchips. The modules included in the toolset are for schematic entry, design simulation, data analysis, physical layout, and final verification. The Cadence tools at our university are the same as those at most every professional mixed-signal microelectronics company in the United States. The strength of the Cadence tools is in its analog design/simulation/layout and mixed-signal verification and is often used in tandem with other tools for digital design/simulation/layout, where complete top-level verification is done in the Cadence tools. An important concept is that the Cadence tools only provide a framework for doing design. Without a foundry-provided design kit, no design can be done. The design rules used by Cadence set up in this class is based for AMI’s C5N process (0.5 micron 3 metal 2 poly process). So, how is Cadence set up? Broadly, there are three sets of files that need to be in place in order to use Cadence. 1)The Cadence tools These are the design tools provided by the Cadence company. These tools are located in the /home/cadence directory. They are capable of VLSI integration, project management, circuit simulation, design rule verification, and many other things (most of which we won't use). 2)The foundry-based design kit As mentioned before, the Cadence tools have to be supported by a foundry-based design kit. In this class, we use Cadence design kit developed by the North Carolina State University (NCSU CDK). NCSU CDK provides an environment that has been customized with several technology files and a fair amount of custom SKILL code. These files contain information useful for analog/full- custom digital CMOS IC design via the MOSIS IC fabrication service (https://www.sodocs.net/doc/137070811.html,). This information includes layer definitions (e.g. colors, patterns, etc.), parasitic capacitances, layout cells, SPICE simulation parameters, Diva rules for Design Rule Check (DRC), extraction, and Layout Versus Schematic (LVS) verification, with various GUI enhancements. For more information on the capability of the NCSU CDK, go to https://www.sodocs.net/doc/137070811.html,/CDKoverview.html

Cadenceallegro菜单解释

Cadence allegro菜单解释——file 已有 320 次阅读2009-8-16 19:17|个人分类:|关键词:Cadence allegro file 菜单解释 每一款软件几乎都有File菜单，接下来详细解释一下allegro与其他软件不同的菜单。 new 新建PCB文件，点new菜单进入对话框后，drawing type里面包含有9个选项，一般我们如果设计PCB就选择默认第一个board即可。 如果我们要建封装库选package symbol即可，其他7个选项一般很少用，大家可以理解字面意思就可以知道什么意思了。 open 打开你所要设计的 PCB文件，或者封装库文件。 recent designs 打开你所设计的PCB文件，一般是指近期所设计的或者打开过的PCB文件。 save 保存 save as 另存为，重命名。 import import 菜单包含许多项，下面详细解释一下我们经常用到的命令。 logic 导入网表，详细介绍在allegro基础教程连载已经有介绍，在此不再详细介绍。 artwork 导入从其他PCB文件导出的.art的文件。一般很少用词命令。 命令IPF和stream 很少用，略。 DXF 导入结构要素图或者其他DXF的文件。 导入方法如下： 点import/DXF后，在弹出的对话框选择，在DXF file里选择你要导入的DXF的路径，DXF units 选择MM，然后勾选use default text table和incremental addition，其他默认即可。再点edit/view layers弹出对话框，勾选select all，DXF layer filter 选择all，即为导入所有层的信息，然后在下面的class里选择board geometry，subclass选择assembly_notes，因为一般导入结构要素图都是导入这一层，然后点ok，进入了点import/DXF后弹出的对话框，然后点import即可将结构要素图导入。 IDF IFF Router PCAD 这四个命令也很少用，略。 PADS 一般建库的时候导入焊盘。 sub-drawing 命令功能非常强大，也是我们在PCB设计中经常用的命令，如果能够非常合理的应用sub-drawing命令会提高我们设计PCB的效率。

cadence入门教程

Cadence 系列软件从schematic到layout入门 一．客户端软件使用及icfb启动 要使用工作站上的软件，我们必须在PC中使用xwinpro等工具连接到工作站上。从开始菜单中，运行xwinpro的xSettings,按照下图设置： 点击上图的Settings在出现的窗口中按如下设置（connect host选择为192.168.1.137）：

设置完后，从开始菜单中运行xwinpro的xsessions,应该就可以进入登陆界面，用户名为user1,密码为root。 二、Schematic Cadence系列软件包含了电路图工具Schematic，晶体管级电路仿真工具Spectre，以及版图工具Virtuoso等。一般来说，我们先用Schematic画好电路原理图然后进行仿真，最后用Virtuoso手动画版图或者直接进行版图综合，最后对版图进行L VS,DRC等验证。 在登陆进工作站后，点击鼠标右键，选择tools——>terminal，在弹出的terminal窗口中敲入命令icfb&就可以启动cadence了。 图1 icfb的主界面 我们以建立一个反相器电路为例子： 在icfb中，任何一个电路，不论是已经存在的可以引用的库，还是用户新建立的一个电路，都是一个library. 一个library一般有若干个Cell(单元电路)，每个cell有若干个

schematic(电路原理)和若干个layout（版图）。所以，我们要做的第一步，就是先创建一个自己的“库”，File菜单->new->library 图2 新建一个库的界面 从这个新建一个library的界面，我们必须输入新建立的库的名称，并且选择好这个库应该存放的目录，然后注意看右边的三个选项，关于新建立的库是否需要链接到Technology File 的问题。首先，这个Technology File一般是指工艺库，由Foundry提供。如果最终做的电路是需要画出Layout(版图)的，就必须要有工艺库，如果不需要画Layout，那就可以不需要工艺库。由于我们需要演示这一步，所以就选择Attach to an existing techfile。(也可以在建立之后，再Attach to an existing techfile)。 输入name: testinv, （大家在做的时候自己起一个名字）。 现在，我们就已经建立好了一个新的“库”，为了给这个库增加schematic(电路图)和Layout(版图)我们就必须对这个库进行“管理”，从icfb的主菜单(图1)中的Tools菜单->Library Manager.

cadence软件介绍

1．Allegro PCB Design CIS Allegro PCB Design CIS Allegro Designer Entry CIS集成强大的原理图设计功能，其特点主要是具有快捷的元件信息管理系统（CIS），并具有通用PCB设计入口。扩展的CIS功能可以方便地访问本地元件优选数据库和元件信息。通过减少重新搜索元件信息或重复建库,手动输入元件信息，维护元件数据的时间，从而可以提高生产率。无论是设计全新的模拟，数字，或混合信号电路，还是修改现有电路板的电路原理图，或进行层次结构电路图设计，Allegro Designer Entry CIS 提供电路设计从构思到生产所需的一切。 Allegro Designer Entry CIS是全球应用最多且经过生产验证的原理图输入工具和强大的元件信息管理系统。 优点 1、提供快捷，直观的，具备完备功能的原理图编辑工具 2、通过层次式和变体（基于同一原理图，不同机型导出）设计提高复杂原理图的设计效率 3、具备强大功能的CIS，帮助加速设计进程，降低项目成本 4、原理图提供的自动缩放/搜索/导航功能，结合Allegro PCB Editor之间的交互探测和交互摆放，和集成的 AMS-Simulatuor帮助提供设计的可生产性 5、减少重复搜寻元件信息的时间，接收来自MRP，ERP和PLM的数据和支持关系型数据库使智能选择元件成为可能 6、通过直接访问ActiveParts和ActiveParts门户网站，提供给选择原理图设计所需要的元件和直接获取器件供应商元件数据更大的便利，ActiveParts提供了超过200万份的元器件数据 7、通过FPGA输出/输入双向数据流程自动整合可编程门阵列(FPGA)和可编程逻辑器件(PLD)，从而缩短设计时间 功能特色 全功能原理图编辑器 Allegro Designer Entry CIS，带有拼接式和层次式的原理图页面编辑器，它具有快捷、直观的原理图编辑的特点。原理图页面编辑器整合了标准的Windows用户界面，这些功能和特性是为工程师完成设计任务和发布设计设计数据而特别定制的。 1、在一个会话窗中可以查看和编辑多个项目 2、通过互联网访问最新元器件 3、对“What-if”场景使用状态标签 4、在设计中引入了高效率的电子表格式的属性编辑或者是在原理图编辑器中编辑属性和打印定义好的属性

Cadence 快速入门教程

Cadence SPB15.7 快速入门视频教程目录 第1讲课程介绍，学习方法，了解CADENCE软件 第2讲创建工程，创建元件库 第3讲分裂元件的制作方法 区别（Ctrl+B、Ctrl+N切换Part） 点击View，点击Package可以显示所有的元件Part 1、homogeneous 和heterogeneous 2、创建homogeneous类型元件 3、创建heterogeneous类型元件 第4讲正确使用heterogeneous类型的元件 增加packeg属性。点击Option，选择Part Properties，选择new，增加属性。用于在原理图中确定同一块的元件。 1、可能出现的错误 2、出现错误的原因 3、正确的处理方法 第5讲加入元件库，放置元件 1、如何在原理图中加入元件库 2、如何删除元件库 3、如何在元件库中搜索元件 4、放置元件 5、放置电源和地 第6讲同一个页面内建立电气互连（设置索引编号，Tools里面，Annotate来设置） 1、放置wire，90度转角，任意转角(画线时按住Shift) 2、wire的连接方式 3、十字交叉wire加入连接点方法，删除连接点方法（快捷键J） 4、放置net alias方法（快捷键n） 5、没有任何电气连接管脚处理方法（工具栏Place no Conection） 6、建立电气连接的注意事项 第7讲总线的使用方法 1、放置总线（快捷键B） 2、放置任意转角的总线（按住Shift键） 3、总线命名规则（LED[0:31]，不能数字结尾） 4、把信号连接到总线（工具栏Place Bus entry 或者E） 5、重复放置与总线连接的信号线（按住Ctrl向下拖） 6、总线使用中的注意事项 7、在不同页面之间建立电气连接(工具栏Place off-page connector) 第8讲browse命令的使用技巧(选中dsn文件，选择Edit中的browse) 1、浏览所有parts，使用技巧（浏览元件<编号，值，库中的名字，库的来源>，双击元件可在原理图上找到元件） 2、浏览所有nets，使用技巧（浏览网络） 3、浏览所有offpage connector，使用技巧（页面间的连接网络，一般一个网络至少会在两个页面中出现） 4、浏览所有DRC makers，使用技巧（DRC检测）

candence使用手册仿真分册实用手册

Candence使用手册_仿真分册 前言PCB仿真 Cadence软件是我们公司统一使用的原理图设计、PCB设计、高速仿真的EDA工具。进行仿真工作需要有很多方面的知识，须对高速设计的理论有较全面的认识，并对具体的单板原理有一定的了解，还需具备仿真库的相关知识等。 在这个分册中仅对仿真软件的使用进行较详细的阐述，还介绍高速设计的一些相关理论，仿真过程是基于Allegro SPB 15.7的PCB SI模块进行的。 其他知识，如仿真库的知识、约束管理器等请参阅专门的使用手册。 在此非常感谢网络南研 EDA和本部 EDA对此手册的支持。

第一章高速设计与PCB仿真流程本章介绍高速PCB仿真设计的基础知识和重要意义，并介绍基于Cadence 的Allegro SPB15.7的PCB仿真流程。 1.1高速信号与高速设计 随着通信系统中逻辑及系统时钟频率的迅速提高和信号边沿不断变陡，PCB的走线和板层特性对系统电气性能的影响也越发显著。对于低频设计,走线和板层的影响要求不高甚至可以完全忽略不计。当频率超过 50MHz时，PCB走线则必须以传输线考虑，而在评定系统性能时也必须考虑 PCB 板材的电参数影响。当系统时钟频率达到120MHz及更高时，就只能使用高速电路设计方法，否则基于传统方法设计的PCB将无法工作。因此，高速电路设计技术已经成为电子系统设计师必须采取的设计手段，只有通过使用高速电路设计师的设计技术，才能实现设计过程的可控性。高速系统的设计必须面对互连延迟引起的时序问题以及串扰、传输线效应等信号完整性问题。 通常认为如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ，而且工作在这个频率之上的电路占整个电子系统的一定份量（比如说１／３），就称为高速电路。 实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下降沿（或称信号的跳变）引发了信号传输的非预期结果。因此，通常约定如果线传播延时大于1/2数字信号驱动端的上升时间，则认为此类信号是高速信号并产生传输线效应，见图1－1所示。 信号的传递发生在信号状态改变的瞬间，如上升或下降时间。信号从驱动端到接收端经过一段固定的延迟时间，如果传输延迟时间小于1/2的上升或下降时间，那么来自接收端的反射信号将在信号改变状态之前到达驱动端。反之，反射信号将在信号改变状态之后到达驱动端，如果反射信号很强，叠加的波形就有可能会改变逻辑状态。

Cadence软件介绍

Cadence软件介绍 Cadence 是一个大型的EDA 软件，它几乎可以完成电子设计的方方面面，包括ASIC 设计、FPGA 设计和PCB 板设计。Cadence 在仿真、电路图设计、自动布局布线、版图设计及验证等方面有着绝对的优势。Cadence 包含的工具较多几乎包括了EDA 设计的方方面面。下面主要介绍其产品线的范围。 1、板级电路设计系统 包括原理图输入、生成、模拟数字/混合电路仿真，fpga设计，pcb编辑和自动布局布线mcm电路设计、高速pcb版图的设计仿真等等。包括： A、Concept HDL原理图设计输入工具, 有for NT和for Unix的产品。 B、Check Plus HDL原理图设计规则检查工具。（NT & Unix） D、Allegro Expert专家级PCB版图编辑工具（NT & Unix) E、SPECTRA Expert AutoRouter 专家级pcb自动布线工具 F、SigNoise信噪分析工具 G、EMControl 电磁兼容性检查工具 H、Synplify FPGA / CPLD综合工具 I、HDL Analyst HDL分析器 J、Advanced Package Designer先进的MCM封装设计工具 2、Alta系统级无线设计 这部分包括： A、SPW (Cierto Signal Processing Work System)信号处理系统。 可以说，spw包括了matlab的很多功能，连demo都有点象。它是面向

电子系统的模块化设计、仿真和实现的环境。它的通常的应用领域包括无线和有线载波通信、多媒体和网络设备。在进行算法设计、滤波器设计、c Code生成、软/硬件结构联合设计和硬件综合的理想环境。 它里面非常有意思的就是信号计算器。 B、HDS (Hardware Design System)硬件系统设计系统 它现在是SPW的集成组件之一。包括仿真、库和分析扩展部分。可以进行spw的定点分析行为级和rtl级的代码生成。 C、Mutimedia多媒体（Multimedia Design Kit) 它可以进行多媒体应用的设计，包括电视会议系统、数字电视等等以及任何种类的图象处理系统的设计。 D、无线技术Wireless（IS-136 Verification Environment) 无线电技术标准系统级验证工具，可以在系统级的抽象层上生成、开发和改进遵守IS-54/136 标准的信号处理算法。在完成硬件结构设计后，就可以使用hds直接生成可综合的hdl描述和相应的标准检测程序（testbench）。 E、IS-95无线标准系统级验证 同上。 F、BONeS网络协议分析和验证的设计工具。 它是一套软件系统，专门用来做多媒体网络结构和协议的设计的。可以用来快速的生成和分析结构单元之间的信息流的抽象模型，并建立一个完整的无线网络的运作模型。例如，用户可以改进atm转换器的算法，并建立其基于微处理器包括高速缓存和内存和总线、通信处理方法的应用模型。 G、VCC 虚拟协同设计工具包 它是用来进行基于可重用的ip核的系统级设计环境。 3、逻辑设计与验证（LDV） LDV包括的模块有：