Cadence自学笔记笔记
Cadence SPB15.7 快速入门视频教程目录
Capture CIS 原理图及元件库部分第1-15讲
第1讲课程介绍，学习方法，了解CADENCE软件
Cadence下几个程序说明
Design Entry CIS 系统级原理图设计
Design Entry HDL 芯片设计
Layout plus orcad 自带的pcb板布局布线工具，功能不是很强大，不推荐使用Pcb Editor Pcb librarian Cadence带的PCB布局布线封装设计
PCB Router pcb自动布线
Pcb SI SigXplorer Pcb电路板信号完整性仿真
OrCAD Capture CIS 对元件管理更方便相对于OrCAD Capture
I 放大O 缩小
页面属性设置options Design Template
options Schematic Page Propertie s
第2讲创建工程，创建元件库
原理图元件库，某元件分成几个部分，各部分间浏览ctrl+N ctrl+B
元件创建完后修改footprint封装，options Package Properties
第3讲分裂元件的制作方法
1、homogeneous 和heterogeneous 区别
homogeneous,芯片包含几个完全相同的部分
选择该模式，画好第一个part后，后面的part会自动生成，因为完全一样。但是引脚编号留空了，要自己再设置引脚编号。
heterogeneous芯片包含几个功能部分，可按照功能部分分成几个部分。
ctrl+N ctrl+B切换分裂元件的各个部分
原理图画完之后，要对各元件自动编号，在项目管理窗口选择项目，点击tools annotate,在Action下面选择相应的动作。
2、创建homogeneous类型元件
3、创建heterogeneous类型元件
第4讲正确使用heterogeneous类型的元件
1、可能出现的错误
Cannot perform annotation of heterogeneous part J?A(Value RCA_Octal_stack ) part has not been uniquely group(using a common User Property with differing Values) or the device designation has not been chosen
2、出现错误的原因
分裂元件分成几个part,并且用了多片这样的分裂元件。Cadence搞不清楚每个part具体是哪个芯片的，需要手动设定
3、正确的处理方法
在原理图元件库中，编辑某个分裂元件的part 属性，在part属性中加入新的属性，如package,value为1 ，把新的元件放置到原理图中，双击它，在弹出的Property Editor中，设置属性package,如果几个part属于同一片芯片，就设成相同的Value，不同的芯片设成不同的value值。
执行tools→annotate→Packaging→physical packaging 下的框里面，把power_gnd 改成刚才修改的package,即告诉cadence，按照package这个属性的值，来区分芯片。
再执行自动编号功能。
第5讲加入元件库，放置元件
1、如何在原理图中加入元件库
2、如何删除元件库
3、如何在元件库中搜索元件
4、放置元件
使用Design Cache中的元件，可以使整个原理图中的元件外观都一致，比如电容。
5、放置电源和地
第6讲同一个页面内建立电气互连
1、放置wire，90度转角，任意转角
使用快捷键w画线，b 总线p 放置元件G地或者电源n 放置net
在连线的终点双击
按住shift，可以任意角度画线
2、wire的连接方式
3、十字交叉wire加入连接点方法，删除连接点方法
4、放置net alias方法
5、没有任何电气连接管脚处理方法放置no connect ,叉号,必须放置叉号，否则在后面的检测中会报错。
6、建立电气连接的注意事项
两个元件的管脚，用线进行连接，不推荐直接放在一起，防止之后back annotate 时产生错误。
第7讲总线的使用方法
1、放置总线
2、放置任意转角的总线
3、总线命名规则EM[0:32] EM和[之间不要加空格
4、把信号连接到总线
5、重复放置与总线连接的信号线
6、总线使用中的注意事项
7、在不同页面之间建立电气连接off-page connector 连接不同页面间的元件，net只能在页面内部形成互联
第8讲browse命令的使用技巧
1、浏览所有parts，使用技巧
2、浏览所有nets，使用技巧在net列表中双击net名称，可以在page中高亮显示所有这一net。
3、浏览所有offpage connector，使用技巧使用比较方便，可以查看是否确实在不同页面之间
4、浏览所有DRC makers，使用技巧
第9讲搜索操作使用技巧
1、搜索特定part
2、搜索特定net
3、搜索特定power
4、搜索特定flat nets
edit -->find -->flat net,会把所有的与这个net号相连的都显示出来
第10讲元件的替换与更新
1、replace cache用法
2、update cache用法
3、replace cache与update cache区别
一次性替换原理图中所有的某个元件比如，要更换元件的某个属性如footprint. 在工程管理窗口原理图下的Design Cache 下的元件列表中，右键选择Replace Cache 选择replace 元件属性，保留元件属性不起效果
Upgrate cache 用于Design Cache与元件库中的元件实时更新
右键Design Cache文件夹，选择cleanup cache，可以把原理图中没用到，但在cache中存在的备份删除掉
第11讲对原理图中对象的基本操作
1、对象的选择
2、对象的移动
3、对象的旋转
4、对象的镜像翻转
5、对象的拷贝、粘贴、删除
选择多个元件：按住ｃｔｒｌ键，单击需要的元件
选中某个元件，并拖动的时候，连接关系还是连接的如果要切断这些连线，只是移动元件，就按住ａｌｔ键同时拖动元件
元件移动过程中，与连线接不上，解决的方法－－》ｏｐｔｉｏｎｓ－＞ｐｒｅｆｅｒｅｎｃｅｓ－－＞Miscellaneous－－＞打钩Ａｌｌｏｗｃｏｍｐｏｎｅｎｔｍｏｖｅｗｉｔｈｃｏｎｎｅｃｔｉｖｉｔｙｃｈａｎｇｅｓ
旋转元件选中后按Ｒ，有时候元件离原理图页面边框太近，按字母Ｒ可能旋转不了，原因是空间不够
元件镜像选中元件－－》ｅｄｉｔ－－＞Ｍｉｒｒｏｒ－－＞水平（快捷键Ｈ）或者垂直（快捷键Ｖ）
第12讲
1、修改元件的VALUE及索引编号方法
2、属性值位置调整
3、放置文本---编辑文本时换行时ctrl+enter！！！
4、文本的移动、旋转、拷贝、粘贴、删除
5、编辑文字的大小、字体、颜色
6、放置图形
原理图页面文本中换行ｃｔｒｌ＋ｅｎｔｅｒ
第13讲如何添加footprint属性
1、在原理图中修改单个元件封装信息
双击某个元件，在弹出的Property Editor中，修改元件的footprint信息，属性列表默认是横排显示，使其竖排显示的方法：鼠标放到属性栏最左上角，鼠标变成黑色向下箭头，右键选pivot
手动输入
2、在元件库中修改封装信息，更新到原理图
元件库中选择某元件options→packages propertities 通过replace cache把元件库中的修改带到原理图中。
在Design Cache中，右键选择replace cache ,在弹出的对话框中，选择replace schematic propertities 原来在原理图页面中的元件的属性信息就取消了，如元件编号，元件需要重新编号
注意分裂元件的编号问题
3、批量修改元件封装信息
选中多个元件，右键，edit properties,鼠标选中pcb footprint,右键选择Edit 在工程管理窗口中选择某个页面，右键，edit object properties，在列表中修改
或者选中整个工程文件*.dsn,右键选择edit object properties
可以选中几个表格，同时进行修改
删除方法delete properties,只是删除属性的值，该属性不会被删掉。
注意不同大小的电容，封装可能不一样
两种方法：（1）直接针对元件修改，分裂元件建议使用直接修改的方式（2）在property editor中选择元件修改
4 检查元件封装信息是否遗漏的快速方法
选中某页面或者整个工程，右键选择edit object properties,在弹出的表格中逐个检查有无遗漏。
第14讲生成网表
1、生成netlist前的准备工作
检查原理图的逻辑功能是否正确各器件之间的电气连接是否正确，对整个工程进行通篇检查。
对整个工程的元件进行重新编号
对整个工程进行电气特性检查
2、生成netlist方法
第15讲原理图后处理
1、生成元件清单
选中*.dsn,选择tools→Bills of Materials 会统计所有相同的元件的数目，比如用到的相同的去耦电容的个数
2、打印原理图
设定打印边框或者title block,每个页面单独设置，右键，Schematic page properties→grid reference 选择打印或者不打印边框或title block。
总结原理图绘制的流程：
1、元件库绘制，尤其是分裂元件，根据功能和输入输出绘制。
2、调用元件库，绘制原理图
3、原理图反复检查，纠错
4、对整个工程的元件进行重新编号
5、对整个工程进行电气特性检查
6、以上无误后，生成netlist网络报表（建好封装）
7、原理图后续处理，包括生成元件报表和打印原理图处理。
经常用到的快捷键：
capture CIS
原理图
放大I [in]
缩小o [out]
画线W
总线Ｂ
放置元件Ｐ
地或电源Ｇ
放置网络Ｎ
放置互连线时的任意角度按住shift画线
选择多个元件：按住ctrl键，单击需要的元件
选中某个元件，并拖动的时候，连接关系还是连接的如果要切断这些连线，只是移动元件，就按住ａｌｔ键同时拖动元件
旋转元件选中后按Ｒ，有时候元件离原理图页面太近，按字母Ｒ可能旋转不了，原因是空间不够
元件镜像选中元件水平（快捷键Ｈ）或者垂直（快捷键Ｖ）
文本换行ctrl+enter
元件库
分裂元件在几个part之间浏览ctrl+N ctrl+B
第16讲高速电路设计流程，本教程使用的简化流程
设计即正确原则，争取一次成功
高速电路设计流程：
?原理图逻辑功能设计、生成netlist
?PCB板数据库准备板框、层叠、电源、地
?导入netlist
?关键器件预布局（如插口位置、高速器件）
?布线前仿真、解空间分析，约束设计、SI仿真、PI仿真、设计调整
?约束驱动布局、手工布局
?约束驱动布线、自动布线、手工拉线可能需要调整层叠设计
?布线后仿真
?修改设计
?布线后验证
?设计输出、PCB板加工
?PCB功能调试、性能测试
<仿真只是验证设计经验，在高速电路板设计中，重要还是积累经验，利用经验，再用仿真来验证>
1、电路设计是充满直觉的过程，直觉来源于以往的经验
2、不盲从已有的经验，经验有正确的也有错误的，用怀疑的眼光去看待
3、正确的经验：什么情况下是正确的？为什么能解决问题？机理是什么？
4、错误的经验：为什么错误？如果使用错误的经验，会产生哪些问题？原理是什么？
如何快速积累经验：【高手在平时都在想什么，高手是如何快速养成的】
?学习SI PI（电源完整性）EMC设计的基本原理
?向高手学，而不是向老手学，高手和老手不是一个概念。理论支撑，理论在
实践中不断的验证过。知其然，也知其所以然。
?仔细分析学到的经验做法，对么？什么时候对，什么时候不对？
?设计中仿真，得到一个预期的性能目标。仿真不能解决一切问题，但可帮助
我们快速积累正确的经验
?后期测试，对比仿真结果。哪些问题达到了预期结果，哪些没达到？为什么
有这样的结果？有什么没有考虑到?分析背后的机理，总结经验。
加工误差
?下次设计中把积累的经验用上，重复这一过程，再测试，很多问题应该已经
解决了，还有什么解决的不好，为什么？分析，积累。重复此过程。。。
简化流程【cadence软件最基本的部分】
1、建零件库焊盘零件封装
2、创建电路板机械结构尺寸层叠结构预定义
3、导入网表
4、设定电气规则线宽线距其他规则
5、布局、布线
6、布线后调整零件编号丝印DRC
7、设计输出gerber文件drill文件图纸
学习方法：从简单的开始，把整个过程快速走一遍，先掌握流程，在已有基础上
再不断扩充。
没有什么东西可以一步到位，一劳永逸。循序渐进，步步为营
第17讲Allegro常用软件模块介绍，各个软件模块之间的关系
工具介绍
Allegro PCB Editor
用于创建修改设计文件，是主要的设计工具。可以单独启动，也可以在工程管理器中启动。
有两种模式：layout mode 和symbol creation mode。
当我们进行手工布局布线时，就工作在layout mode模式下。
symbol creation mode中可以创建及修改Package symbol、mechanical symbol、format symbol、shape symbol、flash symbol。
Padstack Designer
创建及修改焊盘panstacks
Allegro在创建零件封装时，焊盘需要单独设计，必须使用这个工具先创建焊盘。DBDoctor
用于检查设计数据中的错误，在设计的每一个阶段执行，可以部分修改错误。在生成光绘文件前必须进行DBDoctor检查。
Allegro Constraint Manager
Allegro约束管理器，布局布线约束规则的创建、管理、评估、检查等，如各种物理间距，线长，线宽等。可以与AllegroPCB Editor和Allegro PCB SI等完美集成，非常方便进行交互设计。
Allegro PCB SI
电路板信号完整性仿真工具，反射、串扰等噪声分析。布线前后都可以使用，布线前主要进行约束规则的开发。
Allegro PCB PI
电源完整性仿真工具。(15.7版本)不能仿真电源平面分割情况，可用其他工具替代。
工具之间的关系
Allegro 名词解释
第18讲Allegro PCB Editor 软件操作界面介绍
File change editor…用于切换软件组件在页面的标题栏会有提示
工程文件的浏览窗口，显示当前浏览的是图中白色框中的位置。可以shift+左键进行拖动
cmd是当前操作的命令，再下面是鼠标的坐标
第19讲allegro中两个重要的概念：class和subclass是什么。
Cadence 自带封装库的路径：C:\Cadence\SPB_15.7\share\pcb\pcb_lib\symbols 第20讲
1.Allegro零件库封装制作的流程步骤。
?表贴型元件尺寸符合IPC7351标准，参考软件PCB Matrix IPC LP Viewer
?设计表贴焊盘→利用标贴焊盘设计元件封装
2.规则形状的smd焊盘制作方法。
PCB editor Utilities→Pad Designer
表贴焊盘的设计：
1、定义，类型single，中间层（option），钻孔（圆形，内壁镀锡plated，
尺寸一定为0）
2、层的定义：BEGIN Layer（Top）层：只定义REGULAR-PAD
SOLDERMASK_TOP:只定义REGULAR-PAD参数，大于Begin layer层0.1mm
注：几个英文词汇解释
SOLDERMASK 阻焊层，用于绿油开窗。通常在阻焊层上除了过孔或焊盘之外，整面都是铺满的，在电路板制作的时候制作绢丝，再以绢丝将防焊油印制到电路板上。
PASTEMASK 助焊层，一般SMD焊盘才有，大小跟SMD焊盘一样，顾名思义，就是帮助焊接的。表示锡膏防护层，SMD采用电路设计软件产生的锡膏防护层制成钢模，而钢模上的孔就对应着电路板上的SMD原件的焊点，在元件焊接的时候先将干莫盖在电路板上，然后将锡膏透过钢模加在电路板上之后将SMD元件放上去，通常钢模上的孔径大小会比实际焊点铜模小一点。
FILMMASK 加测点和摆放测点会用的，是测点与测点之间的安全距离。没什么用，因为出图时是不会出这一层的，所以不了解这个也没关系。
3表贴元件封装制作方法。
步骤：
设置工作区尺寸Setup→drawing size
设置工作区栅格点Setup→Grids
画丝印层外框、无电气层外框、装配层外框
画参考编号在丝印层和装配层都有参考编号
详细步骤
?丝印层画元件的外框，在命令行输入坐标，x 0 0 表示坐标原点ix 1,表示x
方向增量为1，iy -1,y方向增量为-1,完成后右键选择done，也可按快捷键F2,完成
?Place Bound,无实际电气连接含义，用于在画板时，DRC检查，防止原件重叠画矩形框即可，比原件稍微大一点，可参考IPC7351标准
?参考编号在Assembly_Top层和Silkscreen_Top层都增加元件标号
layout→Lables→Ref des
Assembly_Top为装配层
移动、复制、删除，使用工具栏上的图标
4. 0805贴片电容的封装制作实例。
第21讲
1. BGA272封装制作TI DSP6713
2. 如何设置引脚名称，如何修改引脚布局
与上一讲基本相同
第22讲如何创建自定义形状焊盘
第一步，建立图形文件PCB Editor软件
第二步，利用图形文件创建焊盘Pad Designer软件
建立图形文件中，软件默认认为，铜皮必须是一个shape，不能是多个shape叠加在一起，使用shape→Merge shape,将多个图形组合成一个图形
建完图形是要创建成元件，File→Creat Symbol
修改Pad路径和Symbol路径，以便在Pad Designer中调用该图形。Setup→User Preferences→Design_paths下padpath 和psmpath
第23讲SOIC类型封装制作
第24讲PQFP类型封装制作，学习引脚的旋转方法
右键Rotate
1mil=0.0254mm ,1mm≈40mil
第25讲包含通孔类引脚的零件制作，零件制作向导的使用
1、在PCB Editor中创建Flash Symbol，之后，File→creat symbol
2、在pad designer中利用创建的Flash Symbol，制作焊盘
3、再利用焊盘制作封装
一般焊盘同时做方形和圆形两种，方形用于1号引脚
有散热焊盘Thermal Relief，大小和Regular Pad一致，Anti Pad比一般焊盘大0.1mm 通孔类焊盘通常比管脚大10mil即可阻焊层Top和Bottom都要，助焊层Top和
Bottom也都要。
内层：中间层用刚才创建的Flash Symbol
使用Pad Design软件制作焊盘时，执行File→check…,检查制作的焊盘是否有问题，然后再保存
利用向导制作零件封装
第26讲包含非电气引脚的零件制作方法如元件的安装孔
无电气属性的安装孔，在layer层设置的时候，只需要设置Begin 和end层，其他层都设成是NULL，无电气连接的孔，选择Mechanical,不会产生标号
第27讲如何创建电路板
在Outline层上添加Line作为电路板外框，
电路板四个角修改成半圆形，防止割伤Manufacture→Deminsion/Draft,再依次点击四个角的两边的线
添加允许布线的区域，即routekeepin:
setup→Areas→Route Keepin(允许布线的区域)RouteKeepout(禁止布线的区域)
添加元件摆放的区域，即Packagekeepin:方法有两种
第一种，如上，setup—Areas—Packagekeepin
第二种，Edit—Z-copy命令，注意设置好layer,Size有两个选项contract(收紧)和Expand(扩张)，点击某个框，就可自动生成了。
添加安装孔
Place—Manually 在advanced Setting中勾选Library,在placement List中选择Mechanical symbols,选择需要的安装孔，或者选择Package symbols，再选择自定义的。
Move按钮，可配合右侧Find标签使用，Find标签用途相当于滤波器
第28讲设置层迭结构，创建电源层地层平面
设置层叠结构Setup—Cross-Section
Physical Thickness 可以影响互联线阻抗？
插入电源层地层，layer type 设成plane,Film type设置成Negative负片
内电层覆铜：
Edit—Z-copy Find标签shape,Options标签，设置好哪一层勾选Creat dynamic shape【内电层经常会有过孔穿越，选择该选项会自动的将这部分覆铜区域挖空】,点击routekeepin线框
第29讲导入网表，栅格点设置，DRAWING OPTION设置
导入网表方法：
File—import –logic,在import directory中，加入网表文件所在的文件夹【网表文件一般保存在原理图路径下的allegro文件夹下】，点击import Cadence
导入网标后，可以在Place—Manually 查看一下
设置栅格点：
跟之前一样的设置方法，可以把所有电气层设置成同一栅格点，或者每层单独设置。
注：执行place—Manually,手动放置元件时，采用的栅格点是非电气层的栅格点第30讲手工摆放零件
手工放置元件
Place—Manually ,该界面右侧滤波器；点击Hide按钮，设置页面会消失，当在PCB 板编辑页面右键—Hide时，会再次出现
勾选AutoHide,在放置元件时，设置界面会自动消失，元件放置到PCB编辑区时，设置界面又会自动显示。
放置元件在顶层或底层，
放置在底层方法，勾选Option标签下的Mirror，不勾选则放置在顶层
第二种方法：Setup—Drawing Options—Symbol—勾选Mirror
对于已摆放的元件，改变层得方法：Edit--Mirror
Setup—Drawing option—symbol,Angle 批量设置旋转的角度
第31讲使用原理图进行交互式摆放
该方法适用于按照功能单元进行放置元件
与原理图进行交互时，需要先在Design Entry CIS中设置使能中间工具
选中原理图工程，Option—Preferences—勾选Enable Intertool Communication
再打开PCB Editor软件，点击place—Manually,
在Design Entry CIS中，右键点击元件，选择PCB Editor Select,或者按Shift+s，鼠标移动到PCB Editor中点击即可放下元件
第32讲按原理图页面进行摆放
把某个页面中的所有元件一次性导入到PCB Editor中原理：在Design Entry CIS 中设置元件的属性，再将该属性传递到PCB Editor中
第一步，添加某页面的元件属性
在Design Entry CIS工程管理器中，选中某页面点击Edit—Brows--parts 选中所有零件，点击Edit—Properties—New…创建新属性保存
第二步，选择工程文件，重新建立网表，Tools—Creat netlist –勾选Creat PCB Editor Netlist
点右侧的Setup,修改该配置文件，把配置文件中的元件属性激活，即添加PAGE=YES到[ComponentInstanceProps]中
第三步，勾选Creat or Update PCB Editor Board,一定要勾选ALLOW User Defined Properties,确定
第四步，在PCB Editor中，导入Netlist,File—import—logic ,一定注意勾选Creat user-defined properties，Import Cadence
第五步，Place—quickplace—place by properties value—添加的属性及属性值可在Edge选择元件摆放的位置，top bottom left right ,点击Place,即摆放完毕。
第33讲使用Allegro PCB Editor按room进行摆放
在PCB Editor中，首先将网表导进来，首先对某几个元件设置属性，Edit—Properties—Find标签-Find By name 选择Component or pin –点击more…把这几个元件加进来—Apply,--选择room属性，在右侧Room Value中，设置Value 的值。
在PCB板上添加room，Setup—Outlines—Room Outlines—设置Room Name Type 电路板顶层或底层—在电路板上画矩形—点击ok
【Room_Type Propertites :Hard 严格将元件放到room里面
Soft 可以摆放到外面
Inclusive 其他元件可以摆放到里面】
将元件加入到room 中 Place —quickPlace —Place by room —。。。。---点击place--ok 第34讲 使用OrCAD Capture CIS 按room 进行摆放
在Capture CIS 中，选中要设置的元件，右键—Edit Propertities —Filter by 选择Cadence-Allergro,找到room 属性，编辑之---Filter by 切换到 Current Properties ，Room 属性会显示出来---重新生成网表【选中工程文件 TOOLs —Creat Netlist 】 在PCB Editor 中，重新导入网表【File –import –logic –import Cadence 】---在PCB 中创建room ，方法同上一讲。
第35讲 快速布局，摆放过程中如何自动定位找到零件
鼠线隐藏 Display —Blank Rats —Al l
元件布局的方法：
1、 把元件全部调入到PCB 中【Place —Quickplace —place all component 】，
2、 把原理图打印出来，对照原理图上的各分块，把元件一个个移动到PCB 板
Outline 中 在控制面板的Find 标签中，Find by name 输入U1,U1就会自动挂到鼠标上，放置即可。
第36讲 PCB 布局基本知识简单介绍
调整元件主要用到的命令：Edit –Move Mirror Move 命令里面包含旋转
1、 模拟电路和数字电路分区放置，中间可以留一定的空隙。数字电路部分的走
线，不要穿越模拟电路部分
模拟：电源 运放 音频接口 数模转换
2、PLL 对噪声敏感，需要局部去耦：加emi 滤波器，电源从磁珠进来，经过EMI 滤波器，再接电容，进入到Pll,这几个元件尽量靠近DSP,走线越短越好。另外，
元件放置在同一层，不要经过过孔，另外 ，总线一定从最小电容引脚出来，接到PLL 上，其他局部去耦电路也一样，一定是从磁珠出来，依次经过大电容 小电容，最后从最小电容接到clock ，电源走线一般加粗。
3、时钟部分，总线部分远离模拟部分
4、开关电源不能离运放太近，线性电源可以
5、干扰对慢速器件影响小，对高速影响大，因此可以把慢速器件放到高速和干扰之间，起到一定的隔离干扰的作用。
6、滤波电容的摆放，3.3V 和1.2V 交叉均匀摆放在周围，而且电容值越小的电容，距离DSP 越近，因为电容都有一定的去耦半径。DSP 芯片有些地方没有引脚，可以在这些地方放置最小的电容，通过过孔连接到电源层和地层；如果电容要摆几圈才能放下，注意电容值最小的在里面，大电容（储能电容）放到四个角上，尽量也近一些，大电容要求不是很高。
7、满足6的情况下，端接电阻（排阻）尽量靠近DSP .
第37讲 约束规则设置对话框简介，各部分关系
NFM21PC474R1C3D
Setup--Constraints
---set standard values:可以设置某层的线与线、线与焊盘、焊盘之间间距、线宽等--Constraint Areas,设置约束区域
--Extended design rules—Space rule set,间距设计规则
---Physical rule set 最小线宽最大线宽最小颈状线宽度、长度（涉及信号完整性的问题）
第38讲约束规则设置方法
单独为某一网络设置线宽等约束规则：
第一步，添加规则：Setup—Constraint …--为规则命名，点击Add---为该规则进行单独设置线宽、过孔等
第二步：Edit –properties—find标签，Find by name,nets,找到要修改的网络—Apply—Table of Contents中，选择Net Physical Type ,为其设置一个Value
第三步，赋值列表中修改赋值，setup –constraint—assignment table—设置该网络
画框的时候可以只选框内的某种元素，如只选过孔，关键是用好右侧控制面板的滤波器。
第39讲线宽线距规则设置示例
电源地走线应该越宽越好【一般走线8Mil,电源走线20Mil】
1、设置规则Setup—Constraint—Physical rule set Set Values—Add—添加过孔大小
2、为电源网络添加属性Edit—Properties –Find Find by name Net More—添加电源网络—Apply ---为Net_Physical_Type添加Value
3、添加赋值表setup—Constraint—Assignment Table
时钟走线比普通信号线要宽一些时钟线与其他线之间的间距也要宽一些，一般都设成12Mil
还有晶振相关的网络
布线前应该先把这些规则设置好
第40讲区域约束规则设置
DSP BGA封装的引脚很密集，上一讲中设置的线宽太大，就不能走通了，此时，使用区域约束规则设置。
Setup –constraint—Constraint Areas—勾选Areas require a Type property –点击ADD,在PCB板上添加一个shape【默认是在Constraint_Area的subclass】--为shape增加属性Attach Property,shapes..-,再点击下刚才画的shape线—为Net_Physical_Type和Net_Spacing_Type赋值---再在Assignment Talbe中，设置当在该区域中时，使用何种规则
第41讲
打开约束管理器：Setup—Electrical Constraint Spreadsheet…
Display—Show Rats—Net,显示某一网络的鼠线
再在约束管理器中，右键Select某一网络，即可只显示某一网络的鼠线
Xnet:Cadence中，将电阻或电容两端的走线认为是同一Xnet
1. 设置器件模型，加载模型库，赋予器件模型
添加模型库Analyze—SI/EMI Sim—Library—Add existing librry—Add path
添加模型Analyze—SI/EMI Sim—Model—autosetup 模型库中已有的就自动加载
了，
没有器件模型的要自己加：点击Find model—删掉Model Name Pattern，点击空白处，可用的model就在列表下显示出来
打开约束管理器，Setup—Electrical Constraint Spreadsheet…--Routing—Wiring,就会以Xnet方式显示
2、Constraint manager objects显示设置
打开约束管理器，
显示可以用Filter控制一下，在Object上右键–Filter…
3.创建总线如地址总线
在约束管理器窗口，首先选中总线，右键—Creat—Bus…--为总线命名
第42讲设置拓扑约束（方法1）
对高速布线，要保证信号的完整性，需要某种拓扑结构
1、首先先显示地址总线中的一条网络Display—show rats—net ,打开约束管理器，选择某一网络【右键select】
2、编辑拓扑结构Logic—Net Schedule ,点击第一个引脚，移动鼠标，右键Insert T,点击左键，放下连接点T,点击第二个引脚，回到T型连接点，点击下，再点击第三个引脚
T型连接点连接快速和慢速器件，如果T型连接点到两者间的距离近似相等时，信号完整性最好
3、点击该网络，右键Creat—Electrical Cset
4、选中其他地址线，右键Electrical Cset Reference
5、点击约束管理器左侧All constraints—User-Defined, 右侧Object下的新命名右键，打开Sig explor,就会显示软件提取的拓扑结构，Set—constraints—Wiring—Schedule选Template,Verify Schedule选yes,ok---File—update constraint Manager
6、打开约束管理器，显示Pass,如果没显示，Analyze—Analyze Modes…打开stub length/Net 勾选On-line DRC
第43讲设置拓扑约束（方法2）
目的，数据总线出来后，接到慢速的Flash和高速的RAM上，要保证Flash和RAM上的信号反射叠加以后，干扰最小
1、首先显示要设置拓扑结构的网络，同上
2、约束管理器中，右键选中的多条总线，sig xplorer
3、Sigxplorer中，首先删除掉T型点处的连线，如有必要，复制一段走线到,使
Flash和RAM到T型点之间都已一段连接线
4、对于不匹配的网络，如数据线的0-15接法同上，16-31只接Flash,可以把16-31
排除。方法：set –optional pins ,点击RAM（因为16-31没有接RAM）,此时RAM 变其他颜色
5、Set—constraints…--wiring ---Verify Scheduel 选yes,ok---File—update constraint
Manager
6、所有总线0-31都会显示pass,在PCB板上，就会出现效果
第44讲线长约束设置
高速信号线
约束管理器—Routing—Wiring—右键某一网络---sigxplorer,打开提取的拓扑结构–set—constraints—Prop Delay设置线长—设置哪两个引脚间的线长Rule Editing
下From to,
Rule Type设置为Length ，Min Length和Max Length设置的线长是通过仿真得到的—点击ADD,约束添加成功—File—Update constraints manager
Constraint manager—Routing---Min/Max Propagation中，可以看到变化在prop Delay中，违反规则的网络会用红色显示
Analyze—Analysis Mode –Propagation Delay打开，就可以进行线长检查
第45讲相对传播延迟设置，即等长设置
蛇形走线，保证走线等长
T型连接点两个分支等长，【布线完后通过仿真查看等长效果】设置方法如下：约束管理器—数据总线上右键选sigxplorer—set constraints—Rel prop Delay
1、点击New ---From to【T型连接点到一端】---Scope设为local(T型连接点的
两条线属于同一Xnet,所有设为Local,若同一总线内的，设为Global)---Delta Type none---Tol Type【tolerance容差】设为Length，Tolerance设成500mil—点击ADD
2、再新建一个，使用与3同样的名字，Scope local，From to修改成T型连接
点到另一端
3、File—update Constraint manager
数据总线等长
约束管理器—数据总线上右键选sigxplorer—set constraints—Rel prop Delay
1、点击New ---From to---Scope设为Global(T型连接点的两条线属于同一Xnet,
所有设为Local,若同一总线内的，设为Global)---Delta Type none---Tol Type 【tolerance容差】设为Length，Tolerance设成500mil—点击ADD
2、File—update Constraint manager
查看：在约束管理器中Routing—Relative Propagation Delay—
Analyze—Analysis Modes—选中Relative Propagation 勾选On-line DRC
第46讲差分对规则设置
第一种方法：
1、创建差分对：在约束管理器窗口，routing—wiring ---右侧表格中，选择构成差分对的两条网络，右键—creat—Differential Pair –点击Creat
2、设置差分约束规则：
约束管理窗口routing—Differential Pair,找到刚才命名的差分对，直接在右侧表格中设置数值，
Phase Tolerance:两条线最大允许的长度差值
经过以上设置，当在布一条差分对的走线时，另一条会自动按照规则走线
第二种方法：[不全]
1、Logic –assign Different Pair
2、Setup ---constraints---Electrical constraint sets—DiffPair Values—
使用第一种方法即可。
第47讲布线准备
1.布线准备：设置颜色
2.布线准备：特殊方式显示电源网络的飞线
Edit—Properties—Find by name ---more—选中电源和地网络---Apply—设置
Ratsnest_Schedule值为power and ground.
3.布线准备：网络的高亮设置
Display—Color visibility—Display –设置飞线颜色临时高亮，永久高亮，背景颜色等
Display—Highlight—点击某一网络【网络高亮显示时默认是虚线，可以设成实线，方法：setup—Preference—Display—display-nohilitefont】
4.布线准备：DRC标记显示方式
填充：Setup –user preference—display—display_drcfill
颜色：Display visibility
标记大小display—drawing options—display标签—DRC Marker size
5.布线准备：布线栅格点设置
布线时栅格点尽量小一些
6.布线准备：飞线显示的开关
Display—show Rats Blank Rats
7.布线准备：用不同的颜色同时高亮不同的网络
分割地平面的时候非常有用，将1.2V 1.8V 3.3V以不同颜色高亮显示
Display—Highlight—右侧find标签只选中Net，其他关闭--option标签，选择一种颜色—点击某一引脚
第48讲BGA零件的自动扇出
Route—Fanout by pick—右侧find标签只选择Comps,其他关闭—点击BGA元件以上操作时扇出了信号线，没有引电源和地，如果要把电源和地一起扇出，则要：在约束管理器中将电源地的约束属性暂时关闭。
当Fanout by pick命令处于激活状态时，可以右键setup,对扇出进行设置
如：
扇出方向
过孔在元件面积内或外【一般选择anywhere,否则有时在内部打不完，剩下的就不给打了】
最大引出线长度
扇出的引脚类型：电源网络、信号网络、未使用的引脚
最外圈和次外圈的信号引脚可以不用过孔，删掉
第49讲手工布线、控制面板中内容解释
Route—connect
Bubble,走线遇到障碍物时的处理方式：Hug only,围绕障碍物，抱紧
Hug preferred 遇到障碍物时，首先选用抱紧方式，抱紧不可时，则使用推挤方式
Shove preferred遇到障碍物时，首先选用推挤方式，抱紧不可时，则使用抱紧方式
抱紧：第一条走线不变，第二条线紧贴第一条，
推挤：第二条线紧贴第一条，第一条走线也向里更改下位置。
可以同时拉多根线，框中几个引脚，开始拉线就会同时拉多根线
Miter 最小转角
第50讲走线
1.走线：拉线
注意右侧的控制面板
拉线中换层：option标签Act
2.走线：加过孔，换层走线快捷键F6
加过孔，add connect命令激活状态下，双击即可添加，注意控制面板中使用的过孔类型
另一种方式是右键—Add Via
加过孔后走线层自动更换
换层：右键swap layers
走线转角：右侧Options标签下Line lock 关掉off，选择Line,可以任意走直线3. 走线：控制线宽，修改右侧标签的线宽，只影响之后的走线线宽，之前的不改变。
4. 走线：推挤、抱紧
推挤可以选择是否推挤过孔，如下：
Bubble选择Shovepreferred时，Shove vias：off,不推挤过孔
Minimal:优先抱紧，抱紧不成功，则推挤
Full:优先选择推挤
5．走线：抓焊盘
Options 标签下，Snap to connect point,走线到终点时单击下焊盘，自动连接到焊盘中心位置。
6. 走线：替换走线
走线时选中Option下的Replace etch,在两个引脚间的原来的走线会被替换。8.走线：自动完成
走线到一半时，右键—Finishing，走线会自动连接到终点，一般同时选择抓焊盘
9.走线：控制出线方向
走线时，右键--toggle
第51讲群组布线
方法1、对几个网络框选
方法2、处于拉线命令状态时，右键—Temp Group—点击要布线的几个引脚—右键done
线宽设置：走线状态，右键-Route Spacing---
控制线带白叉，如要更换控制线，右键—change Control Trace-点击要设的走线如果群组中某条线要单独布一段距离，如遇到过孔，则先选它为控制线，再右键single trace Mode—单独走控制线—右键，取消Single trace mode,其他几条线就会跟进，但不加过孔。
第52讲布线时信息显示
1.布线时显示延迟以及相对延迟信息
Setup –User Preferences—Editor—Etch—allegro_dynam_timing打开allegro_dynam_timing_fixdpos打开，相对传播延迟会显示，而且窗口固定在右侧控制面板下面显示，否则跟随鼠标浮动。
延迟信息显示窗口：如果Dly窗口显示绿色，说明线长满足之前设置的走线长度要求
黄色说明只是粗略计算，意义不大，布完线显示的信息才有意义
Delay 意义说明，如
Dly+931.889，红色，右侧，说明当前走线超出约束规则最大值931.889 超出时数字显示靠边框右侧
Dly -176.01 黄色，左侧，说明当前走线不到约束规则最小值，还差176.01，不足时数字显示靠边框左侧
Dly -443.318 绿色，说明当前走线位于约束规则中，但是距离最大值更近一些，与最大值差443.318mil
2.动态显示走线长度
实时显示走线长度，allegro_etch_length_on 勾选
第53讲差分布线方法
1.伴随走线
设置好差分对，走线的时候，点击差分对一个网络，另一个网络会跟随着自动走线
2.单根走线模式
同上一讲Single trace mode,走完某一单根时，右键点击Next,可以再单独走另一根，两根都走完单独部分，取消single trace mode ,两根会同时走
差分对等长很重要，
3.添加过孔【注意右侧option选项】
布线命令激活时，右键先选择Via Pattern,再右键ADD via
4.自动分离与靠拢
Route—Slide—点击差分对的一条，可以进行修线，修线时另一条伴随进行修改。Option选项有个Vias with segments，勾选的话过孔会跟随修改
第54讲两种高速布线形式
1.含T形连接点的网络走线方法
T型连接点作为虚拟引脚来处理
T型连接点标记大小修改Setup—Drawing Opion—Display---Rat T(Virtual Pin)size
需要注意的地方：
Find下只勾选Cline segs,再在Options标签下，Ts with segments,勾选，则执行Route—Slide会同时移动T型连接点
Find下只勾选Rat Ts,slide时只选中T型连接点，所有与T型连接点连接的线都会移动
2.蛇形走线方法调整时序所必须的，但对信号质量会有一定的影响
Route—Delay Tune—Option标签中选择相关设定—点击要走蛇形线的走线，并拖动出一方框，则会在方框中自动出现蛇形走线，注意观察右侧Dly窗口，确定蛇形走线是否已满足要求。
Option标签下的Centered选项，选中再画蛇形线，意思是以当前线为中心，左右对称
Gap选项：两线之间空白的宽度
Allow DRCs,不勾选的话，如果画蛇形线会违反规则，则不会画出，勾选，则
cadence 学习笔记
1. Allegro中我设置了highlight的颜色为白色，但选中后颜色是白蓝相间的，很不方便查看。是什么地方需要设置，哪位大虾告诉哈我？ 答：setup/user preferences/display/display_nohilitefont 这个选项打勾就行了。 2. 不小心按了Highlight Sov后部分线高亮成白色，怎样取消？ 答：这个是用来检查跨分割的，取消的办法是：如果是4层板的话，在电源层跟地层都铺上地网络，然后再按Highlight Sov刷新即可。 3. 如何更改Highlight高亮默认颜色？ 答：可以在Display->Color/Visibility->Display->Temporary Highlight里修改即可，临时修改颜色可以点Display->Assign Color来实现。 4. 如实现Highlight高亮部分网络，而背景变暗，就像Altium Designer那样？ 答：可以在Display->Color/Visibility->Display->Shadow Mode打开该模式，并且选中Dim active layer 即可。 5. 快速切换层快捷键 答：可以按数字区里的“-”或“+”来换层。 6. OrCAD跟Allegro交互时，出现WARNING [CAP0072] Could not find component to highlight 错误等？ 答：OrCAD输出网表，Allegro导入网表，确保两者对的上号，然后在Orcad选中元件，再右键Editor Select，即可在Allegro中选中该元件；反过来，在Allegro中要先Highlight某元件，在Orcad中变会选中该元件。 1.ORcad :首先打开orcad和allegro分别占1/2的窗口界面。然后orcad中Tools/creatnetlist/PCB Editor中Create PCB Editor Netlist下的Options中设置导出网表的路径。然后确定导出网表。 2.Allegro:Files/Import/Logic/ 最底下的Import directory中设置刚才导出网表的路径。然后导入即可，只要不出现error即可。 3.操作互动：首先在allegro中选中高亮display/Highlight，然后到orcad中选中一个元件或者引脚哪么对应的allegro中旧高亮显示了。当然了选中Dehighlight就可以不高亮显示了。 7. 关于盲孔及埋孔B/B Via的制作方法？ 答：可先制作通孔Thru via，然后Setup->B/B via definitions->Define B/B via，如下图，完成后，再在Constraint Manager->Physical->all layers->vias里添加B/B Via即可。
Cadence学习笔记4PCB板设计
Cadence学习笔记4__PCB板设计 打开PCB Editor，新建一个文件File→New，模板选择Board，文件名为myBoard，点击Browse…选择文件路径，然后点击ok，如下图： 可能因为是破解软件，有的时候一些命令会没反应，保存好文件后，重新打开程序。 这个文档只介绍双层板设计。 设置板子大小： 点击工具栏setup→Design Parameter弹出窗口如下，在Design选项卡下面，单位选择mils，表示这个板子的所有的默认单位都是mil，精度Accuracy选择2，因为后面要出光绘，太大了也没用，大小设置4000*4000，相应的左下角坐标设为-2000和-2000，其余默认即可，第一行两个-2000是第二行两个4000的一半，表示原点在板子中心。一般情况下这里设置的板子应比比实际大小更大一些，特别是宽度，这样有利于摆放元器件。
接着设置栅格点大小，点击工具栏setup Grids，勾选“Grids On”显示栅格点，在非电气属性区域Non-Etch设置为25mil，表示布局<摆放元件）时的最小栅格点为25mil，在电气属性区域All Etch及下面的TOP和BOTTOM设为5mil，表示布线时的最小栅格点为5mil，在All Etch这里的Spaceing x和y可以设置所有层的电气属性栅格点，在下面的TOP和BOTTOM可以单独设置各个层，这里默认的是两层，如果还有更多的层，都会在这里显示。
设置板框： 板框大小就是做出来的板子的实际大小，根据实际情况确定。点击Add→line或左侧工具栏的划线图标，在右侧工具栏选择Options，然后选择类Board Geometry和子类 Outline，其余默认，如下图。其右上角有三个很小的图标，可以点击右上角的图标将其展开，否则鼠标移开后会自动收缩，展开后也可以点击将其收缩。如果不小心点击关掉了这个小窗口，可以在上方工具栏View→Windows勾选Options，同样的Visibility 和Find都可以这么操作。如果Options、Visibility和Find窗口都是点击了展开，那么可以点击将其中一个置于最前。
FPGA学习心得
回想起自己学FPGA，已经有一段时间了，从开始的茫然，到后来的疯狂看书，设计开发板，调电路，练习各种FPGA实例，到最后能独立完成项目，一路走来，感受颇多，拿出来和大家分享，顺便介绍下自己的一点经验所得，希望对初学者有所帮助。 废话不说了，下面进入正题，学习FPGA我主要经历了这么几个阶段： ①、Verilog语言的学习，熟悉Verilog语言的各种语法。 ②、FPGA的学习，熟悉QuartusII软件的各种功能，各种逻辑算法设计，接口模块(RS232,LCD,VGA,SPI,I2c等)的设计，时序分析，硬件优化等，自己开始设计简单的FPGA 板子。 ③、NiosII的学习，熟悉NiosII的开发流程，熟悉开发软件(SOPC,NiosII IDE),了解NiosII 的基本结构，设计NiosII开发板，编写NiosII C语言程序，调试板子各模块功能。先来说说第一个阶段，现在主要的硬件描述语言有VHDL，Verilog两种，在本科时老师一般教VHDL，不过现在 Verilog用的人越来越多，其更容易上手(与C语言语法比较类似),也更灵活，现在的IC设计基本都用Verilog。像systemC，systemVerilog之类的应该还在萌芽阶段，以后可能会有较大发展。鉴于以上原因我选择了Verilog作为我学习的硬件描述语言。 其实有C语言的基础，学起Verilog的语言很简单，关键要有并行的概念，所有的module，assign，always都是并行的，这一点与软件语言有明显不同。这里推荐几本评价比较好的学习Verilog的书籍： ①、《verilog 数字系统设计教程》，这本书对于入门是一本很好的书，通俗易懂，让人很快上手，它里面的例子也不错。但本书对于资源优化方面的编程没有多少涉及到。 ②、《设计与验证Verilog HDL》，这本书虽然比较薄，但是相当精辟，讲解的也很深入，很多概念看了这本书有种豁然开朗的感觉，呵呵。 学习Verilog其实不用看很多书，基本的语法部分大家都一样，关键是要自己会灵活应用，多做练习。 Verilog语言学了一段时间，感觉自己可以编点东西，希望自己编的程序在板子上运行看看结果，下面就介绍我学习的第二个阶段。 刚开始我拿了实验室一块CPLD的开发板做练习，熟悉QuartusII的各种功能，比如IP的调用，各种约束设置，时序分析，Logiclock设计方法等，不过做到后面发现CPLD 的资源不太够(没有内嵌的RAM、不能用SignalTapII，LE太少等)，而实验室没有FPGA开发板，所以就萌生了自己做FPGA开发板的意图，刚好Cadence我也学的差不多了，就花了几天时间主要研究了FPGA配置电路的设计，在板子上做了Jtag和AS下载口，在做了几个用户按键和LED，其他的口全部引出作为IO口，电路比较简单，板子焊好后一调就通了(心里那个爽啊...)。我选的FPGA是cycloneII系列的EP2C5，资源比以前的FPGA多了好几倍，还有PLL，内嵌的RAM，可以试试SignalTapII，用内嵌的逻辑分析仪测试引脚波形，对于FPGA的调试，逻辑分析仪是至关重要的。利用这块板子我完成了项目中的几个主要功能：RS232通信，指令译码，配置DDS，AD数据高速缓存，电子开关状态设置等，在实践中学习起来真的比平时快很多，用到什么学什么动力更大。这个时候我主要看的数据有这几本感觉比较好： ①、《Altera FPGA/CPLD 设计（基础篇）》：讲解一些基本的FPGA设计技术，以及QuartusII中各个工具的用法（IP，RTL，SignalProbe，SignalTapII，Timing Closure Floorplan，chip Editor等），对于入门非常好。 ②、《Altera FPGA/CPLD 设计（高级篇）》：讲解了一些高级工具的应用，LogicLock，时序约束很分析，设计优化，也讲述了一些硬件编程的思想，作为提高用。
Cadence学习笔记(十三)
1. 有些特殊的焊盘上要打很多孔，需要在Multiple Drill里设置。 2. .psm是元件封装的数据文件，不能直接编辑，.dra是绘图文件，我们可以用软件打开它对封装进行编辑。 3. 按room摆放： 使用PCB Editor， 1）在PCB Editor里设置room属性，导入网表后,Edit - Properties,在Find by name中选择Comp (or Pin)，点击More，选择需要赋予room属性的元件，弹出Edit Property对话框 ，在左边的Available Properties中选择Room，value=power3v3，然后点击Apply，在Show Properties 窗口可以看到所选的元件都有ROOM=power3v3，这样元件有了room属性； 2）接下来在PCB Editor里添加room区域，Setup - Outlines - Room Outline，在Create/Edit Option 选择Draw Rectangle，在板框内部拉出一个矩形框； 3）按照room属性来摆放，Place - Quick Place，在Placement Filter里选择Place by room，在下拉列表中选择power3v3，点击Place。 使用Capture CIS， 1）选中元件，右键Edit Properties，Filter by选择Cadence-Allegro，找到ROOM编辑，填写power1v6，再切换到
Allegro学习笔记之2——覆铜
Allegro学习笔记之2——覆铜 所谓覆铜，就是将PCB上闲置的空间作为基准面，然后用固体铜填充，这些铜区又称为灌铜。 敷铜的意义： 1)减小地线阻抗，提高抗干扰能力； 2)降低压降，提高电源效率； 3)与地线相连，还可以减小环路面积。 4)也出于让PCB 焊接时尽可能不变形的目的，大部分PCB 生产厂家也会要求PCB 设计者在PCB 的空旷区域填充铜皮或者网格状的地线。 不过敷铜如果处理的不当，那将得不赏失 这是一个实测的案例，测量结果是利用EMSCAN 电磁干扰扫描系统(https://www.sodocs.net/doc/387031443.html, )获得的，EMSCAN 能使我们实时看清电磁场的分布。 在一块多层PCB 上，工程师把PCB 的周围敷上了一圈铜，如图1 所示。在这个敷铜的处理上，工程师仅在铜皮的开始部分放置了几个过孔，把这个铜皮连接到了地层上，其他地方没有打过孔。
在高频情况下，印刷电路板上的布线的分布电容会起作用，当长度大于噪声频率相应波长的1/20 时，就会产生天线效应，噪声就会通过布线向外发射。 从上面这个实际测量的结果来看，PCB 上存在一个22.894MHz 的干扰源，而敷设的铜皮对这个信号很敏感，作为“接收天线”接收到了这个信号，同时，该铜皮又作为“发射天线”向外部发射很强的电磁干扰信号。我们知道，频率与波长的关系为f＝C/λ。 式中f 为频率，单位为Hz，λ为波长，单位为m，C 为光速，等于3×108 米/秒 对于22.894MHz 的信号，其波长λ为：3×108/22.894M=13 米。λ/20为65cm。 本PCB 的敷铜太长，超过了65cm，从而导致产生天线效应。 目前，我们的PCB 中，普遍采用了上升沿小于1ns 的芯片。假设芯片的上升沿为1ns，其产生的电磁干扰的频率会高达fknee = 0.5/Tr ＝500MHz。 对于500MHz 的信号，其波长为60cm，λ/20=3cm。 也就是说，PCB上3cm 长的布线，就可能形成“天线”。所以，在高频电路中，千万不要认为，把地线的某个地方接了地，这就是“地线”。一定要以小于λ/20 的间距，在布线上打过孔，与多层板的地平面“良好接地”。 注意问题： 那么我们在敷铜中，为了让敷铜达到我们预期的效果，那么敷铜方面需要注意那些问题： ?如果PCB的地较多，有SGND、AGND、GND，等等，就要根据PCB板面位置的不同，分别以最主要的“地”作为基准参考来独立覆铜，数字地和模拟地分开来敷铜自不多言，同时在覆铜之前，首先加粗相应的电源连线：5. 0V、3.3V等等，这样一来，就形成了多个不同形状的多变形结构。 ?对不同地的单点连接，做法是通过0欧电阻或者磁珠或者电感连接； ?晶振附近的覆铜，电路中的晶振为一高频发射源，做法是在环绕晶振敷铜，然后将晶振的外壳另行接地。 ?孤岛（死区）问题，如果觉得很大，那就定义个地过孔添加进去也费不了多大的事。 ?在开始布线时，应对地线一视同仁，走线的时候就应该把地线走好，不能依*于覆铜后通过添加过孔来消除为连接的地引脚，这样的效果很不好。 ?在板子上最好不要有尖的角出现（<=180度），因为从电磁学的角度来讲，这就构成的一个发射天线！对于其他总会有一影响的只不过是大还是小而已，我建议使用圆弧的边沿线。
Cadence 16.2 学习笔记(一)
D:\Cadence\SPB_16.3\share\pcb\pcb_lib\symbols 原理图操作 Friday, September 07, 2012 12:47 PM
为什么我的cadence16。3绘制原理图DRC 检测没问题之后，生成网表出现错误呢error initializing COM property pages: 无效指针 ? ? I'm using 16.2 demo version on the 64bit version of Windows 7. When I try to create a netlist, it generates generates an error message saying: "Error initializing COM property pages: Invalid pointer" The netlist creation window has a blank PCB Editor tab, in which I can't generate a netlist for PCB Editor.Anyone knows the solution? Thanks. I found the (partial) solution as following: Error while creating a netlist in Capture My operating system is Vista. I get the error -“Error initializing COM property pages: Invalid pointer ”while trying to generate the Allegro net list. PROBLEM: While creating a netlist in OrCAD Capture 9.2.3, the following error message appears “Error initializing COM property pages: Invalid pointer ”. Why? SOLUTION: This error message appears because of an improper entry in the registry of the pxllite.OCX file. You can solve this problem in the following tree ways: Solution 1: Manually register the Dynamic Link Libraries (.DLL). To manually register the pxllite.ocx file: 1. Choose Start > Run to open the Run window. 2. Type cmd to open the command line window (CTRL+right click, run as admin) 3. Go to
CADENCE快捷键归纳
cadence 快捷键总结 Cadence版图布局软件Virtuso Layout Editor快捷键归纳(也就是Virtuso中说的Bind key) 写在前面：以下我所归纳的快捷键是我在版图培训时通过阅读Cadence帮助文件和菜单命令一个个试出来的，有些我只知道作用而暂时想不到相应的中文翻译。还有一些快捷键帮助文件中有，但我试了没用，可能是要在Unix下吧^_^。希望对学版图设计的有所帮助吧。有不妥的地方还请多多指教啊。 首先介绍下鼠标、键盘操作吧: 1）单击左键选中一个图形(如果是两个图形交叠的话，单击左键选中其中一个图形，在单击选中另一个图形) 2）用左键框选，选中一片图形，某个图形要被完全包围才会被选中。 3）中键单击调出常用菜单命令(很少用，要点两下，麻烦。我们有快捷键的嘛) 4）右键点击拖放用来放大。放大后经常配合F键使用，恢复到全部显示。配合Tab键使用，平移视图。右键还有“Strokes”，就是点住右键画些图线，就能实现调用某些命令。 5）Shift+左键加选图形，Ctrl+左键减选图形。(Cadence菜单中大写表示+按shift，Ctrl 写成^) 6）F1 显示帮助窗口。 7）F2 保存。 7）F3 这个快捷键很有用，是控制在选取相应工具后是否显示相应属性对话框的。比如在选取Path工具后，想控制Path的走向，可以按F3调出对话框进行设置。 8）F4 英文是Toggle Partial Select，就是用来控制是否可以部分选择一个图形。 9）F5 打开。 F6，F7帮助上有，但我试过，没反应-_-!!! 10）F8 Guided Path Create 切换至L90XYFirst。 11）F9 是Filter Size 我不知道怎么用。 12）Ctrl+A 全选。这个和windows下是一样的。 13）Shift+B Return。这个牵扯到“Hierarchy”。我翻译成“层次”。这个命令就是层次升一级，升到上一级视图。
学习笔记-candence16.6-原理图部分
Candence16.6学习笔记目录 一、原理图设计部分 1.针对原理图界面的操作 2.对原理图进行编辑 3.对制作原件的编辑 4.生成网表 5.生成清单和打印设置
一、针对原理图界面的操作 1.Design entry CIS: 进行板级设计时用来画原理图的。 2.PCB Editor:cadence 进行布局布线的软件。 3.Cadence product choices-----OrCAD capture CIS 4.进行原理图页面个性化设置（整体设置） Options-->design template.. （即原理图页面模板） 4.1. 进行原理图页面个性化设置（单页设置） Options-->schematic page propertise.. 5. .drn 文件是建立的工程的数据库文件，包括电路原理图（schematic）、元件库（design cache）、输出文件（outputs）。 6.工具栏的显示、隐藏和自定义 View-->toolbar 7.更改原理图背景颜色 Option-->Preferences.. 8.原理图的放大、缩小 ①快捷键i、o。 ②View-->zoom-->in/out ③按住ctrl ，滚动鼠标。 二、对原理图进行编辑 1.旋转元器件：快捷键R
2.画线：places -->wire 快捷键W 3.任意角度画线：画线时按住shift 4.网络节点：junction 5.删除网络节点：按住“s”键，鼠标左键单击节点，此时出 现一个方框，这时按“delete”键，即可删除。 6. 浏览命令browse 整体浏览：选中.drn 文件Edit-->browse-->parts/nets...... 点击原件标号可以直接定位到该原件。 三、对制作原件的编辑 1.批量放置管脚：place--pin array 2. 批量修改管教：选中需要修改的管脚--- 右键---edit
CADENCE16.3学习心得
CADENCE16.3 学习心得 1原理图 1.1图纸模版的设定 1.1.1标题栏的新建 1.新建一个LIBRARY,从已有设计SCH的design cache把tittle block拷贝到新建的库中， 打开编辑 2.需要插入公式LOGO时可以在库的编辑环境下Place Picture,在指定位置插入LOGO， 将做好的库保存在指定无中文字符的路径下。要使用这个标题栏模版时，在如下图 所示的Library Name栏指定库路径和库名，在Title Block 栏中选择新建的标题名称 1.1.2图纸大小的设定 在Page Size栏中设定图纸的默认大小，一般默认设置A3纸张大小。 以上设置好后便可以新建工程文件，需要注意的是图纸模版的设定对当前的项目是无效的，只对新建的项目有效
1.2原理图页面建立 对于有一定规模的设计一般采用多页设计的原则，按照功能模块进行分页设计，在原理图根目录下放置，系统框图（System:System Block Diagram），原理图修改记录页（Memo:Hardware Modify Record）,多页层次连接关系（System:System Symbol）、电源（POWER），其余原理图按照功能模块建立对应的文件夹，如时钟电路放在CLOCK文件夹下，多层原理图设计文件夹和文件需增加编号确定页面显示顺序，如下图所示： 1.3元件添加和放置 点选PLACE PART后，首先在Libraries栏中选择对应元件的库，然后在Part List栏中选择对应的元件，添加到原理图页面中。 1.4连线和端口的添加 点选PLACE WIRE添加普通走线，点选PLACE BUS增加总线走线，总线标注应注意单线标注为BD0到BD7，总线标注为BD[15:0]时，总线网络标号不能标注为BD[7:0]，否则会由于总线宽度不匹配出现DRC错误。对于没有连接的引脚应该Place No Connect 。 1.5层次化电路图创建 如果电路按照功能模块设计，选择Place Hierachical Block弹出如下对话框：
cadence封装学习笔记(含实例)
Cadence封装制作实例 这是因为本人现在在学习PCB layout，而网上没有很多的实例来讲解，如果有大师愿意教我那有多好啊，嘿嘿！这里本人把学习cadence封装后的方法通过实例给其他的初学者更好的理解，因为本人也是初学者，不足或错误的地方请包涵，谢谢！ 一. M12_8芯航空插座封装制作 1.阅读M12_8芯航空插座的Datasheet了解相关参数； 根据Datasheet可知： a.航空插座的通孔焊盘Drill尺寸为 1.2mm≈50mil，我们可以设计其焊盘为 P65C50（焊盘设计会涉及到）； b.航空插座的直径为 5.5mm=21 6.53mil，以5.5/2mm为半径； 2.根据参数设计该航空插座的焊盘； a.已知钻孔直径Drill_size≈50mil可知：Regular Pad=Drill_size+16mil 通孔焊盘尺寸计算规则： 设元器件直插引脚直径为M，则 1)钻孔直径Drill_size=M+12mil，M≤40
=M+16mil，40＜M≤80 =M+20mil，M＞80 2)规则焊盘Regular Pad=Drill_size+16mil，Drill_size＜50mil =Drill_size+30mil，Drill_size≥50mil =Drill_size+40mil，Drill_size为矩形或椭圆形 3)阻焊盘Anti-Pad=Regular Pad+20mil 4)热风焊盘Drill_size＜10mil，内径ID=Drill_size+10mil，外径 OD=Drill_size+20mil； Drill_size＞10mil，内径ID= Drill_size+20mil 外径OD= Regular Pad+20mil = Drill_size+36mil，Drill_size＜50mil = Drill_size+50mil，Drill_size≥50mil = Drill_size+60mil，Drill_size为矩形或椭圆b.按照通孔焊盘计算方式我们命名为P65C50，打开Pad_Designer； File\NEW,点击Browse，选择文件所放路径，新建P65C50.pad文件 新建好文件后，设置相关参数：
cadence培训心得
张老师： 您好！ 非常感谢张老师提供了这样一个珍贵的学习机会。J谢谢！ 我已经顺利完成了北京中关村Cadence软件学院IC设计提高班逻辑设计专业2004年7月11日至8月1日的暑期培训，顺利地回到北航开始新的学习生活，现对这段愉快而有意义的培训总结如下表所示。 总的来说，这段时间主要是对ic设计流程和cadence的前端设计工具使用基本方法做了一些熟悉。我也很希望学以致用。但其实这一段的学习主要是数字设计方面的，也许在学习方法和基本概念上，是个抛砖引玉的作用？以帮助今后对数字模拟混合信号集成电路有所了解和进步？ 此致 敬礼 Siceng ：P 2004年8月3日星期二17：20－8月8日星期日12：10 >> 培训前技术背景 ? 学习过Verilog HDL、模拟电路、数字电路、集成电路与系统分析设计方法等电子方面的专业课，能简单理解逻辑设计，CMOS技术的基础知识及各自相关术语 ? 学习过信号与系统、概率论与数理统计、随机过程、通信原理、数字信号处理、自适应信号处理等通信方面的专业课 ? 学习过微机原理、数据结构与算法、C语言程序设计等计算机方面的专业课 ? 使用过protel, 伟福单片机, modelsim, maxplus II,ic50, virtuoso等EDA工具 ? 但没参与过通信系统的算法仿真，也没参加过IC设计项目，没有实质性进入课题，也没写过学术论文，为课题组做过贡献。 ? 需要增加实践经验，提高动手能力，练手，逐步参与哪些课题，负责具体任务。并在实践中根据需要补充基础知识。在专业基础、工程数学、软件开发、硬件设计等各方面，有侧重点地补充知识。并且不但动手能力和实践经验有待于提高，自律能力也有待于增强：应抓紧时间完成各项任务，和老师，同学们经常交流，对自己有信心，对困难有勇气，主动面对各种挑战。：） ? 学无止境。这几年时间有限，需要尽快找到方向、把压力转化为动力，勤奋实践，努力钻研，提高自己的实力。张老师说过，我这一年为了开题，为了查资料、看文献、整理综述，为了设计具体实践方案，为了将来写出合格毕业论文，从理论研究价值、实践应用前景、到科技论文的阅读等各方面，都要做大量的准备工作。 >> 预期目标及实际效果 1 了解国内外业界IC设计方面当前的最先进设计方法和动态 了解了基本概念、流程、术语、方法，算是入门。但经验不足，今后专业背景功底（多看书刊）和项目实践（多做课题）有待加强。 2 掌握先进EDA工具的使用流程和方法 走马观花做了一些实验，但要具体熟练操作并知道为什么要这么做，还需要在工作中进
Cadence16.5学习笔记之(一)—器件库、原理图
Cadence16.5学习笔记之（一）—器件库、原理图 一、简单快捷键 R—旋转器件方向(选中时) V—元件的镜像（水平） H—元件的镜像（竖直） F—放置电源 G—放置地 W—放置连线 J—放置节点 N—放置网络标号 T—放置文本备注（Ctrl + Enter:换行） B—放置总线 X—放置电器不连接 F4—自动放置线，一直按一直放。 元件的复制：Ctrl + C或按住Ctrl，拖动元件即可。 放置全局网络标号(级联多个原理图)：Place—Off-Page Connector 放置线、总线时，任意角度走线—按住Shift键，再走线。 二、查找元件、网络连接等 对整个工程、或单个的页面进行如下类似操作。 Edit->Browse->Parts：原理图画好了，选中工程，检查、查找定位器件 Edit->Browse->Nets：网络连接，对于检查电源连接有帮助 Edit->Browse->Off-Page Connector：显示工程中所有，原理图页面之间的网络连接（即归纳显示出所有全局网络标号） Edit->Browse->DRC Markers:DRC检查，显示出DRC电器检查的错误。（删掉这些错误：Tools->Designe Rules Cheak->Yes->Action->Delete existing DRC marker->Yes） Ctrl + F：搜索定位元件、网络，如在PCB布局、布线时（勾选）。以下类型选项：Parts:查找元件 Nets:查看网络连接 Power/GND:查看电源、地的网络连接 Flat Nets:查看电源、地的网络连接(功能更强大) 三、元件的更新或替换 选择工程对话框中的File ->Design Cache->右键->Replace Cach->....->是否保留元件的遗留属性，可以将封装更新过来 同样的操作，如果器件库中器件属性有改动，则更新元件（但不能将封装更新过来）：File ->Design Cache->右键->Updata Cach
Cadence总结
Cadence总结 一、Capture设计过程 二、新建Project(create a design project) Capture的Project是用来管理相关文件及属性的。新建Project的同时，Capture会自动创建相关的文件，如DSN、OPJ文件等，根据创建的Project类型的不同，生成的文件也不尽相同。 根据不同后续处理的要求，新建Project时必须选择相应的类型。Capture支持四种不同的Project类型。 1、创建工程 首先启动OrCAD CaptureCIS选design entry CIS，如图 然后启动后弹出对话框，对话窗中有很多程序组件，不要选OrCAD Capture，这个组件和OrCAD Capture CIS相比少了很多东西，对元件的管理不方便。选OrCAD Capture CIS，如图：
打开程序界面，这时界面中是空的，只有左下角有一个session log最小化窗口。现在我们可以开始建立工程project。选主菜单file->new->project，弹出project wizard对话框，如图： 在这里选择要建立的工程的类型。因为我们要用它进行原理图设计，所以选schematic 选项。在name对话框中为你的工程起一个名字，最好由清一色的小写字母及数字组成，别加其他符号，如myproject。下面location对话框是你的工程放置在那个文件夹，可以用右边的browse按钮选择位置或在某个位置建立新的文件夹， 在程序主界面走侧的工程管理框中会出现和工程同名的数据库文件。Myproject.dsn是数据库文件，下面包括SCHEMA TIC1和design cache两个文件夹。SCHEMATIC1文件夹中存放原理图的各个页面。当原理图界面上放置元件后，design cache文件夹下会出现该元件的名字路径等信息，这时数据库中的元件缓存，该功能使设计非常方便， 2、工程管理器介绍 界面左侧是工程管理器，用于管理设计中用到的所有资源。包含两个标签File和
Cadence自学笔记笔记
Cadence SPB15.7 快速入门视频教程目录 Capture CIS 原理图及元件库部分第1-15讲 第1讲课程介绍，学习方法，了解CADENCE软件 Cadence下几个程序说明 Design Entry CIS 系统级原理图设计 Design Entry HDL 芯片设计 Layout plus orcad 自带的pcb板布局布线工具，功能不是很强大，不推荐使用Pcb Editor Pcb librarian Cadence带的PCB布局布线封装设计 PCB Router pcb自动布线 Pcb SI SigXplorer Pcb电路板信号完整性仿真 OrCAD Capture CIS 对元件管理更方便相对于OrCAD Capture I 放大O 缩小 页面属性设置options Design Template options Schematic Page Propertie s 第2讲创建工程，创建元件库 原理图元件库，某元件分成几个部分，各部分间浏览ctrl+N ctrl+B 元件创建完后修改footprint封装，options Package Properties 第3讲分裂元件的制作方法 1、homogeneous 和heterogeneous 区别 homogeneous,芯片包含几个完全相同的部分 选择该模式，画好第一个part后，后面的part会自动生成，因为完全一样。但是引脚编号留空了，要自己再设置引脚编号。 heterogeneous芯片包含几个功能部分，可按照功能部分分成几个部分。 ctrl+N ctrl+B切换分裂元件的各个部分 原理图画完之后，要对各元件自动编号，在项目管理窗口选择项目，点击tools annotate,在Action下面选择相应的动作。 2、创建homogeneous类型元件 3、创建heterogeneous类型元件 第4讲正确使用heterogeneous类型的元件 1、可能出现的错误 Cannot perform annotation of heterogeneous part J?A(Value RCA_Octal_stack ) part has not been uniquely group(using a common User Property with differing Values) or the device designation has not been chosen 2、出现错误的原因 分裂元件分成几个part,并且用了多片这样的分裂元件。Cadence搞不清楚每个part具体是哪个芯片的，需要手动设定 3、正确的处理方法
verilog学习心得
verilog学习心得 1.数字电路基础知识：布尔代数、门级电路的内部晶体管结构、组合逻辑电路分析与设计、触发器、时序逻辑电路分析与设计 2.数字系统的构成：传感器AD 数字处理器DA 执行部件 3.程序通在硬件上的执行过程： C语言(经过编译)-->该处理器的机器语言(放入存储器)-->按时钟的节拍，逐条取出指令、分析指令、执行指令 4.DSP处理是个广泛概念，统指在数字系统中做的变换(DFT)、滤波、编码解码、加密解密、压缩解压等处理 5.数字处理器包括两部分：高速数据通道接口逻辑、高速算法电路逻辑 6.当前，IC产业包括IC制造和IC设计两部分，IC设计技术发展速度高于IC设计 7.FPGA设计的前续课程：数值分析、DSP、C语言、算法与数据结构、数字电路、HDL语言计算机微体系结构 8.数字处理器处理性能的提高：软件算法的优化、微体系结构的优化 9.数字系统的实现方式： 编写C程序,然后用编译工具得到通用微处理器的机器指令代码，在通用微处理器上运行(如8051/ARM/PENTUIM) 专用DSP硬件处理器 用FPGA硬件逻辑实现算法，但性能不如ASIC 用ASIC实现，经费充足、大批量的情况下使用，因为投片成本高、周期长 10.FPGA设计方法：IP核重用、并行设计、层次化模块化设计、top-down思想 FPGA设计分工：前端逻辑设计、后端电路实现、仿真验证 11.matlab的应用： matlab中有许多现成的数学函数可以利用，节省了复杂函数的编写时间 matlab可以与C程序接口 做算法仿真和验证时能很快生成有用的数据文件和表格 DSP builder可以直接将simulink模型转换成HDL代码，跳过了中间的C语言改写步骤 12.常规从算法到硬件电路的开发过程： 算法的开发 C语言的功能描述 并行结构的C语言改写 verilog的改写 仿真、验证、修正 综合、布局布线、投入实用 13.C语言改写成verilog代码的困难点： 并行C语言的改写，因为C本身是顺序执行，而不是并行执行 不使用C语言中的复杂数据结构，如指针 目前有将C语言转换成verilog的工具？ 14.HDL HDL描述方法是从电路图描述方法演化来的，相比来说更容易修改 符合IEEE标准的有verilog HDL和VHDL VHDL由美国国防部开发，有1987和1993两个版本 verilog由cadence持有，有1995、2001、2005三个版本 verilog较VHDL更有前景：具有模拟电路描述能力、不仅可以开发电路还可以验证电路、门级以下描述比VHDL强
candence学习笔记
主要学习以下内容： （1）利用OrCAD Capture CIS 进行原理图设计 （2）利用Cadence PCB Editor 进行PCB布局布线 （3）光绘文件（Artwork）制作，如何生成Gerber文件。 1. 工具介绍 PCB Edtor 绘制PCB的工具 PCB Librarian 制作PCB原件库的工具 PCB Router自动布线的工具 PCB SI 和SigXplorar 电路板信号完整性仿真的工具 2 . OrCAD Capture CIS 启动改工具后，会打开如下界面，通常选择OrCAD Capture CIS OrCAD Capture CIS 与OrCAD Capture相比的优势是，在画原理图时对原理图中所有元件的管理会很方便。 3.
DSN文件，是建立工程的数据库文件，包含了工程的所有数据。 Design Cache，每在原理图中放置一个元件，就会在该文件下将该元件保存下来，当下次再放置同一个文件时，就可以很方便的从这里来选取相关元件。 Library，包含元理图用到的库 4. OrCAD Capture 的菜单是上下文相关的，对不同的窗口操作，菜单是不同的。 5. 原理图文件的创建 (1) 选原理图文件夹，Design---->New Schematic Page----->......... (2) 选原理图文件夹，右键单击------>New Page--------->........... 6. 原理图文件的删除 (1) 选中要删除的原理图文件，Design---->Delete----->......... (2) 选中要删除的原理图文件，按Delete键 7. 原理图文件的重命名 (1) 选中要得命名的原理图文件，Design---->Rename----->......... (2) 选中要得命名的原理图文件，右键单击------>Rename--------->........... 8. 原理图文件的放大和缩小 (1) i：放大o：缩小都是以鼠标所在位置为中心 (2) 通过菜单操作
FTTB ONU设备学习资料
目录 1设备主要技术指标 (1) 1.1中兴ONU:9806H (1) 1.1.1接口功能 (1) 1.1.2技术指标和参数 (1) 1.1.3物理性能 (2) 1.2中兴ONU:F820 (3) 1.2.1接口 (3) 1.2.2技术指标和参数 (3) 1.2.3物理规格 (6) 1.3华为ONU: MA5616 (6) 1.3.1设备参数 (6) 1.3.2性能与容量 (7) 1.3.3业务特性与规格 (8) 1.4华为ONU: MA5610 (10) 1.4.1设备参数 (10) 1.4.2性能与容量 (11) 1.4.3业务特性与规格 (11) 1.5新邮通ONU: T233 (14) 1.5.1产品简介： (14) 1.5.2产品特点： (14) 1.5.3产品特性： (15)
1设备主要技术指标 1.1 中兴ONU:9806H ZXDSL9806H是一款提供xDSL用户线路的调制解调、多种宽带业务综合接入等功能的小容量的一体化设备，支持EPON上行。可以满配4块用户板，最多支持96路ADSL2/2+ Over POTS 用户或64路VDSL2用户接入。适合ONU节点、园区、企业等小容量接入的应用。 1.1.1接口功能 线路侧：1个标准PON口（SC/PC） 用户侧：96个ADSL/ADSL2+接口，或64个VDSL2用户接口 1.1.2技术指标和参数 数据传输速率 线路端（EPON）：1.25Gbps（上下行对称） 线路端（GPON）：上行1.244Gbps，下行2.488Gbps 用户端接口：10/100Mbps 自适应 传输距离 链路距离0～20Km（MAX.） 传输波长 接收中心波长：1490nm 发送中心波长：1310nm 业务功能 支持EPON、GPON上行接口 支持《EPON设备互通性要求》，满足所有扩展OAM功能 支持上电自动注册 支持上行业务的加密和解密，支持churning 和AES128两种加密方式。 支持Dying Gasp
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