Multisim8教程 逻辑代数基本公式及仿真实验

数字逻辑个性课实验报告

学生学号0121410870432实验成绩 学生实验报告书 实验课程名称逻辑与计算机设计基础 开课学院计算机科学与技术学院 指导教师姓名肖敏 学生姓名付天纯 学生专业班级物联网1403 2015--2016学年第一学期

译码器的设计与实现 【实验要求】： （1）理解译码器的工作原理，设计并实现n-2n译码器，要求能够正确地根据输入信号译码成输出信号。（2）要求实现2-4译码器、3-8译码器、4-16译码器、8-28译码器、16-216译码器、32-232译码器。 【实验目的】 （1）掌握译码器的工作原理； （2）掌握n-2n译码器的实现。 【实验环境】 ◆Basys3 FPGA开发板，69套。 ◆Vivado2014 集成开发环境。 ◆Verilog编程语言。 【实验步骤】 一·功能描述 输入由五个拨码开关控制，利用led灯输出32种显示 二·真值表

三·电路图和表达式

四·源代码 module decoder_5( input [4:0] a, output [15:0] d0 ); reg [15:0] d0; reg [15:0] d1; always @(a) begin case(a) 5'b00000 :{d1,d0}=32'b1000_0000_0000_0000_0000_0000_0000_0000; 5'b00001 :{d1,d0}=32'b0100_0000_0000_0000_0000_0000_0000_0000; 5'b00010 :{d1,d0}=32'b0010_0000_0000_0000_0000_0000_0000_0000; 5'b00011 :{d1,d0}=32'b0001_0000_0000_0000_0000_0000_0000_0000; 5'b00100 :{d1,d0}=32'b0000_1000_0000_0000_0000_0000_0000_0000; 5'b00101 :{d1,d0}=32'b0000_0100_0000_0000_0000_0000_0000_0000; 5'b00110 :{d1,d0}=32'b0000_0010_0000_0000_0000_0000_0000_0000; 5'b00111 :{d1,d0}=32'b0000_0001_0000_0000_0000_0000_0000_0000; 5'b01000 :{d1,d0}=32'b0000_0000_1000_0000_0000_0000_0000_0000; 5'b01001 :{d1,d0}=32'b0000_0000_0100_0000_0000_0000_0000_0000; 5'b01010 :{d1,d0}=32'b0000_0000_0010_0000_0000_0000_0000_0000; 5'b01011 :{d1,d0}=32'b0000_0000_0001_0000_0000_0000_0000_0000; 5'b01100 :{d1,d0}=32'b0000_0000_0000_1000_0000_0000_0000_0000; 5'b01101 :{d1,d0}=32'b0000_0000_0000_0100_0000_0000_0000_0000; 5'b01110 :{d1,d0}=32'b0000_0000_0000_0010_0000_0000_0000_0000; 5'b01111 :{d1,d0}=32'b0000_0000_0000_0001_0000_0000_0000_0000; 5'b10000 :{d1,d0}=32'b0000_0000_0000_0000_1000_0000_0000_0000; 5'b10001 :{d1,d0}=32'b0000_0000_0000_0000_0100_0000_0000_0000; 5'b10010 :{d1,d0}=32'b0000_0000_0000_0000_0010_0000_0000_0000; 5'b10011 :{d1,d0}=32'b0000_0000_0000_0000_0001_0000_0000_0000; 5'b10100 :{d1,d0}=32'b0000_0000_0000_0000_0000_1000_0000_0000; 5'b10101 :{d1,d0}=32'b0000_0000_0000_0000_0000_0100_0000_0000; 5'b10110 :{d1,d0}=32'b0000_0000_0000_0000_0000_0010_0000_0000; 5'b10111 :{d1,d0}=32'b0000_0000_0000_0000_0000_0001_0000_0000; 5'b11000 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_1000_0000; 5'b11001 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0100_0000; 5'b11010 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0010_0000;

华中科技大学计算机学院数字逻辑实验报告2(共四次)

数字逻辑实验报告（2） 姓名： 学号： 班级： 指导教师： 计算机科学与技术学院 20 年月日

数字逻辑实验报告（2）无符号数的乘法器设计

一、无符号数的乘法器设计 1、实验名称 无符号数的乘法器的设计。 2、实验目的 要求使用合适的逻辑电路的设计方法，通过工具软件logisim进行无符号数的乘法器的设计和验证，记录实验结果，验证设计是否达到要求。 通过无符号数的乘法器的设计、仿真、验证3个训练过程，使同学们掌握数字逻辑电路的设计、仿真、调试的方法。 3、实验所用设备 Logisim2.7.1软件一套。 4、实验内容 （1）四位乘法器设计 四位乘法器Mul4 4实现两个无符号的4位二进制数的乘法运算，其结构框图如图3-1所示。设被乘数为b(3:0)，乘数为a(3:0)，乘积需要8位二进制数表示，乘积为p(7:0)。 图3-1 四位乘法器结构框图 四位乘法器运算可以用4个相同的模块串接而成，其内部结构如图3-2所示。每个模块均包含一个加法器、一个2选1多路选择器和一个移位器shl。 图3-2中数据通路上的数据位宽都为8，确保两个4位二进制数的乘积不会发生溢出。shl是左移一位的操作，在这里可以不用逻辑器件来实现，而仅通过数据连线的改变（两个分线器错位相连接）就可实现。

a(0)a(1)a(2)a(3) 图3-2 四位乘法器内部结构 （2）32 4乘法器设计 32 4乘法器Mul32 4实现一个无符号的32位二进制数和一个无符号的4位二进制数的乘法运算，其结构框图如图3-3所示。设被乘数为b(31:0)，乘数为a(3:0)，乘积也用32位二进制数表示，乘积为p(31:0)。这里，要求乘积p能用32位二进制数表示，且不会发生溢出。 图3-3 32 4乘法器结构框图 在四位乘法器Mul4 4上进行改进，将数据通路上的数据位宽都改为32位，即可实现Mul32 4。 （3）32 32乘法器设计 32 32乘法器Mul32 32实现两个无符号的32位二进制数的乘法运算，其结构框图如图3-4所示。设被乘数为b(31:0)，乘数为a(31:0)，乘积也用32位二进制数表示，乘积为p(31:0)。这里，要求乘积p能用32位二进制数表示，且不会发生溢出。 图3-4 32 32乘法器结构框图 用32 4乘法器Mul32 4作为基本部件，实现32 32乘法器Mul32 32。 设被乘数为b(31:0)=(b31b30b29b28···b15b14b13b12···b4b3b2b1b0)2 乘数为a(31:0)=(a31a30a29a28···a15a14a13a12···a3a2a1a0)2 =(a31a30a29a28)2 228+···+ ( a15a14a13a12)2 212+···+ (a3a2a1a0)2 20

§8.5 逻辑代数公式化简习题2 - 2017-9-10

第8章 §8.5 逻辑代数公式化简习题2 1 第8章 §8.5 逻辑代数公式化简习题2 （一）考核内容 1、第8章掌握逻辑运算和逻辑门；掌握复合逻辑运算和复合逻辑门；掌握逻辑函数的表示方法；掌握逻辑代数的基本定理和常用公式；掌握逻辑函数的化简方法。 8.6 逻辑函数的化简 8.6. 1 化简的意义 1、所谓化简就是使逻辑函数中所包含的乘积项最少，而且每个乘积项所包含的变量因子最少，从而得到逻辑函数的最简与–或逻辑表达式。 逻辑函数化简通常有以下两种方法： （1）公式化简法 又称代数法，利用逻辑代数公式进行化简。它可以化简任意逻辑函数，但取决于经验、技巧、洞察力和对公式的熟练程度。 （2）卡诺图法 又称图解法。卡诺图化简比较直观、方便，但对于5变量以上的逻辑函数就失去直观性。 2、逻辑函数的最简形式 同一逻辑关系的逻辑函数不是唯一的，它可以有几种不同表达式，异或、与或、与或非—非、与非—与非、或与非、与或非、或非—或非。 一个逻辑函数的表达式可以有与或表达式、或与表达式、与非-与非表达式、或非-或非表达式、与或非表达式5种表示形式。 （1）与或表达式：AC B A Y += （2）或与表达式：Y ))((C A B A ++= （3）与非-与非表达式：Y AC B ?= （4）或非-或非表达式：Y C A B A +++= （5）与或非表达式：Y C A B A += 3、公式化简法 （1）、并项法：利用公式A B A AB =+，把两个乘积项合并起来，消去一个变量。 例题1： B B A A B =+= （2）、吸收法：利用公式 A A B A =+，吸收掉多余的乘积项。 例题2：E B D A AB Y ++= B A E B D A B A +=+++= （3）、消去法：利用公式B A B A A +=+，消去乘积项中多余的因子。 例题3：AC AB Y += C B A A C B A ++=++= （4）、配项消项法：利用公式C A AB BC C A AB +=++，在函数与或表达式中加上多余的项— —冗余项，以消去更多的乘积项，从而获得最简与或式。 例题4： B A C AB ABC Y ++=

数字逻辑实验报告

. 武汉理工大学

2017 年月日 实验一：一位全加器 实验目的： 1. 掌握组合逻辑电路的设计方法； 2. 熟悉Vivado2014 集成开发环境和Verilog 编程语言； 3. 掌握1 位全加器电路的设计与实现。 试验工具： 1.Basys3 FPGA 开发板 2.Vivado2014 集成开发环境和Verilog 编程语言。 实验原理： Ci+A+B={Co，S} 全加器真表

全加器逻辑表达式 S=A○+B○+Ci Co=A.B+ (A○+B).Ci 全加器电路图 实验步骤： (一)新建工程： 1、打开 Vivado 2014.2 开发工具，可通过桌面快捷方式或开始菜单中 Xilinx Design Tools->Vivado 2014.2 下的 Vivado 2014.2 打开软件； 2、单击上述界面中 Create New Project 图标，弹出新建工程向导。 3、输入工程名称、选择工程存储路径，并勾选Create project subdirectory选项，为工程在指 定存储路径下建立独立的文件夹。设置完成后，点击Next。注意：工程名称和存储路径中不能出现中文和空格，建议工程名称以字母、数字、下划线来组成 4、选择RTL Project一项，并勾选Do not specify sources at this time，为了跳过在新建工 程的过程中添加设计源文件。 5、根据使用的FPGA开发平台，选择对应的FPGA目标器件。（在本手册中，以Xilinx大学计 划开发板Digilent Basys3 为例，FPGA 采用Artix-7 XC7A35T-1CPG236-C 的器件，即Family 和Subfamily 均为Artix-7，封装形式（Package）为CPG236，速度等级（Speed grade）为-1，温度等级（Temp Grade）为C）。点击Next。 6、确认相关信息与设计所用的的FPGA 器件信息是否一致，一致请点击Finish，不一致，请返 回上一步修改。 7、得到如下的空白Vivado 工程界面，完成空白工程新建。

数字逻辑实验报告。编码器

数字逻辑实验实验报告 脚分配、1）分析输入、输出，列出方程。根据方程和IP 核库判断需要使用的门电路以及个数。 2）创建新的工程，加载需要使用的IP 核。 3）创建BD 设计文件，添加你所需要的IP 核，进行端口设置和连线操作。 4）完成原理图设计后，生成顶层文件（Generate Output Products）和HDL 代码文件（Create HDL Wrapper）。 5）配置管脚约束（I/O PLANNING），为输入指定相应的拨码开关，为输出指定相应的led 灯显示。

6）综合、实现、生成bitstream。 7）仿真验证，依据真值表，在实验板验证试验结果。

实验报告说明 数字逻辑课程组 实验名称列入实验指导书相应的实验题目。 实验目的目的要明确，要抓住重点，可以从理论和实践两个方面考虑。可参考实验指导书的内容。在理论上，验证所学章节相关的真值表、逻辑表达式或逻辑图的实际应用，以使实验者获得深刻和系统的理解，在实践上，掌握使用软件平台及设计的技能技巧。一般需说明是验证型实验还是设计型实验，是创新型实验还是综合型实验。 实验环境实验用的软硬件环境（配置）。 实验内容（含电路原理图/Verilog程序、管脚分配、仿真结果等；扩展内容也列入本栏）这是实验报告极其重要的内容。这部分要写明经过哪几个步骤。可画出流程图，再配以相应的文字说明，这样既可以节省许多文字说明，又能使实验报告简明扼要，清楚明白。 实验结果分析数字逻辑的设计与实验结果的显示是否吻合，如出现异常，如何修正并得到正确的结果。 实验方案的缺陷及改进意见在实验过程中发现的问题，个人对问题的改进意见。 心得体会、问题讨论对本次实验的体会、思考和建议。

华中科技大学数字逻辑实验报告

华中科技大学数字逻辑实验报告 姓名: 专业班级: 学号: 指导老师： 完成时间：

实验一：组合逻辑电路的设计 一、实验目的： 1．掌握组合逻辑电路的功能测试。 2．验证半加器和全加器的逻辑功能 3．学会二进制的运算规律。 二、实验所用组件： 二输入四与门74LS08,二输入四与非门74LS00,二输入四异或门74LS86,六门反向器74LS04芯片，三输入三与非门74L10，电线若干。 三、实验内容： 内容A：全加全减器。 实验要求： 一位全加/全减法器，如图所示： 电路做加法还是做减法运算是由M决定的，当M=0做加法，M=1做减法。当作为全加法起时输入A.B和Cin分别为加数，被加数和低位来的进位，S和数，Co位向上位的进位。当作为全减法器时输入信号A,B和Cin分别为被减数，减数和低位来的借位，S为差，Co为向上的借位。 实验步骤： 1．根据功能写出输入/输出观察表：

2． 3．做出卡诺图，确定输出和激励的函数表达式：

4．根据逻辑表达式作出电路的平面图： 5．检查导线以及芯片是否完好无损坏，根据平面图和逻辑表达式连接电路。 实验结果： 电路连接好后，经检测成功实现了一位全加/全减法器的功能。 内容B：舍入与检测电路的设计： 试验要求： 用所给定的集合电路组件设计一个多输出逻辑电路，该电路的输入为8421码，F1为“四

舍五入”输出信号，F2为奇偶检测输出信号。当电路检测到输入的代码大宇或等于（5）10时，电路的输出F1=1；其他情况F1=0。当输入代码中含1的个数为奇数时，电路的输出F2=1，其他情况F2=0。该电路的框图如下所示： （1）按照所设计的电路图接线，注意将电路的输入端接试验台的开关，通过拨动开关输入8421代码，电路输入按至试验台显示灯。 （2）每输入一个代码后观察显示灯，并将结果记录在输入/输出观察表中。 实验步骤 1．按照所给定的实验要求填写出F1，F2理论上的真值表。 2．根据真值表给出F1和F2的卡诺图。

逻辑代数的基本公式和常用公式

逻辑代数的基本公式和常用公式 一．基本定义与运算 代数是以字母代替数,称因变量为自变量的函数,函数有定义域和值域。——这些都是大家耳熟能详的概念。如 或； 当自变量的取值（定义域）只有0和1（非0即1）函数的取值也只有0和1（非0即1）两个数——这种代数就是逻辑代数，这种变量就是逻辑变量，这种函数就是逻辑函数。 逻辑代数，亦称布尔代数，是英国数学家乔治布尔（George Boole）于1849年创立的。在当时，这种代数纯粹是一种数学游戏，自然没有物理意义，也没有现实意义。在其诞生100多年后才发现其应用和价值。其规定： 1．所有可能出现的数只有0和1两个。 2．基本运算只有“与”、“或”、“非”三种。 与运算（逻辑与、逻辑乘）定义为（为与运算符，后用代替） 00＝0 01＝0 10＝0 11＝1 或 00＝0 01＝0 10＝0 11＝1 或运算（逻辑或、逻辑加）定义为（为或运算符，后用＋代替） 00＝0 01＝1 10＝1 11＝1 或 0＋0＝0 0＋1＝1 1＋0＝1 1＋1＝1 非运算（取反）定义为：

至此布尔代数宣告诞生。 二、基本公式 如果用字母来代替数（字母的取值非0即1），根据布尔定义的三种基本运算，我们马上可推出下列基本公式： A A＝A A+A=A A0＝0 A+0=A A1＝A A+1=1 =+= 上述公式的证明可用穷举法。如果对字母变量所有可能的取值，等式两边始终相等，该公 式即告成立。现以=+为例进行证明。对A、B两个逻辑变量，其所有可能的取值为00、01、10、11四种（不可能有第五种情况）列表如下：

由此可知： =+ 成立。 用上述方法读者很容易证明： 三、常用公式 1． 左边＝＝右边 2． 左边＝＝右边 例题：将下列函数化为最简与或表达式。 （公式1：） = (公式2：) （）

数字逻辑实验报告

数字逻辑实验报告：加法器

安徽师范大学 学院实验报告 专业名称软件工程 实验室 实验课程数字逻辑 实验名称加法器实验姓名 学号 同组人员 实验日期 2013.3.26

注：实验报告应包含（实验目的，实验原理，主要仪器设备和材料，实验过程 和步骤，实验原始数据记录和处理，实验结果和分析，成绩评定）等七项内容。具体内容可根据专业特点和实验性质略作调整，页面不够可附页。 实验目的：学会使用实验箱搭建基本组合逻辑电路。 实验原理：全加器是中规模组合逻辑器件，它实现二进制数码的加法运算，是计算机中最基本的运算单元电路。一位加法器有三个输入端Ａi 、B i 、C i -1,即被加数，有两个输出端S i 和B i 即相加及向高一位的进位输出。 (全加真值表) Si=A i B i C i -1+A i B i C i -1+A i B i C i -1+A i B i C i -1 C i =A i B i +A i C i -1+B i C i -1 全加器主要用于数值运算；另外，全加器还可以实现组合逻辑函数。 主要仪器设备和材料：数字逻辑电路实验装置、芯片 74LS32、芯片 74LS08、 芯片74LS86，导线 实验过程和步骤： ①关闭实验箱的电源开关，将三个芯片正确地安装在实验箱装置上； ②分别用三根导线将三个芯片的第14号引脚与实验箱左下角的+5V 连接起来，，再分别用三根导线将三个芯片的第7号引脚与实验箱左下角的GND 连接 Ａi B i C i -1 S i B i 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1

数字逻辑设计实验报告-实验13教材

浙江大学城市学院实验报告 课程名称 数字逻辑设计实验 实验项目名称 实验十二 数据选择器应用 学生姓名 专业班级 学号 实验成绩 指导老师（签名 ） 日期 注意： ● 务请保存好各自的源代码，已备后用。 ● 完成本实验后,将实验项目文件和实验报告，压缩为rar 文件，上传ftp 。如没有个人 文件夹，请按学号_姓名格式建立。 ftp://wujzupload:123456@10.66.28.222:2007/upload ● 文件名为：学号_日期_实验XX ，如30801001_20100305_实验0 1 一. 实验目的和要求 1. 掌握数据选择器的逻辑功能和使用方法。 2. 学习用数据选择器构成组合逻辑电路的方法。 二. 实验内容、原理及实验结果与分析 1、用74LS151实现逻辑函数 要求实现BC A AC C B A Y ++=，自己写出设计过程，画出接线图，并验证其逻辑功能。 计算得到m0=m7=0，m2=m4=m5=m6=1，m1=m3=D (1) 设计原理图 (2) 仿真，模拟验证，若组合成总线显示时，需要注意高低位

(3)组合输出信号 (4)配置管脚 (5)下载到FPGA

(6) 74LS151的输入端接逻辑电平输出（拨位开关），输出端Z 接逻辑电 平显示（发光二极管）。逐项测试电路的逻辑功能，记录测试结果。 2、用74LS151实现逻辑函数 要求实现逻辑函数C B CD A B A F ++=，自己写出设计过程，画出接线图，并验证其逻辑功能。芯片插法，电源、地线接法与实验内容1相同，这里只需要自己实现逻辑函数，然后连线实现其功能。 (1) 设计原理图 (2) 仿真，模拟验证，若组合成总线显示时，需要注意高低位

华中科技大学数字逻辑实验

数字逻辑实验报告（1）数字逻辑实验1 一、系列二进制加法器 设计50% 二、小型实验室门禁系 统设计50% 总成绩 姓名： 学号： 班级： 评语：（包含：预习报告内容、实验过程、实验结果及分析）

指导教师： 计算机科学与技术学院 20 年月日 数字逻辑实验报告系列二进制加法器设计预习报告

一、系列二进制加法器设计 1、实验名称 系列二进制加法器设计。 2、实验目的 要求同学采用传统电路的设计方法，对5种二进制加法器进行设计，并利用工具软件，例如，“logisim”软件的虚拟仿真功能来检查电路设计是否达到要求。 通过以上实验的设计、仿真、验证3个训练过程使同学们掌握传统逻辑电路的设计、仿真、调试的方法。 3、实验所用设备 Logisim2.7.1软件一套。 4、实验容 对已设计的5种二进制加法器，使用logisim软件对它们进行虚拟实验仿真，除逻辑门、触发器外，不能直接使用logisim软件提供的逻辑库元件，具体容如下。 （1）一位二进制半加器 设计一个一位二进制半加器，电路有两个输入A、B，两个输出S和C。输入A、B分别为被加数、加数，输出S、C为本位和、向高位进位。 （2）一位二进制全加器 设计一个一位二进制全加器，电路有三个输入A、B和Ci，两个输出S和Co。输入A、B和Ci分别为被加数、加数和来自低位的进位，输出S和Co为本位和和向高位的进位。 （3）串行进位的四位二进制并行加法器 用四个一位二进制全加器串联设计一个串行进位的四位二进制并行加法器，

电路有九个输入A3、A2、A1、A0、B3、B2、B1、B0和C0，五个输出S3、S2、S1、S0和C4。输入A= A3A2A1A0、B= B3B2B1B0和C0分别为被加数、加数和来自低位的进位，输出S= S3S2S1S0和Co为本位和和向高位的进位。 （4）先行进位的四位二进制并行加法器 利用超前进位的思想设计一个先行进位的四位二进制并行加法器，电路有九 个输入A 3、A 2 、A 1 、A 、B 3 、B 2 、B 1 、B 和C ，五个输出S 3 、S 2 、S 1 、S 和C 4 。输入 A= A 3A 2 A 1 A 、B= B 3 B 2 B 1 B 和C 分别为被加数、加数和来自低位的进位，输出S= S 3 S 2 S 1 S 和C o 为本位和和向高位的进位。 （5）将先行进位的四位二进制并行加法器封装成一个组件并验证它的正确性 将设计好的先行进位的四位二进制并行加法器进行封装，生成一个“私有”库元件并验证它的正确性，以便后续实验使用，封装后的逻辑符号参见图1-1所示。 图1-1“私有”的先行进位的四位二进制并行加法器 5、实验方案设计 （1）一位二进制半加器的设计方案

数字逻辑实验报告模板

实验名称： 数字逻辑实 验 系 别： 年 级： 专 业： 班 级： 学 号： 姓 名： 成 绩： 任课教师： 2016 年 5 月 21 日 试验一门电路逻辑功能及测试

1、实验目的 1、熟悉门电路逻辑功能 2、熟悉数字逻辑学习机及示波器的使用 2、实验仪器及材料 器件： 74LS00 二输入端四与非门 2片 74LS20 四输入端双与非门 1片 74LS86 二输入端四异或门 1片 3、预习要求 1、复习门电路工作原理及相应的逻辑表达式 2、熟悉所用集成电路的引线位置及各引线用途 3、了解双踪示波器使用方法 4、实验内容 实验前先检查机器电源是否正常。 1、测试门电路逻辑功能 （1）选用双四输入与非门74LS20一只，插入电路板，连线后根据芯片图检测门电路功能是否正确。 （2）将电平开关按表1.1置位，分别测出输出电压及逻辑状态。 表1.1 输入输出 1234Y H H H H L H H H L L H H L L L H

L L L L 2、 异或门逻辑功能测试 （1）二输入四异或门电路74LS86，按图1.2接线，输入端1，2，4，5接电平开关，输出端A、B、y接电平显示发光二 极管。 （2）将电平开关按表1.2置位，将结果填入表中。 输入 输出 A B Y L L H L H H H H H H L H L L L L L L H L H H L H 3、逻辑电路的逻辑关系 （1）用74LS00按图1.3，1.4接线，将输入输出的逻辑关系分别填入表1.3，1.4中。

（2）写出上面两个电路逻辑表达式。 5、思考 怎样判断门电路逻辑功能是否正常？

数字逻辑实验报告-Verilog时序逻辑设计

电子科技大学 实验报告 学生姓名：任彦璟学号：2015040101018 指导教师：吉家成米源王华 一、实验项目名称：Verilog时序逻辑设计 二、实验目的： 掌握边沿D触发器74x74、同步计数器74x163、4位通用移位寄存器74x194，的工作原理。 设计移位寄存器74x194设计3位最大序列长度线性反馈移位寄存器（LFSR：Linear Feedback Shift Register）计数器。 设计同步计数器74x163 。 三、实验内容： 1．设计边沿D触发器74x74。 2．设计通用移位寄存器74x194。 3．采用1片74x194和其它小规模逻辑门设计3位LFSR计数器。 4．设计4位同步计数器74x163。 四、实验原理： 74x74逻辑电路图

CLK_D CLR_L_D S1_L S1_H S0_L S0_H w1 w2 w3 w4 w5 w6 w7 w8 w9 w10 w11 w12 w13 w14 w15 w16 w17 w18 w19 w20 74x194逻辑电路图 3位LFSR逻辑电路图

74x163逻辑电路图 上图的设计可以采用门级描述，也可以采用教材《数字设计—原理与实践》（第4版）第525页的表8-20中的行为描述 五、实验器材（设备、元器件）： PC 机、Windows XP 、Anvyl 或Nexys3开发板、Xilinx ISE 14.7开发工具、 Digilent Adept 下载工具。 六、实验步骤： 实验步骤包括：建立新工程，设计代码与输入，设计测试文件，设置仿真，查看波形，约束与实现、生成流代码与下载调试。 七、关键源代 码及波形图： 1．D 触发器的Verilog 代码 源码如下 module vr74x74(CLK, D, PR_L, CLR_L, Q, QN); input CLK, D, PR_L, CLR_L ; output Q, QN ; wire w1, w2, w3, w4 ; nand (w1, PR_L, w2, w4); nand (w2, CLR_L, w1, CLK) ; nand (w3, w2, CLK, w4) ; nand (w4, CLR_L, w3, D) ; nand (Q, PR_L, w2, QN); nand (QN, Q, w3, CLR_L); endmodule

数字逻辑实验报告

理工大学 2017 年月日 实验一：一位全加器 实验目的： 1. 掌握组合逻辑电路的设计方法； 2. 熟悉 Vivado2014 集成开发环境和 Verilog 编程语言； 3. 掌握 1 位全加器电路的设计与实现。

试验工具： 1.Basys3 FPGA 开发板 2.Vivado2014 集成开发环境和 Verilog 编程语言。 实验原理： Ci+A+B={Co，S} 全加器真表 全加器逻辑表达式 S=A○+B○+Ci Co=A.B+ (A○+B).Ci 全加器电路图

实验步骤： (一)新建工程： 1、打开 Vivado 2014.2 开发工具，可通过桌面快捷方式或开始菜单中 Xilinx Design Tools->Vivado 2014.2 下的 Vivado 2014.2 打开软件； 2、单击上述界面中 Create New Project 图标，弹出新建工程向导。 3、输入工程名称、选择工程存储路径，并勾选Create project subdirectory选项，为工程在指 定存储路径下建立独立的文件夹。设置完成后，点击Next。注意：工程名称和存储路径中不能出现中文和空格，建议工程名称以字母、数字、下划线来组成 4、选择RTL Project一项，并勾选Do not specify sources at this time，为了跳过在新建工 程的过程中添加设计源文件。 5、根据使用的FPGA开发平台，选择对应的FPGA目标器件。（在本手册中，以Xilinx大学计 划开发板Digilent Basys3 为例，FPGA 采用Artix-7 XC7A35T-1CPG236-C 的器件，即Family 和 Subfamily 均为 Artix-7，封装形式（Package）为 CPG236，速度等级（Speed grade）为-1，温度等级（Temp Grade）为 C）。点击 Next。 6、确认相关信息与设计所用的的 FPGA 器件信息是否一致，一致请点击 Finish，不一致，请返 回上一步修改。 7、得到如下的空白 Vivado 工程界面，完成空白工程新建。 (二)设计文件输入： 8、点击 Flow Navigator 下的 Project Manager->Add Sources 或中间 Sources 中的对话框打 开设计文件导入添加对话框。 9、选择第二项 Add or Create Design Sources，用来添加或新建 Verilog 源文件。 10、如果有现有的 V 文件，可以通过 Add Files 一项添加。在这里，我们要新建文件，所以 选择 Create File 一项。 11、在 Create Source File 中输入 File Name，这里为 full_adder，点击 OK。注：名称中 不可出现中文和空格。 12、新建的设计文件（此处为 full_adder.v）即存在于 Sources 中的 Design Sources 中。 打开该文件，输入相应的设计代码。 根据已知的电路图得到以下 verilog 代码：

数字逻辑实验报告1

姓名xxx学号xxxxxxxx 教师 xxx 时间xxx地点xxx楼xxx机房机位 一．与非门逻辑功能测试实验 1.实验目的 1)熟悉TTL中、小规模集成电路的外形、管脚和使用方法。 2)了解和掌握基本逻辑门电路的输入与输出之间的逻辑关系及使用规则。 3)测试与非门74LS00芯片的逻辑功能。 4)根据测试结果完成74LS00的真值表1-4。 2.原理 实现基本逻辑运算和常用逻辑运算的单元电路通称为逻辑门电路。实现“与非”运算的电子电路称为与非门。根据制造工艺不同，逻辑门电路有两大类，一类是以晶体三极管为主要元件的双极型逻辑门电路，另一类是MOS场效应管为主要元件的MOSx型逻辑门电路。根据门电路输出端结构不同，又分为基本输出门电路、开路输出门电路、三台门电路。门电路用高电平表示逻辑值“1”，低电平表示逻辑值“0”。只有相同类型的门电路，其电平才相匹配。 参照74LS00芯片的引脚，将引脚1、2（A、B）分别连接到任意一个小开关插孔上，引脚3（F）连接到任意一个发光二极管电平指示灯插孔，引脚7连接接地插孔，引脚14连接+5V电源插孔，这样就构成了一个与非门电路。 拨动开关（开关拨向下方为0，拨向上方为1）组合A、B的值，观察F（上方的发光二极管指示0，下方的发光二极管指示1）的结果。 3.实验步骤 1)将74LS00的输入引脚连接到任一开关，输出连接到任一对发光二极管。 引脚7连接“接地插孔”；引脚14连接+5V电源插孔。 2)拨动开关，观察二极管的变化，填表1-4。 4.实验数据 表1-4 5.实验现象 在与非门中，只有当A和B的输入都为1时，输出才为0。由于上方的灯亮

数字逻辑实验报告

计算机与信息学院 信息工程类 实验报告 数字逻辑课程名称： 名：姓 系：计算机信息与科学学院 电子信息工程业：专 年2010级：级 号：学 指导教师：讲师职称： 日04 月01 年2010．

附件二：实验报告实验项目列表格式实验项目列表

附件三：实验报告格式 计算机与信息学院信息工程类实验报告 系：计算机信息与科学学院专业：电子信息工程（双学位）年级： 2010级姓名：学号：实验课程：组合逻辑电路的设计 实验室号：___ 404 实验设备号：03 实验时间： 指导教师签字：成绩： 实验名称组合逻辑电路的设计 1．实验目的和要求 1. 掌握组合逻辑电路的设计方法。

2. 学会用基本门电路实现组合逻辑电路。 ．实验原理2逻辑真值表所示。2-1 组合逻辑电路的设计流程如图 先根据实际的逻辑问题进行逻辑抽象，定义逻辑状态的含义，再按照要求给出事件的因果关卡诺图化简逻辑公式化简系列出真值表。然后用代数法或卡诺图化简，求出最简的逻辑表达式。并按照给定的逻辑门最简逻辑表达式电路实现简化后的逻辑表达式，画出逻辑电路图。最后验证逻辑功能。逻辑电路图主要仪器设备（实验用的软硬件环境）3．个11. 数字电路实验箱 组合逻辑电路的设计流程2-1 图 1示波器台 2. 集成电路3. 输入四与非门片74LS00 2 174LS32 片输入四或门 74LS04 反向器片1 只 1 万用表．操作方法与实验步骤4所示。先根据实际的逻辑问题进行逻辑抽象，定义组合逻辑电路的设计流程如图2-1 逻辑状态的含义，再按照要求给出事件的因果关系列出真值表。然后用代数法或卡诺图化简，求出最简的逻辑表达式。并按照给定的逻辑门电路实现简化后的逻辑表达式，画出逻辑电路图。最后验证逻辑功能。5．实验内容及实验数据记录ＣＳＡＢ为两个加数，输出为半加和及进位。、设计一个半加器，其输入为1、 与非门组成上面TTL 根据要求用小规模集成器件与非门设计出最简的逻辑电路。并用的逻辑电路。输入接逻辑开关，输出接逻辑电平显示端口，验证其逻辑功能。要求：在下面空白区域写出半加器的真值表、逻辑函数表达式、逻辑函数的最简式，做逻辑函数得变． 换，画出逻辑电路图，并记录实验数据。 输入输出 CO A B S

数字逻辑电路实验报告

数字逻辑电路设计 --多功能数字钟 学院：计算机科学与通信工程 专业： 姓名： 学号： 指导老师：

多功能数字钟 -、设计任务及要求 (1)拥有正常的时、分、秒计时功能。 (2)能利用实验板上的按键实现校时、校分及清零功能。 (3)能利用实验板上的扬声器做整点报时。 (4)闹钟功能 (5)在MAXPLUS中采用层次化设计方法进行设计。 (6)在完成全部电路设计后在实验板上下载，验证设计课题的正确性。 二、多功能数字钟的总体设计和顶层原理图 作为根据总体设计框图，可以将整个系统分为六个模块来实现，分别是计时模块、校时模块、整点报时模块、分频模块、动态显示模块及闹钟模块

(1)计时模块 该模块使用74LS160构成的一个二十四进制和两个六十进制计数器级联，构成数字钟的基本框架。二十四进制计数器用于计时，六十进制计数器用于计分和 秒。只要给秒计数器一个1HZ 的时钟脉冲，则可以进行正常计时分计数器以秒计数器的进位作为计数脉冲。 用两个74160连成24进制的计数器，原图及生成的器件如下： iTr 生成的二十四进制计数器 注： 禾U用使能端，时钟信号，清零以及预 置数功能连成24进制。 on C 2 4_@ ￡> : LH------ * LB------ 7 E：［M MB—CL.R UG —GkK ―7 5 -------------- - HD--------- ?- COUT------------ 1

用两个74160连成的60进制计数器，原图及生成的器件如下: (2)校时模块 校时模块设计要求实现校时，校分以及清零功能。 *按下校时键，小时计数器迅速递增以调至所需要的小时位。 *按下校分键，分计数器迅速递增以调至所需要的分位。 *按下清零键，将秒计数器清零。 注意事项：①在校分时，分计数器的计数不应对小时位产生影响，因而需要屏蔽此时分计数器的进位信号以防止小时计数器计数。 ②利用D触发器进行按键抖动的消除，因为D触发器是边沿触发， 在除去时钟边沿到来前一瞬间之外的绝大部分时间都不接受输入， 可以消除抖动。 ③计时采用1HZ的脉冲驱动计数器计数，而校时则需要较高频率的 信号驱动以达到快速校时的目的。因此这两种脉冲信号就需要两路选择器进行选 择，条件即为是否按键。

数字逻辑实验报告

计算机专业类课程 实 验 报 告 课程名称：数字逻辑 学院：计算机科学与工程 专业：计算机科学与技术 学生姓名： 学号： 指导教师：蔡世民 日期：2013 年6月30日

电子科技大学计算机科学与工程学院标准实验报告 （实验）课程名称数字逻辑 电子科技大学教务处制表

电子科技大学 实验报告 学生姓名：学号：指导教师：实验地点：A2-402 实验时间： 实验室名称： 实验1 基本门电路的功能和特性 及组合逻辑电路实验 【实验名称】基本门电路的功能和特性及组合逻辑电路实验 【实验学时】4学时 【实验目的】 掌握常用集成门电路的逻辑功能与特性 掌握各种门电路的逻辑符号 了解集成电路的外引线排列及其使用方法 学习组合逻辑电路的设计及测试方法 【实验内容】 部分TTL门电路逻辑功能验证 组合逻辑设计之全加器或全减器 【实验设备】 数字逻辑实验箱 双踪示波器（记录波形时，应注意输入、输出波形的时间相位关系，在座标中 上下对齐。） 集成电路：7400、7404、7432、7486 【实验步骤】 1) 在实验箱上插入相应的门电路，并把输入端接实验箱的逻辑开关，输出端接发光二极管， 接好电源正负极，即可进行逻辑特性验证实验。将其逻辑特性制成表格。

2) 用7400连接的电路如图1.1所示，其中M 端输入HZ 级的连续脉冲，N 端输入KHZ 级的连续脉冲，X 和Y 接逻辑开关，在XY 的四种输入组合下，用示波器观测A 、B 及F 点的波形，并记录下来，写出F=f （M 、N 、X 、Y ）的逻辑表达式。 3）实验电路如图1.2所示，在X 端加入KHZ 级的数字信号，逻辑开关AB 为00、01、10、11四种组合下，用示波器观察输入输出波形，解释AB 对信号的控制作用。 4) 用 7486和 7400搭出全加器或全减器电路，画出其电路图，并按照其真值表输入不同的逻辑电平信号，观察输出结果和进位/借位电平，记录下来。 思考题：第二题 用7486和7400设计一个可控制的半加/半减电路，控制端X=0时，为半加器，X=1时为半减器。搭出电路并验证其运算是否正确。 【实验原理】 1）组合逻辑电路的分析：对已给定的组合逻辑电路分析其逻辑功能。 步骤：（1）由给定的组合逻辑电路写函数式； （2）对函数式进行化简或变换； （3）根据最简式列真值表； （4）确认逻辑功能。 2）.组合逻辑电路的设计：就是按照具体逻辑命题设计出最简单的组合电路。 步骤：（1）根据给定事件的因果关系列出真值表； （2）由真值表写函数式； （3）对函数式进行化简或变换； （4）画出逻辑图，并测试逻辑功能。 掌握了上述的分析方法和设计方法，即可对一般电路进行分析、设计，从而可以正确地使用被分析的电路以及设计出能满足逻辑功能和技术指标要求的电路。 3）全加器/全减器相对半加器/半减器而言，考虑了进位/借位的情况，因此，输入端分别有三个，An （被加数/被减数），Bn （加数/减数）和Cn-1（低一位的进位/借位）。 全加器的逻辑函数表达式 11 ()i i i i i i i i i i S A B C C A B C B C --=⊕⊕=⊕?

华科数字逻辑实验报告

数字逻辑实验报告 姓名: 宁金龙 专业班级:计算机1012班 学号:U201014585 指导老师： 完成时间：2012年4月8日

实验一：组合逻辑电路的设计 一、实验目的： 1．掌握组合逻辑电路的功能测试。 2．验证半加器和全加器的逻辑功能 3．学会二进制的运算规律。 二、实验所用组件： 二输入四与门74LS08,二输入四与非门74LS00,二输入四异或门74LS86,六门反向器74LS04芯片，三输入三与非门74L10，电线若干。 三、实验内容： 内容A：全加全减器。 实验要求： 一位全加/全减法器，如图所示： 电路做加法还是做减法运算是由M决定的，当M=0做加法，M=1做减法。当作为全加法起时输入A.B和Cin分别为加数，被加数和低位来的进位，S和数，Co位向上位的进位。当作为全减法器时输入信号A,B和Cin分别为被减数，减数和低位来的借位，S为差，Co为向上的借位。 实验步骤： 1．根据功能写出输入/输出观察表：

2． 3．做出卡诺图，确定输出和激励的函数表达式：

4．根据逻辑表达式作出电路的平面图： 5．检查导线以及芯片是否完好无损坏，根据平面图和逻辑表达式连接电路。 实验结果： 电路连接好后，经检测成功实现了一位全加/全减法器的功能。 内容B：舍入与检测电路的设计： 试验要求： 用所给定的集合电路组件设计一个多输出逻辑电路，该电路的输入为8421码，F1为“四

舍五入”输出信号，F2为奇偶检测输出信号。当电路检测到输入的代码大宇或等于（5）10时，电路的输出F1=1；其他情况F1=0。当输入代码中含1的个数为奇数时，电路的输出F2=1，其他情况F2=0。该电路的框图如下所示： （1）按照所设计的电路图接线，注意将电路的输入端接试验台的开关，通过拨动开关输入8421代码，电路输入按至试验台显示灯。 （2）每输入一个代码后观察显示灯，并将结果记录在输入/输出观察表中。 实验步骤 1．按照所给定的实验要求填写出F1，F2理论上的真值表。 2．根据真值表给出F1和F2的卡诺图。