Allegro线宽、间距、等长、差分
A llegro 中的约束规则设置Allegrophan 刚好五个字w w w .p
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修订记录日期
版本描述作者2008-12
V1.0初版，学完的总结。适用于Cadence 15.5版本。Allegrophan 2009-09-08
V1.1小改，修改部分措辞Allegrophan 2009-10-14V1.2小改，更正、修改几个错漏之处。添加一些说明性文字。
感谢群里的佳猪、梦姑娘等朋友的指正！Allegrophan
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目录
一：Physical （Line/vias ）rule 物理特性（线宽和过孔）约束设置：.............41）“Set values”设置约束特征值....................................................................52）“Attach property ”绑定约束.....................................................................63）“Assignment table ”约束规则分配........................................................8二“Spacing rule”间距约束设置...........................................................................91）“Set values ”设置约束特征值................................................................92）“Attach property ”绑定约束.................................................................103）“Assignment table ”约束规则分配......................................................11三Constraint areas 区域约束设置......................................................................12四Allegro 中走线长度的设置............................................................................131）差分线等长设置......................................................................................132）一组Net 等长..........................................................................................163）XNet 等长................................................................................................17w w w .p c b b b s .c o m
线宽、线距、区域的约束主要在“Constraints Sys ”中设置，点击“Setup/Constraints ”或点击图标打开“Constraints Sys ”窗口，如下：
“Constraints Sys ”窗口分两个级别，第一级别有两类：Standard design rules 和Exte Extended nded design rules 。Standard design rules 仅有一级分类，点击“Set standard values ”设置默认约束值，如下：
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这里可以设置默认值，窗口中所有设置值各自分属于spacing rule 和Physical rule 中名为“Default ”的约束集。
“Extended design rules ”下一级分为三类不同约束设置：Spacing rule 间距约束设置、Physical （Line/vias ）rule 物理特性（线宽和过孔）约束设置和Constraint areas 区域约束设置。它们的下一级分类其实是具体约束设置的操作步骤，分别有：“Set values ”、“Attach property ”、“Assignment table ”和“Set DRC modes ”。
一：Physical （Line/vias ）rule 物理特性（线宽和过孔）约束设置：
我们以以下的DDR2部分的线宽要求为例进行设置：单端阻抗50Ω，差分阻抗100Ω。表中的间距是指一对差分线P 和N 之间的Air Gap 间距，其中B ）的线宽线距可用于Neck mode 在BGA 区域的出线。
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1）“Set values ”设置约束特征值
在窗口上方空白处填入新约束名称，然后点击“ADD ”，新的约束就产生了，接下来就按部就班在相应栏填入需要的值。由于DDR2有单端线、差分线两种，我们可以相应的设置两种Physical 特性如：DDR2_50OHM ，DDR_100OHM 。如下图所示：过孔规格在“Via list property ”中设定，一般设定在默认约束规则下。在左侧数据库可用via 列表中点击所需规格钻孔，右侧“Current via list ”就会显示选中钻孔，可多选。w
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Min line widht ：最小线宽Max line widht ：最大线宽，填0=∞Min neck widht ：Neck 模式最小线宽Max neck length ：Neck 模式最大走线长度DiffPair primary gap ：首选差分间距（单端线可不填）DiffPair neck gap ：Neck 模式差分间距（单端线可不填）2）“Attach property ”绑定约束
“Attach property ”是绑定约束的操作，操作对象是信号（以net 名来区分），将相应类别的约束名称与信号绑定，该信号就会遵循绑定约束的设定。点击后可以直接框选板上各Net 选取，也可以点击右侧的more ，在弹出的“Find by Name or Preoperty ”选择框中选取。“Name filter ”处填写要绑定的Net 名，“?”可以代替任意一个字符，“*”可以代替任意长字符，如我们要给DDR2的DQS 差分线添加“DDR_DQS ”的“Net_Physical_Type ”属性，就可以输入“*dqs*”，就可以将所有DQS 、DQS#的Net 过滤出来，如图：w w w .p c b b b s .c o m
点击“All ”选定net ，点击“Apply ”，出现“Edit Property ”窗后，在左侧下拉选项中选择约束类型“Net_Physical_Type ”，然后在右侧相应内容后填入约束名称“DDR_DQS ”，点击“Apply ”，这样就完成了约束绑定，如图：w w w .p c b b b s .c o m
3）“Assignment table ”约束规则分配
“Assignment table ”是约束规则分配列表，分配不同情形下适用怎样的规则。Physical rule 的约束分配列表如下：
第一列“Net Physical Property ”：在2）“Attach property ”中绑定的约束
第二列“Area Property ”：约束绑定区域
第三列“Physical Constraint Set ”：在1）“Set values ”中设置的约束特征值关于约束绑定区域我们以后再说，那么这四行的意思就是：
绑定约束“DDR_DQS ”的信号在“BGA ”区域内应用Physical 约束“BGA ”绑定约束“NO_Type ”的信号在“BGA ”区域内应用Physical 约束“DEFAULT ”绑定约束“DDR_DQS ”的信号在“NO_Type ”区域内应用Physical 约束“DDR_100OHM ”绑定约束“NO_Type ”的信号在“NO_Type ”区域内应用Physical 约束“DEFAULT ”w w w .p c b b b s .c o m
二“Spacing rule rule”
”间距约束设置Spacing rule 的设置和Physical rule 设置大同小异，方法基本形同。我们以DDR2一组DQ 线的线距要求为例进行设置：
一组DQ 线DQSet00包含以下信号：
DDR2A_DQ[7:0]：8根DQ 线，单端
DDR2A_DM0：一根DM ，单端
DDR2A_DQS0/DDR2A_DQS#0：一对DQS ，差分线
要求：组内间距3倍线宽，DQS/DQS#与其他信号间距不小于5倍线宽
1）“Set values ”设置约束特征值
同样在窗口上方空白处填入新约束名称，然后点击“ADD ”，新的约束就产生了。由于我们要设置的间距有3倍线宽、5倍线宽两种，我们可以相应的设置两种Spacing 特性：“3W ”，“5W ”。如下图所示：
V1.1→V1.2要注意这里的“3W ”、“5W ”是对那种线的3倍、5倍！现在是图中设置的是L05_MD2层的差
分线，所以5W 应该
是MD2层差分线宽
的五倍：3.5*5=17.5w w w .p
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2）“Attach property ”绑定约束
Spacing rule 的绑定约束的操作和Physical rule 设置基本相同。
选取“DDR2A_DQ[7:0]”、“DDR2A_DM0”绑定约束“3W/5W ”，如图：
同样的方法给“DDR2A_DQS0/DDR2A_DQS#0”绑定约束“5W ”。V1.1→V1.2这里的名字是可以随便起的，但是为了阅读方便，和便于以后同行的改版，名字尽量取得简单易懂，做到以后看到名字，就可以明白表达的什么意思。w w
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3）“Assignment table ”约束规则分配
Spacing rule 的约束分配列表如下：
举例，红色下划线的三行的意思是（关于约束绑定区域以后再说）：绑定Spacing 约束“3W/5W ”的信号和绑定Spacing 约束“5W ”的信号在“BGA ”区域内应用Spacing 约束“BGA ”绑定Spacing 约束“3W/5W ”的信号和绑定Spacing 约束“3W/5W ”的信号在“No_Type ”区域内应用Spacing 约束“3W ”——即组内间距3W 绑定Spacing 约束“5W ”的信号和绑定Spacing 约束“No_Type ”的信号在“No_Type ”区域内应用Spacing 约束“BGA ”“5W ”——即DQS 和其他信号间距5W V1.1-->V1.2：此处应为5W 这里要说一下约束的起名，我开始学设置时，约束的起名比较乱，如DDR 的DATA 线，线宽约束值叫DDR_DA TA ，绑定线宽约束名也叫DDR_DATA ，间距约束值也叫DDR_DA TA ，绑定线距约束名还叫DDR_DA TA ，到最后在约束分配表中分配的时候，我自己都被搞晕了。后来总结了一下，优化了起名方式，如：
DDR 单端线阻抗50Ω的线宽约束值：DDR_50OHM
间距3W 、10Mil 的线距约束值：3W 、10Mil
DDR 组内间距3W 组外间距5W 的绑定约束：DDR_3W/5W
这样约束分配起来就清晰明了了很多，如间距绑定DDR_3W/5W 与DDR_3W/5W 在No_Type 区域，明显他们是同组，所以应用组内间距约束值3W 。w w w .p c b b b s .c o m
三Constraint areas 区域约束设置
在前面的Physical 和Spacing 设置分配表中，为什么有个区域“No_Type ”和“BGA ”？这是因为有些区域约束是不可能达到的，比如在BGA 封装的CPU 内，引线出来，线间距不可能达到30，20甚至10个mil 。在这些地方，如果你也按照这个约束那么你的PCB 中的DRC 就不可能消的掉。这时一个解决办法就是把这些地方划为一个Area ，然后给它加上
Net_Physical_Type 和Net_Spacing_Type 属性。针对这些Area 内，设定合适的、比较宽松的约束值。如果不设置，也就是没有区域约束的地方，就是No-Type 。提示：约束区域是shape 。具体做法是先在“Set values ”中各添加Physical 和Spacing 的约束值“BGA ”，填上相对比较宽松的、合理的值。
Constraint areas 中选Add ，（注意这时的绘图层），选择好画shape 的工具，在工作区绘制shape 。如图:
点击“Attach property ，shapes ”选刚才画的shape ，绑定约束Net_Physical_Type 和Net_Spacing_Type 。绑定后shape 属性如图：
1：点击Add
，添加区域3：画出的约束区域
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另外，也可以直接用画shape的工具添加约束区域，工作层应选：BOARD GEOMETRY →CONSTRAINT_AREA。
绑定约束也可以用“Edit/Properties ”（默认快捷键Ctrl+P ）。出现“Edit Property ”窗后，操作对象（Find ）视情况选net 或shapes 。
以上约束设置也可以在约束管理器
（Constraint Manager
）中设置，我没用过，感
兴趣的朋友可以自己研究下。四Allegro 中走线长度的设置1)Allegro 中走线长度一般在约束管理器（Constraint Manager ）中设置。约束管理器（Constraint Manager ）主界面如下：左边是工作窗体选择区(Worksheet Selector)，以3个阶层的方式来呈现工作窗体。工作窗体选择区目前有Electrical Constraint Set (简称ECSets )、Net 及DRC3种，在每一种活页夹之下各若干个工作名册(Workbooks )，在每一种工作名册之下有不同的工作窗体(Worksheet)，可以进行各种约束的设置、绑定。我们以前设置的Physical 和Spacing 约束也可w
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以在这里找到并设置。
按照等长的主要类型我将等长设置分为三类：差分线等长、一组Net 等长、XNet 等长。下面分别作一介绍。
1）差分线等长设置
以DDR2处的差分线DDR2A_DQS[7:0]为例，先将需要的差分线DDR2A_DQS 与DDR2A_DQS#进行配对，具体步骤略。由于我们设置的是差分线P/N 之间的等长，在左边工作窗体选择区选择Electrical Constraint Set →Routing →Differential Pair 。新建一个约束。
在DESIGN 名上右击→Create →Electrical CSet ，在弹出的对话框中输入约束名，由于要求DDR2A_DQS 与DDR2A_DQS#之间相差不多于2mil ，我这里也就起名为2mil （只是例子，名字不限）。并在图示位置填入允许的长度差值2mil 。绑定约束。
打开Net →Routing →Differential Pair 。在右侧可以看到已经配对的差分线DDR2A_DQS[0:7]，在“Electrical Cset References…”下单击，在弹出的对话框中选择刚才设置好的约束“2MIL ”。也可以一次填N 对，按住左键拖曳选择多个，右键菜单选“Change …”。这样就给差分线DDR2A_DQS[0:7]添加了长度约束“2MIL ”。如图：w w w .p c b b b s .c o m
设置好后就可以绕等长了,在最上面的字段名称上及项目名、Net 名上，按下鼠标右键可以展开下拉菜单，其中的“Sort ”可以将对象重新排序，“Analyze ”可以立即执行分析，分析后各种颜色的图示如下，也就是常说的红绿灯:-)Pass –分析的结果符合设定值。Fail –分析的结果不符合设定值。Analysis error –无法执行分析。Directly set –字段的设定值是由使用者直接输入的V1.1-->V1.2：提示：没有红绿灯的哥们，请打开Setup→User Preferences…，展开左边Etch 项，右边allegro_dynam_timing 选择on 即可。下面的一项allegro_dynam_timing_fixedpos 是设置红绿灯位置锁定还是跟着光标跑的。
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图中，差分线DDR2A_DQS0已经满足要求，DDR2A_DQS1已经连通但长度不符合设定，DDR2A_DQS2
还未连通，无法分析。
2）一组Net 等长仍以DDR2一组DQ 线为例，一组DQ 线共有11根线：DDR2A_DQ[7:0]，8根DQ 线DDR2A_DM0，1根DM 线DDR2A_DQS0/DDR2A_DQS#0，一对DQS 差分线长度要求：i.每对DQS 与DQS#之间相差不多于2mil ；ii.DQS/DQS#比每组DQ 、DM 长50mil ，DQS/DQS#作为每个数据group 的target ；iii.每个DQ group 长度误差控制在+/-12.5mil 。由于是一组等长，在左边工作窗体选择区选择NET →Routing →Relative Propagation
Delay 。在主窗体利用Ctrl 、Shift 键，将这11根线全部选定，右击→Create →Match ，在弹出的对话框中填入组名：DDR2A_DQ0。这样就将这十一根线加入到了一个group 中。在Relative Delay 下的Delte:Toleranc 处填入长度约束。如图，填入的格式举例如下：w w
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0mil mil:2:2:2mil mil ：相对TARGET 长度误差±2mil
-50-50mil mil mil:12.5:12.5:12.5mil mil ：比TARGET 长度短50mil ，误差±12.5mil
填入时可以直接输入数字，不用输入单位。可以在输入框右击→set as target 指定那根net 为target 。设定完就可以绕等长了，在右侧的Length 上右击→Analyze ，可以看到每根Net 的长度，当每个字段都以绿色显示时，就说明它们满足设置的长度约束了，如图：3）XNet 等长
我们把连续的几段由无源元件(如电阻,电容或电感)连接的net 合称为一段Xnet ，如下图：前面说的方法只能对Net 设置等长，既差分对的每根线、group 中的每根线，操作的对象都是Net 。而有时仅对Net 设置等长是不够的，比如下面这种情况：
现在要求U1到U2的走线Net*A +Net*B 等长，误差为+/-20Mil,最简单的方式就是分别
设置Net*A 等长和Net*B 等长，误差各为+/-10Mil ，这样是可以达到要求，不过会加大Layout 工程师绕线的难度，因为可能Net*A 部分空间比较大有足够的绕线空间，而Net*B 部分没有空间绕线，所以就比较难达到要求。
如果一种设置能把Net*A 与Net*B 相加,然后再做等长比对，这样就可以解决问题了,好的就是Allegro 都早为这些问题考虑过了，只要把Net*A 与Net*B 设置为一个Xnet 问题就解决一半了。
下面内容将详细介绍怎样设置Xnet 与Xnet 等长。
1、在Allegro 中点击菜单Analyze →SI/EMI Sim →Model…，出来的建议定义DC net 直接Yes 即可，然后出现下面的Model 设置窗体：w w w .p c b b b s .c o m
2、直接在DevType Value/Refdes 中选择要设定Model 的器件或直接在板子上点选要设置Model 的器件；
3、点选Create Model ，建立该零件的Model ；在出现对话框中选择Create ESpiceDevice model ，点击OK ；
4、出现下面窗体：ModelName ：输入产生Model 的名字，Circuit type ：选择Type ，电阻，电感或电容，Value ：值，
Single Pin ：各Pin 的连接顺序,中间为空格，这里要注意要看零件的pin 的排列，12345678,就是：1和2是一个电阻,其它同理，所以如果就是普通电阻电容那就更简单了，Common Pin ：这里不用管它,
空着就可以，w w w .p c b b b s .c o m
上面都输入好了就点击OK,完成Model 的建立。
点击OK 退出就可以发现连接该电容的两边的Net 都有了个Xnet 属性,如下图:
下面介绍XNet 的等长设置。进入约束管理器Constraint Manager 的Net →Routing →Relative Propagation Delay ，在右边就会显示整块板子所有的Net 或Xnet ：建立需要等长的Pin Pair ，在需要建立Pin Pair 的Xnet 上右击→Create →Pin Pair ：选择起始Pin 和结束Pin ：w w w .p c b b b s .c o m
Allegro等长线Xnet约束设置
Allegro等长线Xnet约束设置 2010-11-11 11:31:00| 分类：cadence,orcad,al | 标签：|字号大中小订阅 Allegro中等长约束： 1排阻等设置为Xnet：Analyze->SI/EMI Sim->Model YES 2, 直接在DevType Value/Refdes中选择要设定Model 的器件或直接在板子上点选要设置Model的器件; 3, 点选Create Model,建立该零件的Model,(如果已经有该零件的Model,并在前面定义,然后 Find Model即可,这里主要介绍没有的情况) 在出现对话框中选择Create ESpiceDevice model,点击OK ModelName: 输入产生Model的名字 Circuit type: 选择Type, 电阻,电感或电容 Value: 值 Single Pin: 各Pin的连接顺序, 中间为空格, 这里要注意要看零件的pin的排列, 1 2 3 4 5 6 7 8,就是: 1和2是一个电阻,其它同理 所以如果就是普通电阻电容那就更简单了. Common Pin: 这里不用管它,空着就可以. 上面都输入好了就点击OK,完成Model的建立. 点击OK退出就可以发现连接该排阻的两边的Net都有了个Xnet属性: 这样就可以搞定Xnet,很简单吧! 下面就开始等长设置吧! 第二部分针对Xnet部分的等长设置 设置好了Xnet后就可以在Allegro中设置该Xnet的等长了,有两种方法可以设置Xnet的等 长. 第一种, 使用Edit>Properties定义 注意必须使用Pin Pair 才能定义Xnet等长 RELATIVE_ PROPAGATION_DELAY= GroupX : G : U1.5 : U2.4 : 0 : 20 在没有定义Xnet之前这样定义时会提示错误的 其它的和前面的等长设置方法都一样. 第二种, Constraint Manager 设置 1, 开启Constraint Manager, 点选菜单Setup>Electrical Constraint Spreadsheet或直接点击工具栏 出现Constraint Manager 窗体:
Allegro设置差分线和等长的方法
A l l e g r o设置差分线和 等长的方法 Revised by Petrel at 2021
一、设置差分线的方法方法一： 1、Logic→AssignDifferenttialPair 2、在弹出的对话框里选择需要添加的差分对，点击Add按钮，即可添加 方法二： 1、Setup→Constraints→Electrical 2、选择Net，然后在Objects→Create→DifferenttialPair 3、在弹出的对话框里选择需要添加的差分对，点击Create按钮，即可添加 设置完差分线对后，需要设置其约束规则，方法如下： 1、初始默认的有一个DEFAULT规则，右击DEFAUlT，选择Create→PhysicalCSet 2、弹出一下对话框，在PhysicalCSet栏写上规则名称，建议根据差分线的阻抗描写，点击OK，这里已经写好，规则名称为：DIFF100，就可以看到多了一行PCS 3、设立好规则后就可以在这项规则里设置线宽间距等参数了 4、在Net一栏看到有已经设好的差分线，在ReferencedphysicalCSet选项下选择刚刚设好的规则DIFF100 *规则设置中各个项目的含义* LineWidth（设置基本走线宽度） Min：最小线宽 Max：最大线宽，写0相当于无限大
Neck（neck模式，一般在间距很小的时候用到）MinWidth：最小线宽 MaxLength：最大线长 DifferentialPair（差分线设置，单端线可不写）MinLineSpacing：差分对的最小线间距 PrimaryGap：差分对理想线间距 NeckGap：差分对最小允许线间距 (+)Tolerance：差分线允许的误差+ (-)Tolerance：差分线允许的误差- Vias（过孔选择） BBViaStagger（设置埋/盲孔的过孔间距） Min：最小间距 Max：最大间距 Allow Pad-PadConnect：/ Etch：/ Ts：/ 示意图： 二、设置等长 1、进入规则设置页面 Electrical→Net→Routing→RelativePropagationDelay 2、选中需要设置等长的网络，右击，选择Create→MatchGroup
allegro等长设置总结.doc
对于专业的PCB layout人员，等长的 置自然如 家常小菜般常见 而对于一些硬 程师，由于不 常lay比较复杂PCB般，通常又要忙些其他的事情，在 一块儿就涉及的比较少了，不熟悉等长的 置就显得一点儿也不奇怪了 而有时，衡 性 比 ，硬 程师感觉没必要把一些简单的高速 外包，就亲自操刀， 时就会遇到各种他们感觉很奇怪的问题 曾 过几个客户，他们都向 请教过 一个问题 allegro怎 置等长 当时向他们讲解如何操作，根据 来 馈的结果，貌似效果不好 于是就准备亲自动手整理一篇相对比较全的等长 置文档，希望 次碰到客户需求时， 篇文档能搞定等长 置的问题 开始之前，先说一 什 置等长 方面的理论， 并没有深入地探究过，只知其然 数 逻辑中，数据的传输是按规定的时序进行的，信号在传输线 有自己的延时，如果信号线长度差别较大，对应的延时就会有较大的差别， 时信号间时序可能会紊乱，导 芯 不能 常收发数据 简单的说，信号线间的等长控制，就是 了时序的 配 在 计中，比较常见的就是信号线和时钟之间的误差 关于误差值， 再探讨一 接 来进入 题 需要控制等长的信号线，绝不是一根， 样 们可 根据情况进行分类处理 里 DDR2 例，介绍如何通过BUS来 置等长 束 打开CM，进行电气规 置，如 图 想必 个 计者，哪些信号应 分在一组，自己应 心里很清楚 在 们打开CM的电气规 ，先进行分组，如 的案子，有两 DDR2，就把数据线 8根分一组，然 在加 组信号的数据锁 信号和掩码信号 关于BUS的 置操作，如 图
简单说一 骤 选中信号---右键选择create---接着选择 菜单中的BUS 接 来会弹 一个对话框，如 图 在BUS栏中填 合适的 称，点 OK就完 了BUS的 建 如果 建BUS ，发现某一个信号或者几个信号漏选了， 时再把它们添加进 才的BUS就可 了 如 图 样会弹 对话框，如 如 就完 了BUS的 建 个人认 在 里对信号 建BUS进行 分，显得更加有条理
Allegro自定义设置快捷键的三种方法
Allegro自定义设置快捷键的三种方法 2014.09.21 由丹心静居整理 本文是针对Cadence SPB 16系列的，此前的版本没去尝试，如有不当之处，还请大家给予更正。希望能给大家学习allegro带来帮助，有经验大家共同分享。 环境变量文件有两个，一个是用户变量，另一个是全局变量。用户变量文件的位置，可以通过系统环境变量设置的路径来查找：系统属性-高级-环境变量（win7系统下为：计算机-属性-高级系统设置-环境变量），用户变量窗口中Home 值就是env文件所在目录。 这个窗口里有两个变量，上面是用户变量，下面是系统变量，在用户变量里设置了Home之后就不需要在系统变量里再设置了，如果同时设置的话，会以用户变量的为准而忽略系统变量。系统变量的env 文件将在X:\Cadence\SPB_16.6\share\pcb\text 目录下（X为你的软件安装盘），前者是本地变量文件（即用户变量），后者是全局变量（即系统变量）文件（系统自动建立，即为默认设置）。在本地变量文件中，主要存放的用户参数设置值（Setup->User
Preferences..如库文件所在的路径等）。在全局变量文件中主要描述的是：应用程序的工作路径和系统的快捷键定义等等。在启动一个应用程序时，应用程序会根据环境变量中的参数进行初始化。 说明：这2个env文件，用户变量的优先级更高，就是说如果2个文件中的设置出现冲突，那么以用户变量env文件为准。 Cadence 系统是一个比较开放的系统，它给用户留了比较多的定制空间。在Allegro中我们可以用alias，或是funckey 命令，或是笔画来定义一个快捷键，以代替常用的设计命令。要使定义的快捷键产生作用，我们有三种方式来定义：以下是设置快捷键的三种方法 法一、在Allegro PCB editor 命令窗口直接定义但这样定义的快捷键只能在当前设计中使用，如果重新启动软件，快捷键将会失效。命令格式如下： alias shortkey Keyboard Commands funckey shortkey Keyboard Commands 在Allegro PCB editor 命令窗口中，如果直接键入alias 或funckey 命令然后回车，系统将会弹出所有快捷键列表，这相当于执行Tools->Utilities->Aliases/Function keys..命令。
cadence操作常用快捷键总结
x：检查并存盘，这个经常使用，它会 检查一些简单的连线错误。 s：存盘，保存（save） [：缩小 ]：放大 鼠标上的前后滚轮是放大、缩小 F：整图居中显示 u：撤销上一次操作 Esc：清楚刚键入的命令 Esc 这个很重要，是退出当前快捷方 式，要经常使用。 除非选择了另外的快捷键，否则当前 的快捷键一直存在，所以经常用Esc。 c：复制 m：移动 shift+m：移动器件但不移动连线 按住shift拖动是复制添加 Delete：删除 e 进入symbol的内部电路 Ctrl+e 从symbol内部电路中退回 i：添加元器件 p：添加端口 r：旋转器件并拖动连线 r 是90度旋转 r 后再按F3 可以选择左右翻转或者上 下翻转方向键当然可以上下左右移动 q：属性编辑 L：添加线名 shift+L：标注 N：添加几何图形 shift+N：添加标号 g：查看错误 shift+z：缩小 ctrl+z：放大 F：整图居中显示 u：撤销上一次操作 Esc：清楚刚键入的命令 Ctrl +D：取消选择，这个也可用鼠标 点击空白区域实现。经常使用这个 快捷键可以防止误操作。 c：复制 m：移动 q：显示属性 Delete：删除 i：插入模块(Instance) S：拉伸工具Stretch，要求是框选要拉 伸图形，再拉伸。我觉得这个拉伸 工具是Virtuso版图设计区别于其他 绘图软件的精华所在，能在保持图 形原有性质的前提下，自由拉伸。 这个符合Layout布局的要求。 R：画矩形 Shift+P：多边形工具Polygon P：插入Path，我翻译成“路径”。有
人翻译成“管道”。这些最后都要 Convert to Polygon的。 K：标尺工具 shift+K：清除所有标尺 L：标签工具，标签要加在特定的text 层上，这个有些人总忘记。 Shift+C：裁切(Chop)，首先调用命令，选中要裁切的图形，后画矩形裁 切。在用P快捷键画了一条Path 后，如果需要调整线宽，就需要用
Allegro16.6约束规则设置详解_SCC
Allegro16.6约束规则设置详解 前言：本文主要讲解Allegro16.6约束管理器的使用，从基本约束规则到高级约束规则的设置。 目录： 一、基本约束规则设置 1、线间距设置 2、线宽设置 3、设置过孔 4、区域约束规则设置 5、设置阻抗 6、设置走线的长度范围 7、设置等长 7.1、不过电阻的NET等长 7.2、过电阻的XNET等长 7.3、T型等长 8、设置通用属性 9、差分规则设置 9.1、创建差分对 9.2、设置差分约束 10、Pin Delay
二、高级约束规则设置 11、单个网络长度约束 12、a+b类长度约束 13、a+b-c类长度约束 14、a+b-c在最大和最小传播延迟中的应用
1、线间距设置 （1）、设置默认间距规则 点击CM图标，如下图所示，打开约束管理器。 单击Spacing，再点击All Layers，如下图所示。右边有一个DEFAULT就是默认规则，我们可以修改其值。
按住Shift键，点击第一个和最后一个即可选中所示，然后输入一个值，这样就都修改了，如下图所示 （2）、定义特殊的间距约束 点选Default按鼠标右键，执行Create-Spacing CSet
加入新规则。取一个有意义点的名字，如下图所示，单击OK。 其值是从默认规则拷贝的，先修改其值。 按住Shift键选中所有，输入12，回车。 然后为所需要设置的网络分配规则 单击左边的Net-All Layers，在右边工作簿中，为GND网络设置12MIL_SPACE规则，在Referenced Spacing CSet下选中12MIL_SPACE，如下图所示
在allegro中设置PADS常用的快捷键方法
在allegro中设置PADS常用的快捷键方法 把ENV文件复制到目录C:\\Cadence\\SPB_16.3\\share\\pcb\\text 替换就OK ENV文件内容： # # ALLEGRO GLOBAL Environment file # # The following variables are set by the software if not preset by user: # CDS_SITE, ALLEGRO_SITE, TELENV, ALLEGRO_INSTALL_DIR, # ALLEGRO_INSTALL_TOOLS, ALLEGRO_INSTALL_ROOT, ALLEGRO_TYPE, # __UNIX (if UNIX), _PROGRAM, HOME # # You may set the Operating System variable: # ALLEGRO_PCBENV
集成电路Cadence IC常用快捷键整理
Cadence常用快捷键整理Cadence 版图绘制 Ctrl＋A 全选 Shift＋B Return，升到上一级视图 Ctrl＋C 中断某个命令，一般用ESC代替。 Shift＋C 裁切（chop）。 C 复制，复制某个图形 Ctrl＋D 取消选择。亦可点击空白处实现。 Ctrl＋F显示上层等级 Shift＋F显示所有等级 F fit，显示你画的所有图形 K 标尺工具 Shift＋K清除所有标尺 L 标签工具 M 移动工具 Shift＋M 合并工具，Merge N 斜45对角＋正交。
Shift＋O 旋转工具。Rotate O 插入接触孔。 Ctrl＋P 插入引脚。Pin Shift＋P 多边形工具。Polygon P 插入Path（路径） Q 图形对象属性（选中一个图形先） R 矩形工具。绘制矩形图形 S 拉伸工具。可以拉伸一个边，也可以选择要拉伸的组一起拉伸 U 撤销。Undo。 Shift＋U重复。Redo。撤销后反悔 V 关联attach。将一个子图形（child）关联到一个父图形（parent）后，若移动parent，child 也跟着移动；移动child，parent不会移动。 Ctrl＋W 关闭窗口。 Shift＋W下一个视图。 W 前一个视图。 Y 区域复制Yank。和copy有区别，copy只能复制完整图形对象。 Shift＋Y 黏贴Paste。配合Yank使用。 Ctrl＋Z 视图放大两倍（也可点住鼠标右键拖动）
Shift＋Z 视图缩小两倍 Z 视图放大 ESC键撤销功能 Tab键平移视图Pan。按Tab，用鼠标点击视图区中某点，视图就会移至以该点为中心。Delete键删除 BackSpace键撤销上一点。这就不用因为Path一点画错而删除重画。可以撤销上一点。Enter键确定一个图形最后一点。也可以双击鼠标左键。 Ctrl＋方向键移动Cell。 Shift＋方向键移动鼠标。 方向键移动视图。 Cadence 仿真常用快捷键 先介绍一些快捷键，快捷键以后会经常使用。 i 是添加instance （instance） f 是合适的显示所有内容（fit） m是移动（move） w是连线（wire） q 看属性（property）
Allegro快捷键
Allegro快捷键使用说明 刘福东 2011-8-26
Allegro向用户提供了可更改的快捷键设置功能，这有助于设计者在PCB设计时提高布局布线效率。Allegro的快捷键实际存在于Cadence的ENV文件中，例如我司无盘机的ENV文件路径为：“D:\Cadence\SPB_15.5.1\share\pcb\text”，有盘机的路径请自行寻找Cadence的安装路径。 通过修改Cadence安装路径下的ENV文件可以修改所有Allegro的快捷键，也可以在单个工程的命令栏里通过“alias”命令修改单个工程的ENV文件，只是此修改在工程关闭后会失效。 我们可以打开实例ENV文件，如下图所示： 找到“# Bind roam operations to function keys”之后部分（#开头的为注释，有兴趣的同事可以自己研究），如图：绿色框内为定义运行脚本的语句，红色框内为定义特殊快捷键的语句，蓝色框内为定义普通快捷键的语句。 快捷键功能可以按设计者个人习惯灵活修改： 如： alias Home Slide 此行含义为：定义Home键为Slide功能 假如设计者要更改Home键为Copy功能，那么可以按如下修改： alias Home Copy 命令的语句与alias相似，设计者可以按自己的需求做出修改。 funckey 关于脚本文件，Allegro可以通过skill语言写出功能强大的脚本文件，以实
现一些高端或者复杂的功能，小可没有做过更深入的研究。目前只有快速修改grid的脚本，有兴趣的同事可以开发一些新的功能。但如果某工程需要使用某脚本文件，要注意先将脚本文件复制到brd文件所在文件夹之下。 鉴于目前我司大量无盘机的使用，每次开机系统都已被重置，所以可以将复制ENV文件这步操作，制作成批处理文件，只要每次开机运行下.bat文件，就可以将Cadence下的ENV文件更新成各位修改后的ENV文件，可以方便一些。 注意：在更改ENV文件之后，对当前已打开的Allegro工程不会生效，需要重新打开工程文件后方可生效。 随压缩文件附带已经制作好的： 批处理文件：“env_aoto.bat” ENV文件：“env” Grid脚本文件：“g1.scr”~“g50.scr”
Allegro PCB Editor如何绕等长
Allegro PCB Editor如何绕等长 在高速PCB设计中，解决信号完整性中相对传输延迟最通常的做法就是对关键信号进行绕等长处理！该解决方案就是来看怎么在PCB Editor中实现绕等长布线。 关键字： cadence、cadence PCB SI、相对传输延迟、等长 ◆上海库源电气科技有限公司 ◆PSpice技术支持中心: https://www.sodocs.net/doc/7e1871170.html, ◆技术支持热线：4006-535-525 ◆Mail: support@https://www.sodocs.net/doc/7e1871170.html, ◆Web：https://www.sodocs.net/doc/7e1871170.html, 2012-6-18
Allegro PCB Editor绕等长布线 所需软件：Cadence PCB Editor 在开始真正绕等长的步骤之前需要我们解答两个问题： 1、需不需要绕等长？ 只有高速信号才会产生信号匹配的问题，才需要绕等长，一般界定速度超过100M或者信号上升时间小于50ps的为高速信号。 2、为什么要绕等长？ 由上面简图可以看到，由于信号速度很快，如果同组信号（比如地址线）之间传输延迟相差太大，发送端的信号传送到接收端时就会产生bit位错误或者在接收端无法达到足够的建立保持时间而导致接收端无法正确接收发送端的信号，对同组线要约束其相对传输延迟，所以才要绕等长使同组线间传输延迟在一定的范围内，保证信号正确传输。 步骤： 1、使用PCB Editor打开工程文件。 2、打开约束管理器，在相应网络上右击，选择“SigXplorer”提取需要设置等长的拓扑结 构
3、提取拓扑结构，在“SigXplorer”中设置约束并返回到PCB中， 红框中是设置约束规则的快捷键，为返回约束的快捷键。 图中最大红框的位置是设置拓扑约束的对话框。在“Pins/Tees”中选择需要设置等长约束的起始Pin和终止Pin，因为本例中提取拓扑结构时是一束总线，所以本例中“From”处选择“ALL DRVRS”，“TO”处选择“ALL RCVRS”，意为对提取的这束线的所有发送端到接收端设置约束，在“Delta Type”中选择约束用的单位（时间，或者长度）。然后在Delta中输入本束线中所有线之间的误差值，在“Tol Type”中输入基于这个“Delta”值的误差值的单位。“Tolerance”是在“Delta”基础上的误差值。
allegro自定义快捷键设置
可以通过修改变量文件，设置自定义快捷键。 Allegro可以通过修改env文件来设置快捷键，这对于从其它软件如protle或PADS迁移过来的用户来说，可以沿用以前的操作习惯，还是很有意义的。 先说一下Allegro的变量文件，一共有2个，一个是用户变量，一个是全局变量。 用户变量文件的位置，通过系统环境变量设置：系统属性-高级-环境变量，其中的Home值就是env所在目录。这里也有两个变量，一个是用户变量一个是系统变量，在用户变量里设置了Home之后就不需要在系统变量里再设置了，如果同时设置的话，会以用户变量的为准而忽略系统变量。对于2000，pcbenv目录位于C盘根目录下。 全局变量的位置，固定为软件安装目录内，比如我的就 是:d:\cadence\spb_15.7\share\pcb\text内。 通常建议修改用户变量env文件，而不要修改全局变量env文件，至于为什么，我也不知道:) 另外，这2个env文件，用户变量的优先级更高，就是说如果2个文件中的设置出现冲突，那么以用户变量env文件为准。 好了，搞清楚env文件的位置后，我们就可以来修改了。 用户变量env文件，是类似于下面的格式： source $TELENV ### User Preferences section ### This section is computer generated. ### Please do not modify to the end of the file. ### Place your hand edits above this section. ### set autosave_time = 15 set autosave 我们要设置的快捷键必须放置在### User Preferences section之前。 设置快捷键指令格式： alias 快捷键执行的命令 例:alias Del delete 推荐部分快捷键：
cadence操作常用快捷键总结
CIS Explore Ctrl+Tab 切换到原理图页面而不关闭CIS Explore CIS Explore Ctrl+Shift+Tab 切换到原理图页面而不关闭CIS Explore 原理图页面编辑CTRL+A 全选所有 原理图页面编辑 B 放置总线BUS 原理图页面编辑 E 放置总线BUS的分支Entry 原理图页面编辑 F 放置电源符号 原理图页面编辑G 放置GND符号 原理图页面编辑J 放置连接点 原理图页面编辑N 放置网络别名 原理图页面编辑P 放置元件(从元件库) 原理图页面编辑T 放置文本Text 原理图页面编辑W 放置电气连线 原理图页面编辑Y 放置图形连线 原理图页面编辑X 放置无连接符号 原理图页面编辑F7 记录宏操作 原理图页面编辑F8 回放宏操作 原理图页面编辑F9 配置宏操作 元件库编辑(绘图) CTRL+B 跳转至前一个part 元件库编辑(绘图) CTRL+N 跳转至后一个part 原理图页面及元件库编辑 CTRL+E 编辑属性 原理图页面及元件库编辑 CTRL+F 查找 原理图页面及元件库编辑 CTRL+T 吸附格点设置 原理图页面及元件库编辑 CTRL+Y 重做(恢复) 原理图页面及元件库编辑 CTRL+Z 撤销 原理图页面及元件库编辑 F4 重复操作 原理图页面及元件库编辑 C 以鼠标指针为中心 原理图页面及元件库编辑 H 水平镜像 原理图页面及元件库编辑 I 放大 原理图页面及元件库编辑 O 缩小 原理图页面及元件库编辑 R 旋转 原理图页面及元件库编辑 V 垂直镜像 原理图页面及元件库编辑 E 结束连线、BUS、图形连线
Cadence等长处理
Cadence等长处理 对于时序处理而言，在板上实现的手段就是绕等长。作为一个合格的layout工程师，首先必须得是一个合格的"绕等长"工程师，毕竟一切从助手做起。 一般来说，我们绕等长在allegro软件就只有一个命令Delay Tune，感觉有点不够用。现在给大家安利一下allegro16.6关于绕等长推出的新功能，所有命令如下图所示。 首先是Timing Vision，个人觉得这真是一个实用的技能，很人性化。以前绕等长的时候，哪一根 最长，哪一根最短，绕到最后，哪一根没有绕好等等，都需要一个个去板子上找，或者去规则管理 器里头选择，简直是神烦。这个功能直接让比基准长的显示一种颜色，比基准短的显示一种颜色， 绕好的显示一种颜色，一目了然，直接绕就好，不需要再去规则管理器里面查看了。 接着是期待已久的自动绕等长了——Auto-interactive Delay Tune。想当年，刚开始学习layout 的时候，就是从绕等长开始，一块又一块的板子，能做的只有绕等长，当时就想，要是有一天机器 可以自动绕等长就好，今天这个愿望果然实现了。自动等长的步骤很简单，设置好等长规则后，只 需要选择Auto-interactive Delay Tune命令，然后框选想要等长的线就好，机器就可以自己运算，然后就可以看到已经绕好的等长了，真是简单粗暴到极点了。不说了，有图有真相。
有了单线的自动等长，那就肯定不会放过板上随处可见的差分了，看大招——Auto-interactive Phase Tune。现在板子的速率越来越高，板上的差分线也就跟着越来越多，对内等长的工作量自然就加大了。但是自从有了绕线新功能，就再也不担心绕等长费时多啦。步骤和单线绕等长一样，简单明了。
cadence 快捷键
Cadence版图布局软件Virtuso Layout Editor快捷键归纳(也就是Virtuso中说的Bindkey) 下鼠标操作： 单击左键选中一个图形(如果是两个图形交叠的话，单击左键选中其中一个图形，在单击选中另一个图形) 用左键框选，选中一片图形，某个图形要被完全包围才会被选中。 中键单击调出常用菜单命令(很少用，要点两下，麻烦。我们有快捷键的嘛) 右键点击拖放用来放大。放大后经常配合F键使用，恢复到全部显示。配合Tab键使用，平移视图。右键还有“Strokes”，就是点住右键画些图线，就能实现调用某些命令。 Shift+左键加选图形，Ctrl+左键减选图形。(Cadence菜单中大写表示+按shift，Ctrl写成^) 1make cell 2flatten cell 3highlight net 4disable highlight Shift+1234567890 显示对应metal n与n+1 layer （F7恢复全部layers） Ctrl+123456789激活LSW中的当前metal n F1显示帮助窗口。 F2保存。 F3这个快捷键很有用，是控制在选取相应工具后是否显示相应属性对话框的。比如在选取Path工具后，想控制Path的走向，可以按F3调出对话框进行设置。 F4英文是Toggle Partial Select，就是用来控制是否可以部分选择一个图形。？ F5打开calicre RVE。？ F7显示all layer F8Guided Path Create 切换至L90XYFirst。 F9是Filter Size 我不知道怎么用。? Ctrl+A全选。这个和windows下是一样的。 Shift+B Return。这个牵扯到“Hierarchy”。这个命令就是等级升一级，升到上一级视图。 B键去某一级(Go to Level)。 Ctrl+C中断某个命令，不常用。一般多按几次Esc键取消某个命令。 Shift+C裁切(Chop)。首先调用命令，选中要裁切的图形，后画矩形裁切。 C键复制。复制某个图形。 Ctrl +D取消选择。这个也可用鼠标点击空白区域实现。这个快捷键和Photoshop中的取消选区的快捷键是一样的。还有Shift+D，和D也是取消选择，我觉得很不实用。 Shift+E和E是控制用户预设option的一些选项。 Ctrl+F显示上层等级Hierarchy。 Shift+F显示所有等级。 F键满工作区显示。就是显示你所画的所有图形。 Ctrl+G(Zoom To Grid)。 G这个快捷键是开关引力(Gravity)的。Gravity我觉得和AutoCAD里的吸附Snap差不多，就是会吸附到某些节点上去。有时候这个Gravity是很讨厌的，总是乱吸附，这时可以点击G键关闭Gravity，操作完成后再打开。 I键插入模块(Instance)。 Shift+K清除所有标尺。要清除的话总是要清除所有标尺，这个让人很不爽。 K键标尺工具。Ruler L键标签工具。Label。标签要加在特定的text层上，这个有些人总忘记。 Shift+M合并工具。Merge M键移动工具。Move。点选Move工具后，选中要移动的图形，然后在屏幕上任意一处单击一下，这个
Allegro中的约束规则设置V1.2
A llegro中的约束规则设置 Allegrophan 刚好五个字
修订记录 日期版本描述作者2008-12V1.0初版，学完的总结。适用于Cadence15.5版本。Allegrophan 2009-09-08V1.1小改，修改部分措辞Allegrophan 2009-10-14V1.2小改，更正、修改几个错漏之处。添加一些说明性文字。 感谢群里的佳猪、梦姑娘等朋友的指正！ Allegrophan
目录 一：Physical（Line/vias）rule物理特性（线宽和过孔）约束设置： (4) 1）“Set values”设置约束特征值 (5) 2）“Attach property”绑定约束 (6) 3）“Assignment table”约束规则分配 (8) 二“Spacing rule”间距约束设置 (9) 1）“Set values”设置约束特征值 (9) 2）“Attach property”绑定约束 (10) 3）“Assignment table”约束规则分配 (11) 三Constraint areas区域约束设置 (12) 四Allegro中走线长度的设置 (13) 1）差分线等长设置 (13) 2）一组Net等长 (16) 3）XNet等长 (17)
线宽、线距、区域的约束主要在“Constraints Sys ”中设置，点击“Setup/Constraints ”或点击图标打开“Constraints Sys ”窗口，如下： “Constraints Sys ”窗口分两个级别，第一级别有两类：Standard design rules 和Exte Extended nded design rules 。Standard design rules 仅有一级分类，点击“Set standard values ”设置默认约束值，如下：
如何设置allegro的快捷键
如何设置allegro的快捷键 (2009-08-09 15:01:58) 转载 修改变量文件，设置自定义快捷键。 Allegro可以通过修改env文件来设置快捷键，这对于从其它软件如protle或PADS迁移过来的用户来说，可以沿用以前的操作习惯，还是很有意义的。 先说一下Allegro的变量文件，一共有2个，一个是用户变量，一个是全局变量。 用户变量文件的位置，通过系统环境变量设置：系统属性-高级-环境变量，其中的Home值就是env所在目录。要注意的是，这里也有两个变量，一个是用户变量一个是系统变量，在用户变量里设置了Home之后就不需要在系统变量里再设置了，如果同时设置的话，会以用户变量的为准而忽略系统变量。比如我在用户变量里设置的Home目录为d:\temp，那么env 文件就位于d:\temp\pcbenv内。 如果没有在系统属性里设置Home变量的路径，那么对于XP，会自动在C:\documents and settings\用户文件夹\pcbenv内产生env文件。对于2000，pcbenv目录位于C盘根目录下。 全局变量的位置，固定为软件安装目录内，比如我的就是:d:\cadence\spb_15.7\share\pcb\text 内。 通常建议修改用户变量env文件，而不要修改全局变量env文件，至于为什么，我也不知道:) 另外，这2个env文件，用户变量的优先级更高，就是说如果2个文件中的设置出现冲突，那么以用户变量env文件为准。 好了，搞清楚env文件的位置后，我们就可以来修改了。 用户变量env文件，是类似于下面的格式： source $TELENV
如何在Allegro16.3里设置Xnet并进行等长设置
附件是一篇网上找到的文章，此文详细介绍了如何设置Xnet以及进行等长设置走线。本人的应用相对更简单，由于不是经常画板子，所以对于如何使用Xnet常常忘记，而本文介绍的相对复杂，为了在每次画板子的时候相对快速的使用Xnet，特记录本人使用Xnet的过程于此。 首先，介绍本人为何要使用Xnet。本人使用Xnet的场合主要有两种场合，一种是走线路径阻抗匹配，所以走线中串接了一个匹配电阻，如果需要等长，所以要给这一组走线设置Xnet；另一种是高速差分走线以及像Altera的高速Transciever的差分走线一般都需要对高速差分线进行AC耦合，所以每根线上串接了一个0.1uF的电容，而差分走线都需要进行等长，所以需要计算电容两端走线之和来进行等长控制。 如果没有建立Xnet，如图1所示的差分走线的每一根就会分为2段net。那么在Allegro的约束管理器中进行等长设置的时候需要首先建立差分对（Diff pair），这时候你会发现有图2所示的情况出现。从图2能发现什么呢？即RX1_T_N和RX2_T_N的“type”是不一样的，显然RX1_T_N的type是net而RX2_T_N 的type是Xnet，也就是在建立差分对约束的时候前者只是约束了一部分，而后者是约束了整根线。 图1 Altera的GXB高速接收通道 图2 在Allegro16.3的约束管理器中建立建立差分对 根据文章介绍，第一步是要建立Xnet，建立Xnet的过程如下所示 第1步，在Allegro的PCB Editor的Analyze菜单下选择SI/EMI Sim->Model Assignment命令，如图3所示
给新手参考的_Cadence_Allegro快捷键设置
# May use function keys F2-F12, most Alpha-numberic keys with control # modifier (although Control - C, V and X are reserved for copy, paste and cut) # and Navigation Keys (Home, Up arrow, Esc, etc.) These items may be modifed # by the following: # Modifier Indicator Example # Shift S SF2 # Control C (function keys) CF2 # Control ~ (alpha-numeric) ~N # Meta A AF2 # Modifiers may be combined. Some examples: # CSF2 Control-Shift F2 # ASF2 Meta-Shift F2 # CAF2 Control-Meta F2 # CASF2 Control-Meta-Shift F2 # ~SZ Control-Shift Z # SUp Shift-Up Arrow # CUp Control-Up Arrow # # funckey # use the funckey when you wish to have alphanumeric keys operate # like the Function keys when the cursor is in the Allegro canvas. # # Example -- following starts the move command without a Enter key # funckey m move #-------------------------------------------------------------------- # Bind incremental pick by grid unit functions to ctrl and shift--arrow keys alias Up "ipick 0; ipick_to_gridunit 0 +1" alias Down "ipick 0; ipick_to_gridunit 0 -1" alias Left "ipick 0; ipick_to_gridunit -1" alias Right "ipick 0; ipick_to_gridunit +1" alias CUp "move; ipick_to_gridunit 0 +1" alias CDown "move; ipick_to_gridunit 0 -1" alias CLeft "move; ipick_to_gridunit -1" alias CRight "move; ipick_to_gridunit +1" # F1 is normally reserved by the system for Help so we don't use it alias F2 save alias F3 show measure #测量 alias F4 COLOR192 #颜色 alias F5 redraw #刷新 alias F6 Shape edit boundary #编辑图形 alias F7 UNRATS ALL #隐藏板上所有飞线 alias F8 RATS ALL #显示板上所有飞线 alias F9 FIX #固定物体
Allegro快捷键大全
Allegro快捷键大全 的根目录下的pcbevn 目录中（比如系统在C 盘，那么evn 文件将在c:\pcbevn 下）和 程序安装路径下（如Cadence 设计系统程序安装在D:\Cadence 下，则evn 文件将在 D:\Cadence\PSD_15.1\share\pcb\text 目录下），前者是本地变量文件，后者是全局变 量文件（系统自动建立，即为默认设置）。在本地变量文件中，主要存放的用户参数设 置值（Setup->User Preferences..如库文件所在的路径等）。在全局变量文件中主要描 述的是：应用程序的工作路径和系统的快捷键定义等等。在启动一个应用程序时，应用 程序会根据环境变量中的参数进行初始化。 Cadence 系统是一个比较开放的系统，它给用户留了比较多的定制空间。在Allegro 中我们可以用alias 或funckey 命令来定义一个快捷键，以代替常用的设计命令。要使 定义的快捷键产生作用，我们有两种方式来定义： 1、在命令窗口直接定义，但这样定义的快捷键只能在当前设计中使用，如果重新 启动设计时，快捷键将会失效。命令格式如下： alias shortkey Keyboard Commands funckey shortkey Keyboard Commands 注意：1）如果直接键入alias 或funckey 命令然后回车，系统将会弹出所有快捷键列表，这 相当于执行Tools->Utilities->Aliases/Function keys..命令。 2）alias 命令不能用来定义字母，原因是字母键要用来输入命令行。但是funckey 命令可以用来定义单个字母为快捷键，它比alias 命令更为强大，alias 能定义的它都能定义,但是字母 被定义成某快捷键后，该字母就不能用来输入键盘命令了。 3 ） Allegro 中的所有键盘命令(Keyboard Commands) 列表可以通过执行 Tools->Utilities->Keyboard Commands 命令来查看,这些命令都可以设置成快捷键。 2、在本地环境变量文件中直接定义，这样定义的命令将长期有效。本地的环境变 量文件是evn 文件（c:\pcbevn），我们可以对它进行编辑。我们的alias 命令可以在第二行开始写（第一行是：source $TELENV），例如我们以前在Protel 或PowerPCB 中常 用的放大、缩小命令就可以如下定义： alias Pgdown zoom out alias Pgup zoom in 另外我们经常用alias 命令来定义以下几个常用的shortkey: alias ~R angle 90(旋转90 度)
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